Documentation/devicetree/bindings/display/msm/dsi.txt

   1 Qualcomm Technologies Inc. adreno/snapdragon DSI output
   2
   3 DSI Controller:
   4 Required properties:
   5 - compatible:
   6   * "qcom,mdss-dsi-ctrl"
   7 - reg: Physical base address and length of the registers of controller
   8 - reg-names: The names of register regions. The following regions are required:
   9   * "dsi_ctrl"
  10 - qcom,dsi-host-index: The ID of DSI controller hardware instance. This should
  11   be 0 or 1, since we have 2 DSI controllers at most for now.
  12 - interrupts: The interrupt signal from the DSI block.
  13 - power-domains: Should be <&mmcc MDSS_GDSC>.
  14 - clocks: device clocks
  15   See Documentation/devicetree/bindings/clocks/clock-bindings.txt for details.
  16 - clock-names: the following clocks are required:
  17   * "mdp_core_clk"
  18   * "iface_clk"
  19   * "bus_clk"
  20   * "core_mmss_clk"
  21   * "byte_clk"
  22   * "pixel_clk"
  23   * "core_clk"
  24   For DSIv2, we need an additional clock:
  25    * "src_clk"
  26 - vdd-supply: phandle to vdd regulator device node
  27 - vddio-supply: phandle to vdd-io regulator device node
  28 - vdda-supply: phandle to vdda regulator device node
  29 - qcom,dsi-phy: phandle to DSI PHY device node
  30 - syscon-sfpb: A phandle to mmss_sfpb syscon node (only for DSIv2)
  31
  32 Optional properties:
  33 - panel@0: Node of panel connected to this DSI controller.
  34   See files in Documentation/devicetree/bindings/display/panel/ for each supported
  35   panel.
  36 - qcom,dual-dsi-mode: Boolean value indicating if the DSI controller is
  37   driving a panel which needs 2 DSI links.
  38 - qcom,master-dsi: Boolean value indicating if the DSI controller is driving
  39   the master link of the 2-DSI panel.
  40 - qcom,sync-dual-dsi: Boolean value indicating if the DSI controller is
  41   driving a 2-DSI panel whose 2 links need receive command simultaneously.
  42 - interrupt-parent: phandle to the MDP block if the interrupt signal is routed
  43   through MDP block
  44 - pinctrl-names: the pin control state names; should contain "default"
  45 - pinctrl-0: the default pinctrl state (active)
  46 - pinctrl-n: the "sleep" pinctrl state
  47 - port: DSI controller output port, containing one endpoint subnode.
  48
  49   DSI Endpoint properties:
  50   - remote-endpoint: set to phandle of the connected panel's endpoint.
  51     See Documentation/devicetree/bindings/graph.txt for device graph info.
  52   - qcom,data-lane-map: this describes how the logical DSI lanes are mapped
  53     to the physical lanes on the given platform. The value contained in
  54     index n describes what logical data lane is mapped to the physical data
  55     lane n (DATAn, where n lies between 0 and 3).
  56
  57     For example:
  58
  59     qcom,data-lane-map = <3 0 1 2>;
  60
  61     The above mapping describes that the logical data lane DATA3 is mapped to
  62     the physical data lane DATA0, logical DATA0 to physical DATA1, logic DATA1
  63     to phys DATA2 and logic DATA2 to phys DATA3.
  64
  65     There are only a limited number of physical to logical mappings possible:
  66
  67     "0123": Logic 0->Phys 0; Logic 1->Phys 1; Logic 2->Phys 2; Logic 3->Phys 3;
  68     "3012": Logic 3->Phys 0; Logic 0->Phys 1; Logic 1->Phys 2; Logic 2->Phys 3;
  69     "2301": Logic 2->Phys 0; Logic 3->Phys 1; Logic 0->Phys 2; Logic 1->Phys 3;
  70     "1230": Logic 1->Phys 0; Logic 2->Phys 1; Logic 3->Phys 2; Logic 0->Phys 3;
  71     "0321": Logic 0->Phys 0; Logic 3->Phys 1; Logic 2->Phys 2; Logic 1->Phys 3;
  72     "1032": Logic 1->Phys 0; Logic 0->Phys 1; Logic 3->Phys 2; Logic 2->Phys 3;
  73     "2103": Logic 2->Phys 0; Logic 1->Phys 1; Logic 0->Phys 2; Logic 3->Phys 3;
  74     "3210": Logic 3->Phys 0; Logic 2->Phys 1; Logic 1->Phys 2; Logic 0->Phys 3;
  75
  76 DSI PHY:
  77 Required properties:
  78 - compatible: Could be the following
  79   * "qcom,dsi-phy-28nm-hpm"
  80   * "qcom,dsi-phy-28nm-lp"
  81   * "qcom,dsi-phy-20nm"
  82   * "qcom,dsi-phy-28nm-8960"
  83 - reg: Physical base address and length of the registers of PLL, PHY and PHY
  84   regulator
  85 - reg-names: The names of register regions. The following regions are required:
  86   * "dsi_pll"
  87   * "dsi_phy"
  88   * "dsi_phy_regulator"
  89 - qcom,dsi-phy-index: The ID of DSI PHY hardware instance. This should
  90   be 0 or 1, since we have 2 DSI PHYs at most for now.
  91 - power-domains: Should be <&mmcc MDSS_GDSC>.
  92 - clocks: device clocks
  93   See Documentation/devicetree/bindings/clocks/clock-bindings.txt for details.
  94 - clock-names: the following clocks are required:
  95   * "iface_clk"
  96 - vddio-supply: phandle to vdd-io regulator device node
  97
  98 Optional properties:
  99 - qcom,dsi-phy-regulator-ldo-mode: Boolean value indicating if the LDO mode PHY
 100   regulator is wanted.
 101
 102 Example:
 103         mdss_dsi0: qcom,mdss_dsi@fd922800 {
 104                 compatible = "qcom,mdss-dsi-ctrl";
 105                 qcom,dsi-host-index = <0>;
 106                 interrupt-parent = <&mdss_mdp>;
 107                 interrupts = <4 0>;
 108                 reg-names = "dsi_ctrl";
 109                 reg = <0xfd922800 0x200>;
 110                 power-domains = <&mmcc MDSS_GDSC>;
 111                 clock-names =
 112                         "bus_clk",
 113                         "byte_clk",
 114                         "core_clk",
 115                         "core_mmss_clk",
 116                         "iface_clk",
 117                         "mdp_core_clk",
 118                         "pixel_clk";
 119                 clocks =
 120                         <&mmcc MDSS_AXI_CLK>,
 121                         <&mmcc MDSS_BYTE0_CLK>,
 122                         <&mmcc MDSS_ESC0_CLK>,
 123                         <&mmcc MMSS_MISC_AHB_CLK>,
 124                         <&mmcc MDSS_AHB_CLK>,
 125                         <&mmcc MDSS_MDP_CLK>,
 126                         <&mmcc MDSS_PCLK0_CLK>;
 127                 vdda-supply = <&pma8084_l2>;
 128                 vdd-supply = <&pma8084_l22>;
 129                 vddio-supply = <&pma8084_l12>;
 130
 131                 qcom,dsi-phy = <&mdss_dsi_phy0>;
 132
 133                 qcom,dual-dsi-mode;
 134                 qcom,master-dsi;
 135                 qcom,sync-dual-dsi;
 136
 137                 pinctrl-names = "default", "sleep";
 138                 pinctrl-0 = <&mdss_dsi_active>;
 139                 pinctrl-1 = <&mdss_dsi_suspend>;
 140
 141                 panel: panel@0 {
 142                         compatible = "sharp,lq101r1sx01";
 143                         reg = <0>;
 144                         link2 = <&secondary>;
 145
 146                         power-supply = <...>;
 147                         backlight = <...>;
 148
 149                         port {
 150                                 panel_in: endpoint {
 151                                         remote-endpoint = <&dsi0_out>;
 152                                 };
 153                         };
 154                 };
 155
 156                 port {
 157                         dsi0_out: endpoint {
 158                                 remote-endpoint = <&panel_in>;
 159                                 lanes = <0 1 2 3>;
 160                         };
 161                 };
 162         };
 163
 164         mdss_dsi_phy0: qcom,mdss_dsi_phy@fd922a00 {
 165                 compatible = "qcom,dsi-phy-28nm-hpm";
 166                 qcom,dsi-phy-index = <0>;
 167                 reg-names =
 168                         "dsi_pll",
 169                         "dsi_phy",
 170                         "dsi_phy_regulator";
 171                 reg =   <0xfd922a00 0xd4>,
 172                         <0xfd922b00 0x2b0>,
 173                         <0xfd922d80 0x7b>;
 174                 clock-names = "iface_clk";
 175                 clocks = <&mmcc MDSS_AHB_CLK>;
 176                 vddio-supply = <&pma8084_l12>;
 177
 178                 qcom,dsi-phy-regulator-ldo-mode;
 179         };