arch/x86/kernel/apic.c

   1 /*
   2  *      Local APIC handling, local APIC timers
   3  *
   4  *      (c) 1999, 2000 Ingo Molnar <mingo@redhat.com>
   5  *
   6  *      Fixes
   7  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
   8  *                                      thanks to Eric Gilmore
   9  *                                      and Rolf G. Tews
  10  *                                      for testing these extensively.
  11  *      Maciej W. Rozycki       :       Various updates and fixes.
  12  *      Mikael Pettersson       :       Power Management for UP-APIC.
  13  *      Pavel Machek and
  14  *      Mikael Pettersson       :       PM converted to driver model.
  15  */
  16
  17 #include <linux/init.h>
  18
  19 #include <linux/mm.h>
  20 #include <linux/delay.h>
  21 #include <linux/bootmem.h>
  22 #include <linux/interrupt.h>
  23 #include <linux/mc146818rtc.h>
  24 #include <linux/kernel_stat.h>
  25 #include <linux/sysdev.h>
  26 #include <linux/ioport.h>
  27 #include <linux/cpu.h>
  28 #include <linux/clockchips.h>
  29 #include <linux/acpi_pmtmr.h>
  30 #include <linux/module.h>
  31 #include <linux/dmi.h>
  32 #include <linux/dmar.h>
  33 #include <linux/ftrace.h>
  34 #include <linux/smp.h>
  35 #include <linux/nmi.h>
  36 #include <linux/timex.h>
  37
  38 #include <asm/perf_counter.h>
  39 #include <asm/atomic.h>
  40 #include <asm/mtrr.h>
  41 #include <asm/mpspec.h>
  42 #include <asm/desc.h>
  43 #include <asm/arch_hooks.h>
  44 #include <asm/hpet.h>
  45 #include <asm/pgalloc.h>
  46 #include <asm/i8253.h>
  47 #include <asm/idle.h>
  48 #include <asm/proto.h>
  49 #include <asm/apic.h>
  50 #include <asm/i8259.h>
  51 #include <asm/smp.h>
  52
  53 #include <mach_apic.h>
  54 #include <mach_apicdef.h>
  55 #include <mach_ipi.h>
  56
  57 /*
  58  * Sanity check
  59  */
  60 #if ((SPURIOUS_APIC_VECTOR & 0x0F) != 0x0F)
  61 # error SPURIOUS_APIC_VECTOR definition error
  62 #endif
  63
  64 #ifdef CONFIG_X86_32
  65 /*
  66  * Knob to control our willingness to enable the local APIC.
  67  *
  68  * +1=force-enable
  69  */
  70 static int force_enable_local_apic;
  71 /*
  72  * APIC command line parameters
  73  */
  74 static int __init parse_lapic(char *arg)
  75 {
  76         force_enable_local_apic = 1;
  77         return 0;
  78 }
  79 early_param("lapic", parse_lapic);
  80 /* Local APIC was disabled by the BIOS and enabled by the kernel */
  81 static int enabled_via_apicbase;
  82
  83 #endif
  84
  85 #ifdef CONFIG_X86_64
  86 static int apic_calibrate_pmtmr __initdata;
  87 static __init int setup_apicpmtimer(char *s)
  88 {
  89         apic_calibrate_pmtmr = 1;
  90         notsc_setup(NULL);
  91         return 0;
  92 }
  93 __setup("apicpmtimer", setup_apicpmtimer);
  94 #endif
  95
  96 #ifdef CONFIG_X86_64
  97 #define HAVE_X2APIC
  98 #endif
  99
 100 #ifdef HAVE_X2APIC
 101 int x2apic;
 102 /* x2apic enabled before OS handover */
 103 static int x2apic_preenabled;
 104 static int disable_x2apic;
 105 static __init int setup_nox2apic(char *str)
 106 {
 107         disable_x2apic = 1;
 108         setup_clear_cpu_cap(X86_FEATURE_X2APIC);
 109         return 0;
 110 }
 111 early_param("nox2apic", setup_nox2apic);
 112 #endif
 113
 114 unsigned long mp_lapic_addr;
 115 int disable_apic;
 116 /* Disable local APIC timer from the kernel commandline or via dmi quirk */
 117 static int disable_apic_timer __cpuinitdata;
 118 /* Local APIC timer works in C2 */
 119 int local_apic_timer_c2_ok;
 120 EXPORT_SYMBOL_GPL(local_apic_timer_c2_ok);
 121
 122 int first_system_vector = 0xfe;
 123
 124 /*
 125  * Debug level, exported for io_apic.c
 126  */
 127 unsigned int apic_verbosity;
 128
 129 int pic_mode;
 130
 131 /* Have we found an MP table */
 132 int smp_found_config;
 133
 134 static struct resource lapic_resource = {
 135         .name = "Local APIC",
 136         .flags = IORESOURCE_MEM | IORESOURCE_BUSY,
 137 };
 138
 139 static unsigned int calibration_result;
 140
 141 static int lapic_next_event(unsigned long delta,
 142                             struct clock_event_device *evt);
 143 static void lapic_timer_setup(enum clock_event_mode mode,
 144                               struct clock_event_device *evt);
 145 static void lapic_timer_broadcast(const struct cpumask *mask);
 146 static void apic_pm_activate(void);
 147
 148 /*
 149  * The local apic timer can be used for any function which is CPU local.
 150  */
 151 static struct clock_event_device lapic_clockevent = {
 152         .name           = "lapic",
 153         .features       = CLOCK_EVT_FEAT_PERIODIC | CLOCK_EVT_FEAT_ONESHOT
 154                         | CLOCK_EVT_FEAT_C3STOP | CLOCK_EVT_FEAT_DUMMY,
 155         .shift          = 32,
 156         .set_mode       = lapic_timer_setup,
 157         .set_next_event = lapic_next_event,
 158         .broadcast      = lapic_timer_broadcast,
 159         .rating         = 100,
 160         .irq            = -1,
 161 };
 162 static DEFINE_PER_CPU(struct clock_event_device, lapic_events);
 163
 164 static unsigned long apic_phys;
 165
 166 /*
 167  * Get the LAPIC version
 168  */
 169 static inline int lapic_get_version(void)
 170 {
 171         return GET_APIC_VERSION(apic_read(APIC_LVR));
 172 }
 173
 174 /*
 175  * Check, if the APIC is integrated or a separate chip
 176  */
 177 static inline int lapic_is_integrated(void)
 178 {
 179 #ifdef CONFIG_X86_64
 180         return 1;
 181 #else
 182         return APIC_INTEGRATED(lapic_get_version());
 183 #endif
 184 }
 185
 186 /*
 187  * Check, whether this is a modern or a first generation APIC
 188  */
 189 static int modern_apic(void)
 190 {
 191         /* AMD systems use old APIC versions, so check the CPU */
 192         if (boot_cpu_data.x86_vendor == X86_VENDOR_AMD &&
 193             boot_cpu_data.x86 >= 0xf)
 194                 return 1;
 195         return lapic_get_version() >= 0x14;
 196 }
 197
 198 /*
 199  * Paravirt kernels also might be using these below ops. So we still
 200  * use generic apic_read()/apic_write(), which might be pointing to different
 201  * ops in PARAVIRT case.
 202  */
 203 void xapic_wait_icr_idle(void)
 204 {
 205         while (apic_read(APIC_ICR) & APIC_ICR_BUSY)
 206                 cpu_relax();
 207 }
 208
 209 u32 safe_xapic_wait_icr_idle(void)
 210 {
 211         u32 send_status;
 212         int timeout;
 213
 214         timeout = 0;
 215         do {
 216                 send_status = apic_read(APIC_ICR) & APIC_ICR_BUSY;
 217                 if (!send_status)
 218                         break;
 219                 udelay(100);
 220         } while (timeout++ < 1000);
 221
 222         return send_status;
 223 }
 224
 225 void xapic_icr_write(u32 low, u32 id)
 226 {
 227         apic_write(APIC_ICR2, SET_APIC_DEST_FIELD(id));
 228         apic_write(APIC_ICR, low);
 229 }
 230
 231 static u64 xapic_icr_read(void)
 232 {
 233         u32 icr1, icr2;
 234
 235         icr2 = apic_read(APIC_ICR2);
 236         icr1 = apic_read(APIC_ICR);
 237
 238         return icr1 | ((u64)icr2 << 32);
 239 }
 240
 241 static struct apic_ops xapic_ops = {
 242         .read = native_apic_mem_read,
 243         .write = native_apic_mem_write,
 244         .icr_read = xapic_icr_read,
 245         .icr_write = xapic_icr_write,
 246         .wait_icr_idle = xapic_wait_icr_idle,
 247         .safe_wait_icr_idle = safe_xapic_wait_icr_idle,
 248 };
 249
 250 struct apic_ops __read_mostly *apic_ops = &xapic_ops;
 251 EXPORT_SYMBOL_GPL(apic_ops);
 252
 253 #ifdef HAVE_X2APIC
 254 static void x2apic_wait_icr_idle(void)
 255 {
 256         /* no need to wait for icr idle in x2apic */
 257         return;
 258 }
 259
 260 static u32 safe_x2apic_wait_icr_idle(void)
 261 {
 262         /* no need to wait for icr idle in x2apic */
 263         return 0;
 264 }
 265
 266 void x2apic_icr_write(u32 low, u32 id)
 267 {
 268         wrmsrl(APIC_BASE_MSR + (APIC_ICR >> 4), ((__u64) id) << 32 | low);
 269 }
 270
 271 static u64 x2apic_icr_read(void)
 272 {
 273         unsigned long val;
 274
 275         rdmsrl(APIC_BASE_MSR + (APIC_ICR >> 4), val);
 276         return val;
 277 }
 278
 279 static struct apic_ops x2apic_ops = {
 280         .read = native_apic_msr_read,
 281         .write = native_apic_msr_write,
 282         .icr_read = x2apic_icr_read,
 283         .icr_write = x2apic_icr_write,
 284         .wait_icr_idle = x2apic_wait_icr_idle,
 285         .safe_wait_icr_idle = safe_x2apic_wait_icr_idle,
 286 };
 287 #endif
 288
 289 /**
 290  * enable_NMI_through_LVT0 - enable NMI through local vector table 0
 291  */
 292 void __cpuinit enable_NMI_through_LVT0(void)
 293 {
 294         unsigned int v;
 295
 296         /* unmask and set to NMI */
 297         v = APIC_DM_NMI;
 298
 299         /* Level triggered for 82489DX (32bit mode) */
 300         if (!lapic_is_integrated())
 301                 v |= APIC_LVT_LEVEL_TRIGGER;
 302
 303         apic_write(APIC_LVT0, v);
 304 }
 305
 306 #ifdef CONFIG_X86_32
 307 /**
 308  * get_physical_broadcast - Get number of physical broadcast IDs
 309  */
 310 int get_physical_broadcast(void)
 311 {
 312         return modern_apic() ? 0xff : 0xf;
 313 }
 314 #endif
 315
 316 /**
 317  * lapic_get_maxlvt - get the maximum number of local vector table entries
 318  */
 319 int lapic_get_maxlvt(void)
 320 {
 321         unsigned int v;
 322
 323         v = apic_read(APIC_LVR);
 324         /*
 325          * - we always have APIC integrated on 64bit mode
 326          * - 82489DXs do not report # of LVT entries
 327          */
 328         return APIC_INTEGRATED(GET_APIC_VERSION(v)) ? GET_APIC_MAXLVT(v) : 2;
 329 }
 330
 331 /*
 332  * Local APIC timer
 333  */
 334
 335 /* Clock divisor */
 336 #define APIC_DIVISOR 16
 337
 338 /*
 339  * This function sets up the local APIC timer, with a timeout of
 340  * 'clocks' APIC bus clock. During calibration we actually call
 341  * this function twice on the boot CPU, once with a bogus timeout
 342  * value, second time for real. The other (noncalibrating) CPUs
 343  * call this function only once, with the real, calibrated value.
 344  *
 345  * We do reads before writes even if unnecessary, to get around the
 346  * P5 APIC double write bug.
 347  */
 348 static void __setup_APIC_LVTT(unsigned int clocks, int oneshot, int irqen)
 349 {
 350         unsigned int lvtt_value, tmp_value;
 351
 352         lvtt_value = LOCAL_TIMER_VECTOR;
 353         if (!oneshot)
 354                 lvtt_value |= APIC_LVT_TIMER_PERIODIC;
 355         if (!lapic_is_integrated())
 356                 lvtt_value |= SET_APIC_TIMER_BASE(APIC_TIMER_BASE_DIV);
 357
 358         if (!irqen)
 359                 lvtt_value |= APIC_LVT_MASKED;
 360
 361         apic_write(APIC_LVTT, lvtt_value);
 362
 363         /*
 364          * Divide PICLK by 16
 365          */
 366         tmp_value = apic_read(APIC_TDCR);
 367         apic_write(APIC_TDCR,
 368                 (tmp_value & ~(APIC_TDR_DIV_1 | APIC_TDR_DIV_TMBASE)) |
 369                 APIC_TDR_DIV_16);
 370
 371         if (!oneshot)
 372                 apic_write(APIC_TMICT, clocks / APIC_DIVISOR);
 373 }
 374
 375 /*
 376  * Setup extended LVT, AMD specific (K8, family 10h)
 377  *
 378  * Vector mappings are hard coded. On K8 only offset 0 (APIC500) and
 379  * MCE interrupts are supported. Thus MCE offset must be set to 0.
 380  *
 381  * If mask=1, the LVT entry does not generate interrupts while mask=0
 382  * enables the vector. See also the BKDGs.
 383  */
 384
 385 #define APIC_EILVT_LVTOFF_MCE 0
 386 #define APIC_EILVT_LVTOFF_IBS 1
 387
 388 static void setup_APIC_eilvt(u8 lvt_off, u8 vector, u8 msg_type, u8 mask)
 389 {
 390         unsigned long reg = (lvt_off << 4) + APIC_EILVT0;
 391         unsigned int  v   = (mask << 16) | (msg_type << 8) | vector;
 392
 393         apic_write(reg, v);
 394 }
 395
 396 u8 setup_APIC_eilvt_mce(u8 vector, u8 msg_type, u8 mask)
 397 {
 398         setup_APIC_eilvt(APIC_EILVT_LVTOFF_MCE, vector, msg_type, mask);
 399         return APIC_EILVT_LVTOFF_MCE;
 400 }
 401
 402 u8 setup_APIC_eilvt_ibs(u8 vector, u8 msg_type, u8 mask)
 403 {
 404         setup_APIC_eilvt(APIC_EILVT_LVTOFF_IBS, vector, msg_type, mask);
 405         return APIC_EILVT_LVTOFF_IBS;
 406 }
 407 EXPORT_SYMBOL_GPL(setup_APIC_eilvt_ibs);
 408
 409 /*
 410  * Program the next event, relative to now
 411  */
 412 static int lapic_next_event(unsigned long delta,
 413                             struct clock_event_device *evt)
 414 {
 415         apic_write(APIC_TMICT, delta);
 416         return 0;
 417 }
 418
 419 /*
 420  * Setup the lapic timer in periodic or oneshot mode
 421  */
 422 static void lapic_timer_setup(enum clock_event_mode mode,
 423                               struct clock_event_device *evt)
 424 {
 425         unsigned long flags;
 426         unsigned int v;
 427
 428         /* Lapic used as dummy for broadcast ? */
 429         if (evt->features & CLOCK_EVT_FEAT_DUMMY)
 430                 return;
 431
 432         local_irq_save(flags);
 433
 434         switch (mode) {
 435         case CLOCK_EVT_MODE_PERIODIC:
 436         case CLOCK_EVT_MODE_ONESHOT:
 437                 __setup_APIC_LVTT(calibration_result,
 438                                   mode != CLOCK_EVT_MODE_PERIODIC, 1);
 439                 break;
 440         case CLOCK_EVT_MODE_UNUSED:
 441         case CLOCK_EVT_MODE_SHUTDOWN:
 442                 v = apic_read(APIC_LVTT);
 443                 v |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
 444                 apic_write(APIC_LVTT, v);
 445                 apic_write(APIC_TMICT, 0xffffffff);
 446                 break;
 447         case CLOCK_EVT_MODE_RESUME:
 448                 /* Nothing to do here */
 449                 break;
 450         }
 451
 452         local_irq_restore(flags);
 453 }
 454
 455 /*
 456  * Local APIC timer broadcast function
 457  */
 458 static void lapic_timer_broadcast(const struct cpumask *mask)
 459 {
 460 #ifdef CONFIG_SMP
 461         send_IPI_mask(mask, LOCAL_TIMER_VECTOR);
 462 #endif
 463 }
 464
 465 /*
 466  * Setup the local APIC timer for this CPU. Copy the initilized values
 467  * of the boot CPU and register the clock event in the framework.
 468  */
 469 static void __cpuinit setup_APIC_timer(void)
 470 {
 471         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
 472
 473         memcpy(levt, &lapic_clockevent, sizeof(*levt));
 474         levt->cpumask = cpumask_of(smp_processor_id());
 475
 476         clockevents_register_device(levt);
 477 }
 478
 479 /*
 480  * In this functions we calibrate APIC bus clocks to the external timer.
 481  *
 482  * We want to do the calibration only once since we want to have local timer
 483  * irqs syncron. CPUs connected by the same APIC bus have the very same bus
 484  * frequency.
 485  *
 486  * This was previously done by reading the PIT/HPET and waiting for a wrap
 487  * around to find out, that a tick has elapsed. I have a box, where the PIT
 488  * readout is broken, so it never gets out of the wait loop again. This was
 489  * also reported by others.
 490  *
 491  * Monitoring the jiffies value is inaccurate and the clockevents
 492  * infrastructure allows us to do a simple substitution of the interrupt
 493  * handler.
 494  *
 495  * The calibration routine also uses the pm_timer when possible, as the PIT
 496  * happens to run way too slow (factor 2.3 on my VAIO CoreDuo, which goes
 497  * back to normal later in the boot process).
 498  */
 499
 500 #define LAPIC_CAL_LOOPS         (HZ/10)
 501
 502 static __initdata int lapic_cal_loops = -1;
 503 static __initdata long lapic_cal_t1, lapic_cal_t2;
 504 static __initdata unsigned long long lapic_cal_tsc1, lapic_cal_tsc2;
 505 static __initdata unsigned long lapic_cal_pm1, lapic_cal_pm2;
 506 static __initdata unsigned long lapic_cal_j1, lapic_cal_j2;
 507
 508 /*
 509  * Temporary interrupt handler.
 510  */
 511 static void __init lapic_cal_handler(struct clock_event_device *dev)
 512 {
 513         unsigned long long tsc = 0;
 514         long tapic = apic_read(APIC_TMCCT);
 515         unsigned long pm = acpi_pm_read_early();
 516
 517         if (cpu_has_tsc)
 518                 rdtscll(tsc);
 519
 520         switch (lapic_cal_loops++) {
 521         case 0:
 522                 lapic_cal_t1 = tapic;
 523                 lapic_cal_tsc1 = tsc;
 524                 lapic_cal_pm1 = pm;
 525                 lapic_cal_j1 = jiffies;
 526                 break;
 527
 528         case LAPIC_CAL_LOOPS:
 529                 lapic_cal_t2 = tapic;
 530                 lapic_cal_tsc2 = tsc;
 531                 if (pm < lapic_cal_pm1)
 532                         pm += ACPI_PM_OVRRUN;
 533                 lapic_cal_pm2 = pm;
 534                 lapic_cal_j2 = jiffies;
 535                 break;
 536         }
 537 }
 538
 539 static int __init calibrate_by_pmtimer(long deltapm, long *delta)
 540 {
 541         const long pm_100ms = PMTMR_TICKS_PER_SEC / 10;
 542         const long pm_thresh = pm_100ms / 100;
 543         unsigned long mult;
 544         u64 res;
 545
 546 #ifndef CONFIG_X86_PM_TIMER
 547         return -1;
 548 #endif
 549
 550         apic_printk(APIC_VERBOSE, "... PM timer delta = %ld\n", deltapm);
 551
 552         /* Check, if the PM timer is available */
 553         if (!deltapm)
 554                 return -1;
 555
 556         mult = clocksource_hz2mult(PMTMR_TICKS_PER_SEC, 22);
 557
 558         if (deltapm > (pm_100ms - pm_thresh) &&
 559             deltapm < (pm_100ms + pm_thresh)) {
 560                 apic_printk(APIC_VERBOSE, "... PM timer result ok\n");
 561         } else {
 562                 res = (((u64)deltapm) *  mult) >> 22;
 563                 do_div(res, 1000000);
 564                 pr_warning("APIC calibration not consistent "
 565                         "with PM Timer: %ldms instead of 100ms\n",
 566                         (long)res);
 567                 /* Correct the lapic counter value */
 568                 res = (((u64)(*delta)) * pm_100ms);
 569                 do_div(res, deltapm);
 570                 pr_info("APIC delta adjusted to PM-Timer: "
 571                         "%lu (%ld)\n", (unsigned long)res, *delta);
 572                 *delta = (long)res;
 573         }
 574
 575         return 0;
 576 }
 577
 578 static int __init calibrate_APIC_clock(void)
 579 {
 580         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
 581         void (*real_handler)(struct clock_event_device *dev);
 582         unsigned long deltaj;
 583         long delta;
 584         int pm_referenced = 0;
 585
 586         local_irq_disable();
 587
 588         /* Replace the global interrupt handler */
 589         real_handler = global_clock_event->event_handler;
 590         global_clock_event->event_handler = lapic_cal_handler;
 591
 592         /*
 593          * Setup the APIC counter to maximum. There is no way the lapic
 594          * can underflow in the 100ms detection time frame
 595          */
 596         __setup_APIC_LVTT(0xffffffff, 0, 0);
 597
 598         /* Let the interrupts run */
 599         local_irq_enable();
 600
 601         while (lapic_cal_loops <= LAPIC_CAL_LOOPS)
 602                 cpu_relax();
 603
 604         local_irq_disable();
 605
 606         /* Restore the real event handler */
 607         global_clock_event->event_handler = real_handler;
 608
 609         /* Build delta t1-t2 as apic timer counts down */
 610         delta = lapic_cal_t1 - lapic_cal_t2;
 611         apic_printk(APIC_VERBOSE, "... lapic delta = %ld\n", delta);
 612
 613         /* we trust the PM based calibration if possible */
 614         pm_referenced = !calibrate_by_pmtimer(lapic_cal_pm2 - lapic_cal_pm1,
 615                                         &delta);
 616
 617         /* Calculate the scaled math multiplication factor */
 618         lapic_clockevent.mult = div_sc(delta, TICK_NSEC * LAPIC_CAL_LOOPS,
 619                                        lapic_clockevent.shift);
 620         lapic_clockevent.max_delta_ns =
 621                 clockevent_delta2ns(0x7FFFFF, &lapic_clockevent);
 622         lapic_clockevent.min_delta_ns =
 623                 clockevent_delta2ns(0xF, &lapic_clockevent);
 624
 625         calibration_result = (delta * APIC_DIVISOR) / LAPIC_CAL_LOOPS;
 626
 627         apic_printk(APIC_VERBOSE, "..... delta %ld\n", delta);
 628         apic_printk(APIC_VERBOSE, "..... mult: %ld\n", lapic_clockevent.mult);
 629         apic_printk(APIC_VERBOSE, "..... calibration result: %u\n",
 630                     calibration_result);
 631
 632         if (cpu_has_tsc) {
 633                 delta = (long)(lapic_cal_tsc2 - lapic_cal_tsc1);
 634                 apic_printk(APIC_VERBOSE, "..... CPU clock speed is "
 635                             "%ld.%04ld MHz.\n",
 636                             (delta / LAPIC_CAL_LOOPS) / (1000000 / HZ),
 637                             (delta / LAPIC_CAL_LOOPS) % (1000000 / HZ));
 638         }
 639
 640         apic_printk(APIC_VERBOSE, "..... host bus clock speed is "
 641                     "%u.%04u MHz.\n",
 642                     calibration_result / (1000000 / HZ),
 643                     calibration_result % (1000000 / HZ));
 644
 645         /*
 646          * Do a sanity check on the APIC calibration result
 647          */
 648         if (calibration_result < (1000000 / HZ)) {
 649                 local_irq_enable();
 650                 pr_warning("APIC frequency too slow, disabling apic timer\n");
 651                 return -1;
 652         }
 653
 654         levt->features &= ~CLOCK_EVT_FEAT_DUMMY;
 655
 656         /*
 657          * PM timer calibration failed or not turned on
 658          * so lets try APIC timer based calibration
 659          */
 660         if (!pm_referenced) {
 661                 apic_printk(APIC_VERBOSE, "... verify APIC timer\n");
 662
 663                 /*
 664                  * Setup the apic timer manually
 665                  */
 666                 levt->event_handler = lapic_cal_handler;
 667                 lapic_timer_setup(CLOCK_EVT_MODE_PERIODIC, levt);
 668                 lapic_cal_loops = -1;
 669
 670                 /* Let the interrupts run */
 671                 local_irq_enable();
 672
 673                 while (lapic_cal_loops <= LAPIC_CAL_LOOPS)
 674                         cpu_relax();
 675
 676                 /* Stop the lapic timer */
 677                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, levt);
 678
 679                 /* Jiffies delta */
 680                 deltaj = lapic_cal_j2 - lapic_cal_j1;
 681                 apic_printk(APIC_VERBOSE, "... jiffies delta = %lu\n", deltaj);
 682
 683                 /* Check, if the jiffies result is consistent */
 684                 if (deltaj >= LAPIC_CAL_LOOPS-2 && deltaj <= LAPIC_CAL_LOOPS+2)
 685                         apic_printk(APIC_VERBOSE, "... jiffies result ok\n");
 686                 else
 687                         levt->features |= CLOCK_EVT_FEAT_DUMMY;
 688         } else
 689                 local_irq_enable();
 690
 691         if (levt->features & CLOCK_EVT_FEAT_DUMMY) {
 692                 pr_warning("APIC timer disabled due to verification failure\n");
 693                         return -1;
 694         }
 695
 696         return 0;
 697 }
 698
 699 /*
 700  * Setup the boot APIC
 701  *
 702  * Calibrate and verify the result.
 703  */
 704 void __init setup_boot_APIC_clock(void)
 705 {
 706         /*
 707          * The local apic timer can be disabled via the kernel
 708          * commandline or from the CPU detection code. Register the lapic
 709          * timer as a dummy clock event source on SMP systems, so the
 710          * broadcast mechanism is used. On UP systems simply ignore it.
 711          */
 712         if (disable_apic_timer) {
 713                 pr_info("Disabling APIC timer\n");
 714                 /* No broadcast on UP ! */
 715                 if (num_possible_cpus() > 1) {
 716                         lapic_clockevent.mult = 1;
 717                         setup_APIC_timer();
 718                 }
 719                 return;
 720         }
 721
 722         apic_printk(APIC_VERBOSE, "Using local APIC timer interrupts.\n"
 723                     "calibrating APIC timer ...\n");
 724
 725         if (calibrate_APIC_clock()) {
 726                 /* No broadcast on UP ! */
 727                 if (num_possible_cpus() > 1)
 728                         setup_APIC_timer();
 729                 return;
 730         }
 731
 732         /*
 733          * If nmi_watchdog is set to IO_APIC, we need the
 734          * PIT/HPET going.  Otherwise register lapic as a dummy
 735          * device.
 736          */
 737         if (nmi_watchdog != NMI_IO_APIC)
 738                 lapic_clockevent.features &= ~CLOCK_EVT_FEAT_DUMMY;
 739         else
 740                 pr_warning("APIC timer registered as dummy,"
 741                         " due to nmi_watchdog=%d!\n", nmi_watchdog);
 742
 743         /* Setup the lapic or request the broadcast */
 744         setup_APIC_timer();
 745 }
 746
 747 void __cpuinit setup_secondary_APIC_clock(void)
 748 {
 749         setup_APIC_timer();
 750 }
 751
 752 /*
 753  * The guts of the apic timer interrupt
 754  */
 755 static void local_apic_timer_interrupt(void)
 756 {
 757         int cpu = smp_processor_id();
 758         struct clock_event_device *evt = &per_cpu(lapic_events, cpu);
 759
 760         /*
 761          * Normally we should not be here till LAPIC has been initialized but
 762          * in some cases like kdump, its possible that there is a pending LAPIC
 763          * timer interrupt from previous kernel's context and is delivered in
 764          * new kernel the moment interrupts are enabled.
 765          *
 766          * Interrupts are enabled early and LAPIC is setup much later, hence
 767          * its possible that when we get here evt->event_handler is NULL.
 768          * Check for event_handler being NULL and discard the interrupt as
 769          * spurious.
 770          */
 771         if (!evt->event_handler) {
 772                 pr_warning("Spurious LAPIC timer interrupt on cpu %d\n", cpu);
 773                 /* Switch it off */
 774                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, evt);
 775                 return;
 776         }
 777
 778         /*
 779          * the NMI deadlock-detector uses this.
 780          */
 781         inc_irq_stat(apic_timer_irqs);
 782
 783         evt->event_handler(evt);
 784
 785         perf_counter_unthrottle();
 786 }
 787
 788 /*
 789  * Local APIC timer interrupt. This is the most natural way for doing
 790  * local interrupts, but local timer interrupts can be emulated by
 791  * broadcast interrupts too. [in case the hw doesn't support APIC timers]
 792  *
 793  * [ if a single-CPU system runs an SMP kernel then we call the local
 794  *   interrupt as well. Thus we cannot inline the local irq ... ]
 795  */
 796 void __irq_entry smp_apic_timer_interrupt(struct pt_regs *regs)
 797 {
 798         struct pt_regs *old_regs = set_irq_regs(regs);
 799
 800         /*
 801          * NOTE! We'd better ACK the irq immediately,
 802          * because timer handling can be slow.
 803          */
 804         ack_APIC_irq();
 805         /*
 806          * update_process_times() expects us to have done irq_enter().
 807          * Besides, if we don't timer interrupts ignore the global
 808          * interrupt lock, which is the WrongThing (tm) to do.
 809          */
 810         exit_idle();
 811         irq_enter();
 812         local_apic_timer_interrupt();
 813         irq_exit();
 814
 815         set_irq_regs(old_regs);
 816 }
 817
 818 int setup_profiling_timer(unsigned int multiplier)
 819 {
 820         return -EINVAL;
 821 }
 822
 823 /*
 824  * Local APIC start and shutdown
 825  */
 826
 827 /**
 828  * clear_local_APIC - shutdown the local APIC
 829  *
 830  * This is called, when a CPU is disabled and before rebooting, so the state of
 831  * the local APIC has no dangling leftovers. Also used to cleanout any BIOS
 832  * leftovers during boot.
 833  */
 834 void clear_local_APIC(void)
 835 {
 836         int maxlvt;
 837         u32 v;
 838
 839         /* APIC hasn't been mapped yet */
 840         if (!apic_phys)
 841                 return;
 842
 843         maxlvt = lapic_get_maxlvt();
 844         /*
 845          * Masking an LVT entry can trigger a local APIC error
 846          * if the vector is zero. Mask LVTERR first to prevent this.
 847          */
 848         if (maxlvt >= 3) {
 849                 v = ERROR_APIC_VECTOR; /* any non-zero vector will do */
 850                 apic_write(APIC_LVTERR, v | APIC_LVT_MASKED);
 851         }
 852         /*
 853          * Careful: we have to set masks only first to deassert
 854          * any level-triggered sources.
 855          */
 856         v = apic_read(APIC_LVTT);
 857         apic_write(APIC_LVTT, v | APIC_LVT_MASKED);
 858         v = apic_read(APIC_LVT0);
 859         apic_write(APIC_LVT0, v | APIC_LVT_MASKED);
 860         v = apic_read(APIC_LVT1);
 861         apic_write(APIC_LVT1, v | APIC_LVT_MASKED);
 862         if (maxlvt >= 4) {
 863                 v = apic_read(APIC_LVTPC);
 864                 apic_write(APIC_LVTPC, v | APIC_LVT_MASKED);
 865         }
 866
 867         /* lets not touch this if we didn't frob it */
 868 #if defined(CONFIG_X86_MCE_P4THERMAL) || defined(X86_MCE_INTEL)
 869         if (maxlvt >= 5) {
 870                 v = apic_read(APIC_LVTTHMR);
 871                 apic_write(APIC_LVTTHMR, v | APIC_LVT_MASKED);
 872         }
 873 #endif
 874         /*
 875          * Clean APIC state for other OSs:
 876          */
 877         apic_write(APIC_LVTT, APIC_LVT_MASKED);
 878         apic_write(APIC_LVT0, APIC_LVT_MASKED);
 879         apic_write(APIC_LVT1, APIC_LVT_MASKED);
 880         if (maxlvt >= 3)
 881                 apic_write(APIC_LVTERR, APIC_LVT_MASKED);
 882         if (maxlvt >= 4)
 883                 apic_write(APIC_LVTPC, APIC_LVT_MASKED);
 884
 885         /* Integrated APIC (!82489DX) ? */
 886         if (lapic_is_integrated()) {
 887                 if (maxlvt > 3)
 888                         /* Clear ESR due to Pentium errata 3AP and 11AP */
 889                         apic_write(APIC_ESR, 0);
 890                 apic_read(APIC_ESR);
 891         }
 892 }
 893
 894 /**
 895  * disable_local_APIC - clear and disable the local APIC
 896  */
 897 void disable_local_APIC(void)
 898 {
 899         unsigned int value;
 900
 901         /* APIC hasn't been mapped yet */
 902         if (!apic_phys)
 903                 return;
 904
 905         clear_local_APIC();
 906
 907         /*
 908          * Disable APIC (implies clearing of registers
 909          * for 82489DX!).
 910          */
 911         value = apic_read(APIC_SPIV);
 912         value &= ~APIC_SPIV_APIC_ENABLED;
 913         apic_write(APIC_SPIV, value);
 914
 915 #ifdef CONFIG_X86_32
 916         /*
 917          * When LAPIC was disabled by the BIOS and enabled by the kernel,
 918          * restore the disabled state.
 919          */
 920         if (enabled_via_apicbase) {
 921                 unsigned int l, h;
 922
 923                 rdmsr(MSR_IA32_APICBASE, l, h);
 924                 l &= ~MSR_IA32_APICBASE_ENABLE;
 925                 wrmsr(MSR_IA32_APICBASE, l, h);
 926         }
 927 #endif
 928 }
 929
 930 /*
 931  * If Linux enabled the LAPIC against the BIOS default disable it down before
 932  * re-entering the BIOS on shutdown.  Otherwise the BIOS may get confused and
 933  * not power-off.  Additionally clear all LVT entries before disable_local_APIC
 934  * for the case where Linux didn't enable the LAPIC.
 935  */
 936 void lapic_shutdown(void)
 937 {
 938         unsigned long flags;
 939
 940         if (!cpu_has_apic)
 941                 return;
 942
 943         local_irq_save(flags);
 944
 945 #ifdef CONFIG_X86_32
 946         if (!enabled_via_apicbase)
 947                 clear_local_APIC();
 948         else
 949 #endif
 950                 disable_local_APIC();
 951
 952
 953         local_irq_restore(flags);
 954 }
 955
 956 /*
 957  * This is to verify that we're looking at a real local APIC.
 958  * Check these against your board if the CPUs aren't getting
 959  * started for no apparent reason.
 960  */
 961 int __init verify_local_APIC(void)
 962 {
 963         unsigned int reg0, reg1;
 964
 965         /*
 966          * The version register is read-only in a real APIC.
 967          */
 968         reg0 = apic_read(APIC_LVR);
 969         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg0);
 970         apic_write(APIC_LVR, reg0 ^ APIC_LVR_MASK);
 971         reg1 = apic_read(APIC_LVR);
 972         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg1);
 973
 974         /*
 975          * The two version reads above should print the same
 976          * numbers.  If the second one is different, then we
 977          * poke at a non-APIC.
 978          */
 979         if (reg1 != reg0)
 980                 return 0;
 981
 982         /*
 983          * Check if the version looks reasonably.
 984          */
 985         reg1 = GET_APIC_VERSION(reg0);
 986         if (reg1 == 0x00 || reg1 == 0xff)
 987                 return 0;
 988         reg1 = lapic_get_maxlvt();
 989         if (reg1 < 0x02 || reg1 == 0xff)
 990                 return 0;
 991
 992         /*
 993          * The ID register is read/write in a real APIC.
 994          */
 995         reg0 = apic_read(APIC_ID);
 996         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg0);
 997         apic_write(APIC_ID, reg0 ^ APIC_ID_MASK);
 998         reg1 = apic_read(APIC_ID);
 999         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg1);
1000         apic_write(APIC_ID, reg0);
1001         if (reg1 != (reg0 ^ APIC_ID_MASK))
1002                 return 0;
1003
1004         /*
1005          * The next two are just to see if we have sane values.
1006          * They're only really relevant if we're in Virtual Wire
1007          * compatibility mode, but most boxes are anymore.
1008          */
1009         reg0 = apic_read(APIC_LVT0);
1010         apic_printk(APIC_DEBUG, "Getting LVT0: %x\n", reg0);
1011         reg1 = apic_read(APIC_LVT1);
1012         apic_printk(APIC_DEBUG, "Getting LVT1: %x\n", reg1);
1013
1014         return 1;
1015 }
1016
1017 /**
1018  * sync_Arb_IDs - synchronize APIC bus arbitration IDs
1019  */
1020 void __init sync_Arb_IDs(void)
1021 {
1022         /*
1023          * Unsupported on P4 - see Intel Dev. Manual Vol. 3, Ch. 8.6.1 And not
1024          * needed on AMD.
1025          */
1026         if (modern_apic() || boot_cpu_data.x86_vendor == X86_VENDOR_AMD)
1027                 return;
1028
1029         /*
1030          * Wait for idle.
1031          */
1032         apic_wait_icr_idle();
1033
1034         apic_printk(APIC_DEBUG, "Synchronizing Arb IDs.\n");
1035         apic_write(APIC_ICR, APIC_DEST_ALLINC |
1036                         APIC_INT_LEVELTRIG | APIC_DM_INIT);
1037 }
1038
1039 /*
1040  * An initial setup of the virtual wire mode.
1041  */
1042 void __init init_bsp_APIC(void)
1043 {
1044         unsigned int value;
1045
1046         /*
1047          * Don't do the setup now if we have a SMP BIOS as the
1048          * through-I/O-APIC virtual wire mode might be active.
1049          */
1050         if (smp_found_config || !cpu_has_apic)
1051                 return;
1052
1053         /*
1054          * Do not trust the local APIC being empty at bootup.
1055          */
1056         clear_local_APIC();
1057
1058         /*
1059          * Enable APIC.
1060          */
1061         value = apic_read(APIC_SPIV);
1062         value &= ~APIC_VECTOR_MASK;
1063         value |= APIC_SPIV_APIC_ENABLED;
1064
1065 #ifdef CONFIG_X86_32
1066         /* This bit is reserved on P4/Xeon and should be cleared */
1067         if ((boot_cpu_data.x86_vendor == X86_VENDOR_INTEL) &&
1068             (boot_cpu_data.x86 == 15))
1069                 value &= ~APIC_SPIV_FOCUS_DISABLED;
1070         else
1071 #endif
1072                 value |= APIC_SPIV_FOCUS_DISABLED;
1073         value |= SPURIOUS_APIC_VECTOR;
1074         apic_write(APIC_SPIV, value);
1075
1076         /*
1077          * Set up the virtual wire mode.
1078          */
1079         apic_write(APIC_LVT0, APIC_DM_EXTINT);
1080         value = APIC_DM_NMI;
1081         if (!lapic_is_integrated())             /* 82489DX */
1082                 value |= APIC_LVT_LEVEL_TRIGGER;
1083         apic_write(APIC_LVT1, value);
1084 }
1085
1086 static void __cpuinit lapic_setup_esr(void)
1087 {
1088         unsigned int oldvalue, value, maxlvt;
1089
1090         if (!lapic_is_integrated()) {
1091                 pr_info("No ESR for 82489DX.\n");
1092                 return;
1093         }
1094
1095         if (esr_disable) {
1096                 /*
1097                  * Something untraceable is creating bad interrupts on
1098                  * secondary quads ... for the moment, just leave the
1099                  * ESR disabled - we can't do anything useful with the
1100                  * errors anyway - mbligh
1101                  */
1102                 pr_info("Leaving ESR disabled.\n");
1103                 return;
1104         }
1105
1106         maxlvt = lapic_get_maxlvt();
1107         if (maxlvt > 3)         /* Due to the Pentium erratum 3AP. */
1108                 apic_write(APIC_ESR, 0);
1109         oldvalue = apic_read(APIC_ESR);
1110
1111         /* enables sending errors */
1112         value = ERROR_APIC_VECTOR;
1113         apic_write(APIC_LVTERR, value);
1114
1115         /*
1116          * spec says clear errors after enabling vector.
1117          */
1118         if (maxlvt > 3)
1119                 apic_write(APIC_ESR, 0);
1120         value = apic_read(APIC_ESR);
1121         if (value != oldvalue)
1122                 apic_printk(APIC_VERBOSE, "ESR value before enabling "
1123                         "vector: 0x%08x  after: 0x%08x\n",
1124                         oldvalue, value);
1125 }
1126
1127
1128 /**
1129  * setup_local_APIC - setup the local APIC
1130  */
1131 void __cpuinit setup_local_APIC(void)
1132 {
1133         unsigned int value;
1134         int i, j;
1135
1136         if (disable_apic) {
1137 #ifdef CONFIG_X86_IO_APIC
1138                 disable_ioapic_setup();
1139 #endif
1140                 return;
1141         }
1142
1143 #ifdef CONFIG_X86_32
1144         /* Pound the ESR really hard over the head with a big hammer - mbligh */
1145         if (lapic_is_integrated() && esr_disable) {
1146                 apic_write(APIC_ESR, 0);
1147                 apic_write(APIC_ESR, 0);
1148                 apic_write(APIC_ESR, 0);
1149                 apic_write(APIC_ESR, 0);
1150         }
1151 #endif
1152         perf_counters_lapic_init(0);
1153
1154         preempt_disable();
1155
1156         /*
1157          * Double-check whether this APIC is really registered.
1158          * This is meaningless in clustered apic mode, so we skip it.
1159          */
1160         if (!apic_id_registered())
1161                 BUG();
1162
1163         /*
1164          * Intel recommends to set DFR, LDR and TPR before enabling
1165          * an APIC.  See e.g. "AP-388 82489DX User's Manual" (Intel
1166          * document number 292116).  So here it goes...
1167          */
1168         init_apic_ldr();
1169
1170         /*
1171          * Set Task Priority to 'accept all'. We never change this
1172          * later on.
1173          */
1174         value = apic_read(APIC_TASKPRI);
1175         value &= ~APIC_TPRI_MASK;
1176         apic_write(APIC_TASKPRI, value);
1177
1178         /*
1179          * After a crash, we no longer service the interrupts and a pending
1180          * interrupt from previous kernel might still have ISR bit set.
1181          *
1182          * Most probably by now CPU has serviced that pending interrupt and
1183          * it might not have done the ack_APIC_irq() because it thought,
1184          * interrupt came from i8259 as ExtInt. LAPIC did not get EOI so it
1185          * does not clear the ISR bit and cpu thinks it has already serivced
1186          * the interrupt. Hence a vector might get locked. It was noticed
1187          * for timer irq (vector 0x31). Issue an extra EOI to clear ISR.
1188          */
1189         for (i = APIC_ISR_NR - 1; i >= 0; i--) {
1190                 value = apic_read(APIC_ISR + i*0x10);
1191                 for (j = 31; j >= 0; j--) {
1192                         if (value & (1<<j))
1193                                 ack_APIC_irq();
1194                 }
1195         }
1196
1197         /*
1198          * Now that we are all set up, enable the APIC
1199          */
1200         value = apic_read(APIC_SPIV);
1201         value &= ~APIC_VECTOR_MASK;
1202         /*
1203          * Enable APIC
1204          */
1205         value |= APIC_SPIV_APIC_ENABLED;
1206
1207 #ifdef CONFIG_X86_32
1208         /*
1209          * Some unknown Intel IO/APIC (or APIC) errata is biting us with
1210          * certain networking cards. If high frequency interrupts are
1211          * happening on a particular IOAPIC pin, plus the IOAPIC routing
1212          * entry is masked/unmasked at a high rate as well then sooner or
1213          * later IOAPIC line gets 'stuck', no more interrupts are received
1214          * from the device. If focus CPU is disabled then the hang goes
1215          * away, oh well :-(
1216          *
1217          * [ This bug can be reproduced easily with a level-triggered
1218          *   PCI Ne2000 networking cards and PII/PIII processors, dual
1219          *   BX chipset. ]
1220          */
1221         /*
1222          * Actually disabling the focus CPU check just makes the hang less
1223          * frequent as it makes the interrupt distributon model be more
1224          * like LRU than MRU (the short-term load is more even across CPUs).
1225          * See also the comment in end_level_ioapic_irq().  --macro
1226          */
1227
1228         /*
1229          * - enable focus processor (bit==0)
1230          * - 64bit mode always use processor focus
1231          *   so no need to set it
1232          */
1233         value &= ~APIC_SPIV_FOCUS_DISABLED;
1234 #endif
1235
1236         /*
1237          * Set spurious IRQ vector
1238          */
1239         value |= SPURIOUS_APIC_VECTOR;
1240         apic_write(APIC_SPIV, value);
1241
1242         /*
1243          * Set up LVT0, LVT1:
1244          *
1245          * set up through-local-APIC on the BP's LINT0. This is not
1246          * strictly necessary in pure symmetric-IO mode, but sometimes
1247          * we delegate interrupts to the 8259A.
1248          */
1249         /*
1250          * TODO: set up through-local-APIC from through-I/O-APIC? --macro
1251          */
1252         value = apic_read(APIC_LVT0) & APIC_LVT_MASKED;
1253         if (!smp_processor_id() && (pic_mode || !value)) {
1254                 value = APIC_DM_EXTINT;
1255                 apic_printk(APIC_VERBOSE, "enabled ExtINT on CPU#%d\n",
1256                                 smp_processor_id());
1257         } else {
1258                 value = APIC_DM_EXTINT | APIC_LVT_MASKED;
1259                 apic_printk(APIC_VERBOSE, "masked ExtINT on CPU#%d\n",
1260                                 smp_processor_id());
1261         }
1262         apic_write(APIC_LVT0, value);
1263
1264         /*
1265          * only the BP should see the LINT1 NMI signal, obviously.
1266          */
1267         if (!smp_processor_id())
1268                 value = APIC_DM_NMI;
1269         else
1270                 value = APIC_DM_NMI | APIC_LVT_MASKED;
1271         if (!lapic_is_integrated())             /* 82489DX */
1272                 value |= APIC_LVT_LEVEL_TRIGGER;
1273         apic_write(APIC_LVT1, value);
1274
1275         preempt_enable();
1276 }
1277
1278 void __cpuinit end_local_APIC_setup(void)
1279 {
1280         lapic_setup_esr();
1281
1282 #ifdef CONFIG_X86_32
1283         {
1284                 unsigned int value;
1285                 /* Disable the local apic timer */
1286                 value = apic_read(APIC_LVTT);
1287                 value |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
1288                 apic_write(APIC_LVTT, value);
1289         }
1290 #endif
1291
1292         setup_apic_nmi_watchdog(NULL);
1293         apic_pm_activate();
1294 }
1295
1296 #ifdef HAVE_X2APIC
1297 void check_x2apic(void)
1298 {
1299         int msr, msr2;
1300
1301         rdmsr(MSR_IA32_APICBASE, msr, msr2);
1302
1303         if (msr & X2APIC_ENABLE) {
1304                 pr_info("x2apic enabled by BIOS, switching to x2apic ops\n");
1305                 x2apic_preenabled = x2apic = 1;
1306                 apic_ops = &x2apic_ops;
1307         }
1308 }
1309
1310 void enable_x2apic(void)
1311 {
1312         int msr, msr2;
1313
1314         rdmsr(MSR_IA32_APICBASE, msr, msr2);
1315         if (!(msr & X2APIC_ENABLE)) {
1316                 pr_info("Enabling x2apic\n");
1317                 wrmsr(MSR_IA32_APICBASE, msr | X2APIC_ENABLE, 0);
1318         }
1319 }
1320
1321 void __init enable_IR_x2apic(void)
1322 {
1323 #ifdef CONFIG_INTR_REMAP
1324         int ret;
1325         unsigned long flags;
1326
1327         if (!cpu_has_x2apic)
1328                 return;
1329
1330         if (!x2apic_preenabled && disable_x2apic) {
1331                 pr_info("Skipped enabling x2apic and Interrupt-remapping "
1332                         "because of nox2apic\n");
1333                 return;
1334         }
1335
1336         if (x2apic_preenabled && disable_x2apic)
1337                 panic("Bios already enabled x2apic, can't enforce nox2apic");
1338
1339         if (!x2apic_preenabled && skip_ioapic_setup) {
1340                 pr_info("Skipped enabling x2apic and Interrupt-remapping "
1341                         "because of skipping io-apic setup\n");
1342                 return;
1343         }
1344
1345         ret = dmar_table_init();
1346         if (ret) {
1347                 pr_info("dmar_table_init() failed with %d:\n", ret);
1348
1349                 if (x2apic_preenabled)
1350                         panic("x2apic enabled by bios. But IR enabling failed");
1351                 else
1352                         pr_info("Not enabling x2apic,Intr-remapping\n");
1353                 return;
1354         }
1355
1356         local_irq_save(flags);
1357         mask_8259A();
1358
1359         ret = save_mask_IO_APIC_setup();
1360         if (ret) {
1361                 pr_info("Saving IO-APIC state failed: %d\n", ret);
1362                 goto end;
1363         }
1364
1365         ret = enable_intr_remapping(1);
1366
1367         if (ret && x2apic_preenabled) {
1368                 local_irq_restore(flags);
1369                 panic("x2apic enabled by bios. But IR enabling failed");
1370         }
1371
1372         if (ret)
1373                 goto end_restore;
1374
1375         if (!x2apic) {
1376                 x2apic = 1;
1377                 apic_ops = &x2apic_ops;
1378                 enable_x2apic();
1379         }
1380
1381 end_restore:
1382         if (ret)
1383                 /*
1384                  * IR enabling failed
1385                  */
1386                 restore_IO_APIC_setup();
1387         else
1388                 reinit_intr_remapped_IO_APIC(x2apic_preenabled);
1389
1390 end:
1391         unmask_8259A();
1392         local_irq_restore(flags);
1393
1394         if (!ret) {
1395                 if (!x2apic_preenabled)
1396                         pr_info("Enabled x2apic and interrupt-remapping\n");
1397                 else
1398                         pr_info("Enabled Interrupt-remapping\n");
1399         } else
1400                 pr_err("Failed to enable Interrupt-remapping and x2apic\n");
1401 #else
1402         if (!cpu_has_x2apic)
1403                 return;
1404
1405         if (x2apic_preenabled)
1406                 panic("x2apic enabled prior OS handover,"
1407                       " enable CONFIG_INTR_REMAP");
1408
1409         pr_info("Enable CONFIG_INTR_REMAP for enabling intr-remapping "
1410                 " and x2apic\n");
1411 #endif
1412
1413         return;
1414 }
1415 #endif /* HAVE_X2APIC */
1416
1417 #ifdef CONFIG_X86_64
1418 /*
1419  * Detect and enable local APICs on non-SMP boards.
1420  * Original code written by Keir Fraser.
1421  * On AMD64 we trust the BIOS - if it says no APIC it is likely
1422  * not correctly set up (usually the APIC timer won't work etc.)
1423  */
1424 static int __init detect_init_APIC(void)
1425 {
1426         if (!cpu_has_apic) {
1427                 pr_info("No local APIC present\n");
1428                 return -1;
1429         }
1430
1431         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
1432         boot_cpu_physical_apicid = 0;
1433         return 0;
1434 }
1435 #else
1436 /*
1437  * Detect and initialize APIC
1438  */
1439 static int __init detect_init_APIC(void)
1440 {
1441         u32 h, l, features;
1442
1443         /* Disabled by kernel option? */
1444         if (disable_apic)
1445                 return -1;
1446
1447         switch (boot_cpu_data.x86_vendor) {
1448         case X86_VENDOR_AMD:
1449                 if ((boot_cpu_data.x86 == 6 && boot_cpu_data.x86_model > 1) ||
1450                     (boot_cpu_data.x86 >= 15))
1451                         break;
1452                 goto no_apic;
1453         case X86_VENDOR_INTEL:
1454                 if (boot_cpu_data.x86 == 6 || boot_cpu_data.x86 == 15 ||
1455                     (boot_cpu_data.x86 == 5 && cpu_has_apic))
1456                         break;
1457                 goto no_apic;
1458         default:
1459                 goto no_apic;
1460         }
1461
1462         if (!cpu_has_apic) {
1463                 /*
1464                  * Over-ride BIOS and try to enable the local APIC only if
1465                  * "lapic" specified.
1466                  */
1467                 if (!force_enable_local_apic) {
1468                         pr_info("Local APIC disabled by BIOS -- "
1469                                 "you can enable it with \"lapic\"\n");
1470                         return -1;
1471                 }
1472                 /*
1473                  * Some BIOSes disable the local APIC in the APIC_BASE
1474                  * MSR. This can only be done in software for Intel P6 or later
1475                  * and AMD K7 (Model > 1) or later.
1476                  */
1477                 rdmsr(MSR_IA32_APICBASE, l, h);
1478                 if (!(l & MSR_IA32_APICBASE_ENABLE)) {
1479                         pr_info("Local APIC disabled by BIOS -- reenabling.\n");
1480                         l &= ~MSR_IA32_APICBASE_BASE;
1481                         l |= MSR_IA32_APICBASE_ENABLE | APIC_DEFAULT_PHYS_BASE;
1482                         wrmsr(MSR_IA32_APICBASE, l, h);
1483                         enabled_via_apicbase = 1;
1484                 }
1485         }
1486         /*
1487          * The APIC feature bit should now be enabled
1488          * in `cpuid'
1489          */
1490         features = cpuid_edx(1);
1491         if (!(features & (1 << X86_FEATURE_APIC))) {
1492                 pr_warning("Could not enable APIC!\n");
1493                 return -1;
1494         }
1495         set_cpu_cap(&boot_cpu_data, X86_FEATURE_APIC);
1496         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
1497
1498         /* The BIOS may have set up the APIC at some other address */
1499         rdmsr(MSR_IA32_APICBASE, l, h);
1500         if (l & MSR_IA32_APICBASE_ENABLE)
1501                 mp_lapic_addr = l & MSR_IA32_APICBASE_BASE;
1502
1503         pr_info("Found and enabled local APIC!\n");
1504
1505         apic_pm_activate();
1506
1507         return 0;
1508
1509 no_apic:
1510         pr_info("No local APIC present or hardware disabled\n");
1511         return -1;
1512 }
1513 #endif
1514
1515 #ifdef CONFIG_X86_64
1516 void __init early_init_lapic_mapping(void)
1517 {
1518         unsigned long phys_addr;
1519
1520         /*
1521          * If no local APIC can be found then go out
1522          * : it means there is no mpatable and MADT
1523          */
1524         if (!smp_found_config)
1525                 return;
1526
1527         phys_addr = mp_lapic_addr;
1528
1529         set_fixmap_nocache(FIX_APIC_BASE, phys_addr);
1530         apic_printk(APIC_VERBOSE, "mapped APIC to %16lx (%16lx)\n",
1531                     APIC_BASE, phys_addr);
1532
1533         /*
1534          * Fetch the APIC ID of the BSP in case we have a
1535          * default configuration (or the MP table is broken).
1536          */
1537         boot_cpu_physical_apicid = read_apic_id();
1538 }
1539 #endif
1540
1541 /**
1542  * init_apic_mappings - initialize APIC mappings
1543  */
1544 void __init init_apic_mappings(void)
1545 {
1546 #ifdef HAVE_X2APIC
1547         if (x2apic) {
1548                 boot_cpu_physical_apicid = read_apic_id();
1549                 return;
1550         }
1551 #endif
1552
1553         /*
1554          * If no local APIC can be found then set up a fake all
1555          * zeroes page to simulate the local APIC and another
1556          * one for the IO-APIC.
1557          */
1558         if (!smp_found_config && detect_init_APIC()) {
1559                 apic_phys = (unsigned long) alloc_bootmem_pages(PAGE_SIZE);
1560                 apic_phys = __pa(apic_phys);
1561         } else
1562                 apic_phys = mp_lapic_addr;
1563
1564         set_fixmap_nocache(FIX_APIC_BASE, apic_phys);
1565         apic_printk(APIC_VERBOSE, "mapped APIC to %08lx (%08lx)\n",
1566                                 APIC_BASE, apic_phys);
1567
1568         /*
1569          * Fetch the APIC ID of the BSP in case we have a
1570          * default configuration (or the MP table is broken).
1571          */
1572         if (boot_cpu_physical_apicid == -1U)
1573                 boot_cpu_physical_apicid = read_apic_id();
1574 }
1575
1576 /*
1577  * This initializes the IO-APIC and APIC hardware if this is
1578  * a UP kernel.
1579  */
1580 int apic_version[MAX_APICS];
1581
1582 int __init APIC_init_uniprocessor(void)
1583 {
1584         if (disable_apic) {
1585                 pr_info("Apic disabled\n");
1586                 return -1;
1587         }
1588 #ifdef CONFIG_X86_64
1589         if (!cpu_has_apic) {
1590                 disable_apic = 1;
1591                 pr_info("Apic disabled by BIOS\n");
1592                 return -1;
1593         }
1594 #else
1595         if (!smp_found_config && !cpu_has_apic)
1596                 return -1;
1597
1598         /*
1599          * Complain if the BIOS pretends there is one.
1600          */
1601         if (!cpu_has_apic &&
1602             APIC_INTEGRATED(apic_version[boot_cpu_physical_apicid])) {
1603                 pr_err("BIOS bug, local APIC 0x%x not detected!...\n",
1604                         boot_cpu_physical_apicid);
1605                 clear_cpu_cap(&boot_cpu_data, X86_FEATURE_APIC);
1606                 return -1;
1607         }
1608 #endif
1609
1610 #ifdef HAVE_X2APIC
1611         enable_IR_x2apic();
1612 #endif
1613 #ifdef CONFIG_X86_64
1614         setup_apic_routing();
1615 #endif
1616
1617         verify_local_APIC();
1618         connect_bsp_APIC();
1619
1620 #ifdef CONFIG_X86_64
1621         apic_write(APIC_ID, SET_APIC_ID(boot_cpu_physical_apicid));
1622 #else
1623         /*
1624          * Hack: In case of kdump, after a crash, kernel might be booting
1625          * on a cpu with non-zero lapic id. But boot_cpu_physical_apicid
1626          * might be zero if read from MP tables. Get it from LAPIC.
1627          */
1628 # ifdef CONFIG_CRASH_DUMP
1629         boot_cpu_physical_apicid = read_apic_id();
1630 # endif
1631 #endif
1632         physid_set_mask_of_physid(boot_cpu_physical_apicid, &phys_cpu_present_map);
1633         setup_local_APIC();
1634
1635 #ifdef CONFIG_X86_64
1636         /*
1637          * Now enable IO-APICs, actually call clear_IO_APIC
1638          * We need clear_IO_APIC before enabling vector on BP
1639          */
1640         if (!skip_ioapic_setup && nr_ioapics)
1641                 enable_IO_APIC();
1642 #endif
1643
1644 #ifdef CONFIG_X86_IO_APIC
1645         if (!smp_found_config || skip_ioapic_setup || !nr_ioapics)
1646 #endif
1647                 localise_nmi_watchdog();
1648         end_local_APIC_setup();
1649
1650 #ifdef CONFIG_X86_IO_APIC
1651         if (smp_found_config && !skip_ioapic_setup && nr_ioapics)
1652                 setup_IO_APIC();
1653 # ifdef CONFIG_X86_64
1654         else
1655                 nr_ioapics = 0;
1656 # endif
1657 #endif
1658
1659 #ifdef CONFIG_X86_64
1660         setup_boot_APIC_clock();
1661         check_nmi_watchdog();
1662 #else
1663         setup_boot_clock();
1664 #endif
1665
1666         return 0;
1667 }
1668
1669 /*
1670  * Local APIC interrupts
1671  */
1672
1673 /*
1674  * This interrupt should _never_ happen with our APIC/SMP architecture
1675  */
1676 void smp_spurious_interrupt(struct pt_regs *regs)
1677 {
1678         u32 v;
1679
1680         exit_idle();
1681         irq_enter();
1682         /*
1683          * Check if this really is a spurious interrupt and ACK it
1684          * if it is a vectored one.  Just in case...
1685          * Spurious interrupts should not be ACKed.
1686          */
1687         v = apic_read(APIC_ISR + ((SPURIOUS_APIC_VECTOR & ~0x1f) >> 1));
1688         if (v & (1 << (SPURIOUS_APIC_VECTOR & 0x1f)))
1689                 ack_APIC_irq();
1690
1691         inc_irq_stat(irq_spurious_count);
1692
1693         /* see sw-dev-man vol 3, chapter 7.4.13.5 */
1694         pr_info("spurious APIC interrupt on CPU#%d, "
1695                 "should never happen.\n", smp_processor_id());
1696         irq_exit();
1697 }
1698
1699 /*
1700  * This interrupt should never happen with our APIC/SMP architecture
1701  */
1702 void smp_error_interrupt(struct pt_regs *regs)
1703 {
1704         u32 v, v1;
1705
1706         exit_idle();
1707         irq_enter();
1708         /* First tickle the hardware, only then report what went on. -- REW */
1709         v = apic_read(APIC_ESR);
1710         apic_write(APIC_ESR, 0);
1711         v1 = apic_read(APIC_ESR);
1712         ack_APIC_irq();
1713         atomic_inc(&irq_err_count);
1714
1715         /*
1716          * Here is what the APIC error bits mean:
1717          * 0: Send CS error
1718          * 1: Receive CS error
1719          * 2: Send accept error
1720          * 3: Receive accept error
1721          * 4: Reserved
1722          * 5: Send illegal vector
1723          * 6: Received illegal vector
1724          * 7: Illegal register address
1725          */
1726         pr_debug("APIC error on CPU%d: %02x(%02x)\n",
1727                 smp_processor_id(), v , v1);
1728         irq_exit();
1729 }
1730
1731 /**
1732  * connect_bsp_APIC - attach the APIC to the interrupt system
1733  */
1734 void __init connect_bsp_APIC(void)
1735 {
1736 #ifdef CONFIG_X86_32
1737         if (pic_mode) {
1738                 /*
1739                  * Do not trust the local APIC being empty at bootup.
1740                  */
1741                 clear_local_APIC();
1742                 /*
1743                  * PIC mode, enable APIC mode in the IMCR, i.e.  connect BSP's
1744                  * local APIC to INT and NMI lines.
1745                  */
1746                 apic_printk(APIC_VERBOSE, "leaving PIC mode, "
1747                                 "enabling APIC mode.\n");
1748                 outb(0x70, 0x22);
1749                 outb(0x01, 0x23);
1750         }
1751 #endif
1752         enable_apic_mode();
1753 }
1754
1755 /**
1756  * disconnect_bsp_APIC - detach the APIC from the interrupt system
1757  * @virt_wire_setup:    indicates, whether virtual wire mode is selected
1758  *
1759  * Virtual wire mode is necessary to deliver legacy interrupts even when the
1760  * APIC is disabled.
1761  */
1762 void disconnect_bsp_APIC(int virt_wire_setup)
1763 {
1764         unsigned int value;
1765
1766 #ifdef CONFIG_X86_32
1767         if (pic_mode) {
1768                 /*
1769                  * Put the board back into PIC mode (has an effect only on
1770                  * certain older boards).  Note that APIC interrupts, including
1771                  * IPIs, won't work beyond this point!  The only exception are
1772                  * INIT IPIs.
1773                  */
1774                 apic_printk(APIC_VERBOSE, "disabling APIC mode, "
1775                                 "entering PIC mode.\n");
1776                 outb(0x70, 0x22);
1777                 outb(0x00, 0x23);
1778                 return;
1779         }
1780 #endif
1781
1782         /* Go back to Virtual Wire compatibility mode */
1783
1784         /* For the spurious interrupt use vector F, and enable it */
1785         value = apic_read(APIC_SPIV);
1786         value &= ~APIC_VECTOR_MASK;
1787         value |= APIC_SPIV_APIC_ENABLED;
1788         value |= 0xf;
1789         apic_write(APIC_SPIV, value);
1790
1791         if (!virt_wire_setup) {
1792                 /*
1793                  * For LVT0 make it edge triggered, active high,
1794                  * external and enabled
1795                  */
1796                 value = apic_read(APIC_LVT0);
1797                 value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1798                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1799                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1800                 value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1801                 value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_EXTINT);
1802                 apic_write(APIC_LVT0, value);
1803         } else {
1804                 /* Disable LVT0 */
1805                 apic_write(APIC_LVT0, APIC_LVT_MASKED);
1806         }
1807
1808         /*
1809          * For LVT1 make it edge triggered, active high,
1810          * nmi and enabled
1811          */
1812         value = apic_read(APIC_LVT1);
1813         value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1814                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1815                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1816         value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1817         value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_NMI);
1818         apic_write(APIC_LVT1, value);
1819 }
1820
1821 void __cpuinit generic_processor_info(int apicid, int version)
1822 {
1823         int cpu;
1824
1825         /*
1826          * Validate version
1827          */
1828         if (version == 0x0) {
1829                 pr_warning("BIOS bug, APIC version is 0 for CPU#%d! "
1830                            "fixing up to 0x10. (tell your hw vendor)\n",
1831                                 version);
1832                 version = 0x10;
1833         }
1834         apic_version[apicid] = version;
1835
1836         if (num_processors >= nr_cpu_ids) {
1837                 int max = nr_cpu_ids;
1838                 int thiscpu = max + disabled_cpus;
1839
1840                 pr_warning(
1841                         "ACPI: NR_CPUS/possible_cpus limit of %i reached."
1842                         "  Processor %d/0x%x ignored.\n", max, thiscpu, apicid);
1843
1844                 disabled_cpus++;
1845                 return;
1846         }
1847
1848         num_processors++;
1849         cpu = cpumask_next_zero(-1, cpu_present_mask);
1850
1851         if (version != apic_version[boot_cpu_physical_apicid])
1852                 WARN_ONCE(1,
1853                         "ACPI: apic version mismatch, bootcpu: %x cpu %d: %x\n",
1854                         apic_version[boot_cpu_physical_apicid], cpu, version);
1855
1856         physid_set(apicid, phys_cpu_present_map);
1857         if (apicid == boot_cpu_physical_apicid) {
1858                 /*
1859                  * x86_bios_cpu_apicid is required to have processors listed
1860                  * in same order as logical cpu numbers. Hence the first
1861                  * entry is BSP, and so on.
1862                  */
1863                 cpu = 0;
1864         }
1865         if (apicid > max_physical_apicid)
1866                 max_physical_apicid = apicid;
1867
1868 #ifdef CONFIG_X86_32
1869         /*
1870          * Would be preferable to switch to bigsmp when CONFIG_HOTPLUG_CPU=y
1871          * but we need to work other dependencies like SMP_SUSPEND etc
1872          * before this can be done without some confusion.
1873          * if (CPU_HOTPLUG_ENABLED || num_processors > 8)
1874          *       - Ashok Raj <ashok.raj@intel.com>
1875          */
1876         if (max_physical_apicid >= 8) {
1877                 switch (boot_cpu_data.x86_vendor) {
1878                 case X86_VENDOR_INTEL:
1879                         if (!APIC_XAPIC(version)) {
1880                                 def_to_bigsmp = 0;
1881                                 break;
1882                         }
1883                         /* If P4 and above fall through */
1884                 case X86_VENDOR_AMD:
1885                         def_to_bigsmp = 1;
1886                 }
1887         }
1888 #endif
1889
1890 #if defined(CONFIG_X86_SMP) || defined(CONFIG_X86_64)
1891         early_per_cpu(x86_cpu_to_apicid, cpu) = apicid;
1892         early_per_cpu(x86_bios_cpu_apicid, cpu) = apicid;
1893 #endif
1894
1895         set_cpu_possible(cpu, true);
1896         set_cpu_present(cpu, true);
1897 }
1898
1899 #ifdef CONFIG_X86_64
1900 int hard_smp_processor_id(void)
1901 {
1902         return read_apic_id();
1903 }
1904 #endif
1905
1906 /*
1907  * Power management
1908  */
1909 #ifdef CONFIG_PM
1910
1911 static struct {
1912         /*
1913          * 'active' is true if the local APIC was enabled by us and
1914          * not the BIOS; this signifies that we are also responsible
1915          * for disabling it before entering apm/acpi suspend
1916          */
1917         int active;
1918         /* r/w apic fields */
1919         unsigned int apic_id;
1920         unsigned int apic_taskpri;
1921         unsigned int apic_ldr;
1922         unsigned int apic_dfr;
1923         unsigned int apic_spiv;
1924         unsigned int apic_lvtt;
1925         unsigned int apic_lvtpc;
1926         unsigned int apic_lvt0;
1927         unsigned int apic_lvt1;
1928         unsigned int apic_lvterr;
1929         unsigned int apic_tmict;
1930         unsigned int apic_tdcr;
1931         unsigned int apic_thmr;
1932 } apic_pm_state;
1933
1934 static int lapic_suspend(struct sys_device *dev, pm_message_t state)
1935 {
1936         unsigned long flags;
1937         int maxlvt;
1938
1939         if (!apic_pm_state.active)
1940                 return 0;
1941
1942         maxlvt = lapic_get_maxlvt();
1943
1944         apic_pm_state.apic_id = apic_read(APIC_ID);
1945         apic_pm_state.apic_taskpri = apic_read(APIC_TASKPRI);
1946         apic_pm_state.apic_ldr = apic_read(APIC_LDR);
1947         apic_pm_state.apic_dfr = apic_read(APIC_DFR);
1948         apic_pm_state.apic_spiv = apic_read(APIC_SPIV);
1949         apic_pm_state.apic_lvtt = apic_read(APIC_LVTT);
1950         if (maxlvt >= 4)
1951                 apic_pm_state.apic_lvtpc = apic_read(APIC_LVTPC);
1952         apic_pm_state.apic_lvt0 = apic_read(APIC_LVT0);
1953         apic_pm_state.apic_lvt1 = apic_read(APIC_LVT1);
1954         apic_pm_state.apic_lvterr = apic_read(APIC_LVTERR);
1955         apic_pm_state.apic_tmict = apic_read(APIC_TMICT);
1956         apic_pm_state.apic_tdcr = apic_read(APIC_TDCR);
1957 #if defined(CONFIG_X86_MCE_P4THERMAL) || defined(CONFIG_X86_MCE_INTEL)
1958         if (maxlvt >= 5)
1959                 apic_pm_state.apic_thmr = apic_read(APIC_LVTTHMR);
1960 #endif
1961
1962         local_irq_save(flags);
1963         disable_local_APIC();
1964         local_irq_restore(flags);
1965         return 0;
1966 }
1967
1968 static int lapic_resume(struct sys_device *dev)
1969 {
1970         unsigned int l, h;
1971         unsigned long flags;
1972         int maxlvt;
1973
1974         if (!apic_pm_state.active)
1975                 return 0;
1976
1977         maxlvt = lapic_get_maxlvt();
1978
1979         local_irq_save(flags);
1980
1981 #ifdef HAVE_X2APIC
1982         if (x2apic)
1983                 enable_x2apic();
1984         else
1985 #endif
1986         {
1987                 /*
1988                  * Make sure the APICBASE points to the right address
1989                  *
1990                  * FIXME! This will be wrong if we ever support suspend on
1991                  * SMP! We'll need to do this as part of the CPU restore!
1992                  */
1993                 rdmsr(MSR_IA32_APICBASE, l, h);
1994                 l &= ~MSR_IA32_APICBASE_BASE;
1995                 l |= MSR_IA32_APICBASE_ENABLE | mp_lapic_addr;
1996                 wrmsr(MSR_IA32_APICBASE, l, h);
1997         }
1998
1999         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR | APIC_LVT_MASKED);
2000         apic_write(APIC_ID, apic_pm_state.apic_id);
2001         apic_write(APIC_DFR, apic_pm_state.apic_dfr);
2002         apic_write(APIC_LDR, apic_pm_state.apic_ldr);
2003         apic_write(APIC_TASKPRI, apic_pm_state.apic_taskpri);
2004         apic_write(APIC_SPIV, apic_pm_state.apic_spiv);
2005         apic_write(APIC_LVT0, apic_pm_state.apic_lvt0);
2006         apic_write(APIC_LVT1, apic_pm_state.apic_lvt1);
2007 #if defined(CONFIG_X86_MCE_P4THERMAL) || defined(CONFIG_X86_MCE_INTEL)
2008         if (maxlvt >= 5)
2009                 apic_write(APIC_LVTTHMR, apic_pm_state.apic_thmr);
2010 #endif
2011         if (maxlvt >= 4)
2012                 apic_write(APIC_LVTPC, apic_pm_state.apic_lvtpc);
2013         apic_write(APIC_LVTT, apic_pm_state.apic_lvtt);
2014         apic_write(APIC_TDCR, apic_pm_state.apic_tdcr);
2015         apic_write(APIC_TMICT, apic_pm_state.apic_tmict);
2016         apic_write(APIC_ESR, 0);
2017         apic_read(APIC_ESR);
2018         apic_write(APIC_LVTERR, apic_pm_state.apic_lvterr);
2019         apic_write(APIC_ESR, 0);
2020         apic_read(APIC_ESR);
2021
2022         local_irq_restore(flags);
2023
2024         return 0;
2025 }
2026
2027 /*
2028  * This device has no shutdown method - fully functioning local APICs
2029  * are needed on every CPU up until machine_halt/restart/poweroff.
2030  */
2031
2032 static struct sysdev_class lapic_sysclass = {
2033         .name           = "lapic",
2034         .resume         = lapic_resume,
2035         .suspend        = lapic_suspend,
2036 };
2037
2038 static struct sys_device device_lapic = {
2039         .id     = 0,
2040         .cls    = &lapic_sysclass,
2041 };
2042
2043 static void __cpuinit apic_pm_activate(void)
2044 {
2045         apic_pm_state.active = 1;
2046 }
2047
2048 static int __init init_lapic_sysfs(void)
2049 {
2050         int error;
2051
2052         if (!cpu_has_apic)
2053                 return 0;
2054         /* XXX: remove suspend/resume procs if !apic_pm_state.active? */
2055
2056         error = sysdev_class_register(&lapic_sysclass);
2057         if (!error)
2058                 error = sysdev_register(&device_lapic);
2059         return error;
2060 }
2061 device_initcall(init_lapic_sysfs);
2062
2063 #else   /* CONFIG_PM */
2064
2065 static void apic_pm_activate(void) { }
2066
2067 #endif  /* CONFIG_PM */
2068
2069 #ifdef CONFIG_X86_64
2070 /*
2071  * apic_is_clustered_box() -- Check if we can expect good TSC
2072  *
2073  * Thus far, the major user of this is IBM's Summit2 series:
2074  *
2075  * Clustered boxes may have unsynced TSC problems if they are
2076  * multi-chassis. Use available data to take a good guess.
2077  * If in doubt, go HPET.
2078  */
2079 __cpuinit int apic_is_clustered_box(void)
2080 {
2081         int i, clusters, zeros;
2082         unsigned id;
2083         u16 *bios_cpu_apicid;
2084         DECLARE_BITMAP(clustermap, NUM_APIC_CLUSTERS);
2085
2086         /*
2087          * there is not this kind of box with AMD CPU yet.
2088          * Some AMD box with quadcore cpu and 8 sockets apicid
2089          * will be [4, 0x23] or [8, 0x27] could be thought to
2090          * vsmp box still need checking...
2091          */
2092         if ((boot_cpu_data.x86_vendor == X86_VENDOR_AMD) && !is_vsmp_box())
2093                 return 0;
2094
2095         bios_cpu_apicid = early_per_cpu_ptr(x86_bios_cpu_apicid);
2096         bitmap_zero(clustermap, NUM_APIC_CLUSTERS);
2097
2098         for (i = 0; i < nr_cpu_ids; i++) {
2099                 /* are we being called early in kernel startup? */
2100                 if (bios_cpu_apicid) {
2101                         id = bios_cpu_apicid[i];
2102                 } else if (i < nr_cpu_ids) {
2103                         if (cpu_present(i))
2104                                 id = per_cpu(x86_bios_cpu_apicid, i);
2105                         else
2106                                 continue;
2107                 } else
2108                         break;
2109
2110                 if (id != BAD_APICID)
2111                         __set_bit(APIC_CLUSTERID(id), clustermap);
2112         }
2113
2114         /* Problem:  Partially populated chassis may not have CPUs in some of
2115          * the APIC clusters they have been allocated.  Only present CPUs have
2116          * x86_bios_cpu_apicid entries, thus causing zeroes in the bitmap.
2117          * Since clusters are allocated sequentially, count zeros only if
2118          * they are bounded by ones.
2119          */
2120         clusters = 0;
2121         zeros = 0;
2122         for (i = 0; i < NUM_APIC_CLUSTERS; i++) {
2123                 if (test_bit(i, clustermap)) {
2124                         clusters += 1 + zeros;
2125                         zeros = 0;
2126                 } else
2127                         ++zeros;
2128         }
2129
2130         /* ScaleMP vSMPowered boxes have one cluster per board and TSCs are
2131          * not guaranteed to be synced between boards
2132          */
2133         if (is_vsmp_box() && clusters > 1)
2134                 return 1;
2135
2136         /*
2137          * If clusters > 2, then should be multi-chassis.
2138          * May have to revisit this when multi-core + hyperthreaded CPUs come
2139          * out, but AFAIK this will work even for them.
2140          */
2141         return (clusters > 2);
2142 }
2143 #endif
2144
2145 /*
2146  * APIC command line parameters
2147  */
2148 static int __init setup_disableapic(char *arg)
2149 {
2150         disable_apic = 1;
2151         setup_clear_cpu_cap(X86_FEATURE_APIC);
2152         return 0;
2153 }
2154 early_param("disableapic", setup_disableapic);
2155
2156 /* same as disableapic, for compatibility */
2157 static int __init setup_nolapic(char *arg)
2158 {
2159         return setup_disableapic(arg);
2160 }
2161 early_param("nolapic", setup_nolapic);
2162
2163 static int __init parse_lapic_timer_c2_ok(char *arg)
2164 {
2165         local_apic_timer_c2_ok = 1;
2166         return 0;
2167 }
2168 early_param("lapic_timer_c2_ok", parse_lapic_timer_c2_ok);
2169
2170 static int __init parse_disable_apic_timer(char *arg)
2171 {
2172         disable_apic_timer = 1;
2173         return 0;
2174 }
2175 early_param("noapictimer", parse_disable_apic_timer);
2176
2177 static int __init parse_nolapic_timer(char *arg)
2178 {
2179         disable_apic_timer = 1;
2180         return 0;
2181 }
2182 early_param("nolapic_timer", parse_nolapic_timer);
2183
2184 static int __init apic_set_verbosity(char *arg)
2185 {
2186         if (!arg)  {
2187 #ifdef CONFIG_X86_64
2188                 skip_ioapic_setup = 0;
2189                 return 0;
2190 #endif
2191                 return -EINVAL;
2192         }
2193
2194         if (strcmp("debug", arg) == 0)
2195                 apic_verbosity = APIC_DEBUG;
2196         else if (strcmp("verbose", arg) == 0)
2197                 apic_verbosity = APIC_VERBOSE;
2198         else {
2199                 pr_warning("APIC Verbosity level %s not recognised"
2200                         " use apic=verbose or apic=debug\n", arg);
2201                 return -EINVAL;
2202         }
2203
2204         return 0;
2205 }
2206 early_param("apic", apic_set_verbosity);
2207
2208 static int __init lapic_insert_resource(void)
2209 {
2210         if (!apic_phys)
2211                 return -1;
2212
2213         /* Put local APIC into the resource map. */
2214         lapic_resource.start = apic_phys;
2215         lapic_resource.end = lapic_resource.start + PAGE_SIZE - 1;
2216         insert_resource(&iomem_resource, &lapic_resource);
2217
2218         return 0;
2219 }
2220
2221 /*
2222  * need call insert after e820_reserve_resources()
2223  * that is using request_resource
2224  */
2225 late_initcall(lapic_insert_resource);