arch/x86/kernel/cpu/amd.c

   1 #include <linux/export.h>
   2 #include <linux/init.h>
   3 #include <linux/bitops.h>
   4 #include <linux/elf.h>
   5 #include <linux/mm.h>
   6
   7 #include <linux/io.h>
   8 #include <linux/sched.h>
   9 #include <asm/processor.h>
  10 #include <asm/apic.h>
  11 #include <asm/cpu.h>
  12 #include <asm/pci-direct.h>
  13
  14 #ifdef CONFIG_X86_64
  15 # include <asm/numa_64.h>
  16 # include <asm/mmconfig.h>
  17 # include <asm/cacheflush.h>
  18 #endif
  19
  20 #include "cpu.h"
  21
  22 static inline int rdmsrl_amd_safe(unsigned msr, unsigned long long *p)
  23 {
  24         struct cpuinfo_x86 *c = &cpu_data(smp_processor_id());
  25         u32 gprs[8] = { 0 };
  26         int err;
  27
  28         WARN_ONCE((c->x86 != 0xf), "%s should only be used on K8!\n", __func__);
  29
  30         gprs[1] = msr;
  31         gprs[7] = 0x9c5a203a;
  32
  33         err = rdmsr_safe_regs(gprs);
  34
  35         *p = gprs[0] | ((u64)gprs[2] << 32);
  36
  37         return err;
  38 }
  39
  40 static inline int wrmsrl_amd_safe(unsigned msr, unsigned long long val)
  41 {
  42         struct cpuinfo_x86 *c = &cpu_data(smp_processor_id());
  43         u32 gprs[8] = { 0 };
  44
  45         WARN_ONCE((c->x86 != 0xf), "%s should only be used on K8!\n", __func__);
  46
  47         gprs[0] = (u32)val;
  48         gprs[1] = msr;
  49         gprs[2] = val >> 32;
  50         gprs[7] = 0x9c5a203a;
  51
  52         return wrmsr_safe_regs(gprs);
  53 }
  54
  55 #ifdef CONFIG_X86_32
  56 /*
  57  *      B step AMD K6 before B 9730xxxx have hardware bugs that can cause
  58  *      misexecution of code under Linux. Owners of such processors should
  59  *      contact AMD for precise details and a CPU swap.
  60  *
  61  *      See     http://www.multimania.com/poulot/k6bug.html
  62  *      and     section 2.6.2 of "AMD-K6 Processor Revision Guide - Model 6"
  63  *              (Publication # 21266  Issue Date: August 1998)
  64  *
  65  *      The following test is erm.. interesting. AMD neglected to up
  66  *      the chip setting when fixing the bug but they also tweaked some
  67  *      performance at the same time..
  68  */
  69
  70 extern void vide(void);
  71 __asm__(".align 4\nvide: ret");
  72
  73 static void __cpuinit init_amd_k5(struct cpuinfo_x86 *c)
  74 {
  75 /*
  76  * General Systems BIOSen alias the cpu frequency registers
  77  * of the Elan at 0x000df000. Unfortuantly, one of the Linux
  78  * drivers subsequently pokes it, and changes the CPU speed.
  79  * Workaround : Remove the unneeded alias.
  80  */
  81 #define CBAR            (0xfffc) /* Configuration Base Address  (32-bit) */
  82 #define CBAR_ENB        (0x80000000)
  83 #define CBAR_KEY        (0X000000CB)
  84         if (c->x86_model == 9 || c->x86_model == 10) {
  85                 if (inl(CBAR) & CBAR_ENB)
  86                         outl(0 | CBAR_KEY, CBAR);
  87         }
  88 }
  89
  90
  91 static void __cpuinit init_amd_k6(struct cpuinfo_x86 *c)
  92 {
  93         u32 l, h;
  94         int mbytes = num_physpages >> (20-PAGE_SHIFT);
  95
  96         if (c->x86_model < 6) {
  97                 /* Based on AMD doc 20734R - June 2000 */
  98                 if (c->x86_model == 0) {
  99                         clear_cpu_cap(c, X86_FEATURE_APIC);
 100                         set_cpu_cap(c, X86_FEATURE_PGE);
 101                 }
 102                 return;
 103         }
 104
 105         if (c->x86_model == 6 && c->x86_mask == 1) {
 106                 const int K6_BUG_LOOP = 1000000;
 107                 int n;
 108                 void (*f_vide)(void);
 109                 unsigned long d, d2;
 110
 111                 printk(KERN_INFO "AMD K6 stepping B detected - ");
 112
 113                 /*
 114                  * It looks like AMD fixed the 2.6.2 bug and improved indirect
 115                  * calls at the same time.
 116                  */
 117
 118                 n = K6_BUG_LOOP;
 119                 f_vide = vide;
 120                 rdtscl(d);
 121                 while (n--)
 122                         f_vide();
 123                 rdtscl(d2);
 124                 d = d2-d;
 125
 126                 if (d > 20*K6_BUG_LOOP)
 127                         printk(KERN_CONT
 128                                 "system stability may be impaired when more than 32 MB are used.\n");
 129                 else
 130                         printk(KERN_CONT "probably OK (after B9730xxxx).\n");
 131         }
 132
 133         /* K6 with old style WHCR */
 134         if (c->x86_model < 8 ||
 135            (c->x86_model == 8 && c->x86_mask < 8)) {
 136                 /* We can only write allocate on the low 508Mb */
 137                 if (mbytes > 508)
 138                         mbytes = 508;
 139
 140                 rdmsr(MSR_K6_WHCR, l, h);
 141                 if ((l&0x0000FFFF) == 0) {
 142                         unsigned long flags;
 143                         l = (1<<0)|((mbytes/4)<<1);
 144                         local_irq_save(flags);
 145                         wbinvd();
 146                         wrmsr(MSR_K6_WHCR, l, h);
 147                         local_irq_restore(flags);
 148                         printk(KERN_INFO "Enabling old style K6 write allocation for %d Mb\n",
 149                                 mbytes);
 150                 }
 151                 return;
 152         }
 153
 154         if ((c->x86_model == 8 && c->x86_mask > 7) ||
 155              c->x86_model == 9 || c->x86_model == 13) {
 156                 /* The more serious chips .. */
 157
 158                 if (mbytes > 4092)
 159                         mbytes = 4092;
 160
 161                 rdmsr(MSR_K6_WHCR, l, h);
 162                 if ((l&0xFFFF0000) == 0) {
 163                         unsigned long flags;
 164                         l = ((mbytes>>2)<<22)|(1<<16);
 165                         local_irq_save(flags);
 166                         wbinvd();
 167                         wrmsr(MSR_K6_WHCR, l, h);
 168                         local_irq_restore(flags);
 169                         printk(KERN_INFO "Enabling new style K6 write allocation for %d Mb\n",
 170                                 mbytes);
 171                 }
 172
 173                 return;
 174         }
 175
 176         if (c->x86_model == 10) {
 177                 /* AMD Geode LX is model 10 */
 178                 /* placeholder for any needed mods */
 179                 return;
 180         }
 181 }
 182
 183 static void __cpuinit amd_k7_smp_check(struct cpuinfo_x86 *c)
 184 {
 185         /* calling is from identify_secondary_cpu() ? */
 186         if (!c->cpu_index)
 187                 return;
 188
 189         /*
 190          * Certain Athlons might work (for various values of 'work') in SMP
 191          * but they are not certified as MP capable.
 192          */
 193         /* Athlon 660/661 is valid. */
 194         if ((c->x86_model == 6) && ((c->x86_mask == 0) ||
 195             (c->x86_mask == 1)))
 196                 goto valid_k7;
 197
 198         /* Duron 670 is valid */
 199         if ((c->x86_model == 7) && (c->x86_mask == 0))
 200                 goto valid_k7;
 201
 202         /*
 203          * Athlon 662, Duron 671, and Athlon >model 7 have capability
 204          * bit. It's worth noting that the A5 stepping (662) of some
 205          * Athlon XP's have the MP bit set.
 206          * See http://www.heise.de/newsticker/data/jow-18.10.01-000 for
 207          * more.
 208          */
 209         if (((c->x86_model == 6) && (c->x86_mask >= 2)) ||
 210             ((c->x86_model == 7) && (c->x86_mask >= 1)) ||
 211              (c->x86_model > 7))
 212                 if (cpu_has_mp)
 213                         goto valid_k7;
 214
 215         /* If we get here, not a certified SMP capable AMD system. */
 216
 217         /*
 218          * Don't taint if we are running SMP kernel on a single non-MP
 219          * approved Athlon
 220          */
 221         WARN_ONCE(1, "WARNING: This combination of AMD"
 222                 " processors is not suitable for SMP.\n");
 223         if (!test_taint(TAINT_UNSAFE_SMP))
 224                 add_taint(TAINT_UNSAFE_SMP);
 225
 226 valid_k7:
 227         ;
 228 }
 229
 230 static void __cpuinit init_amd_k7(struct cpuinfo_x86 *c)
 231 {
 232         u32 l, h;
 233
 234         /*
 235          * Bit 15 of Athlon specific MSR 15, needs to be 0
 236          * to enable SSE on Palomino/Morgan/Barton CPU's.
 237          * If the BIOS didn't enable it already, enable it here.
 238          */
 239         if (c->x86_model >= 6 && c->x86_model <= 10) {
 240                 if (!cpu_has(c, X86_FEATURE_XMM)) {
 241                         printk(KERN_INFO "Enabling disabled K7/SSE Support.\n");
 242                         rdmsr(MSR_K7_HWCR, l, h);
 243                         l &= ~0x00008000;
 244                         wrmsr(MSR_K7_HWCR, l, h);
 245                         set_cpu_cap(c, X86_FEATURE_XMM);
 246                 }
 247         }
 248
 249         /*
 250          * It's been determined by AMD that Athlons since model 8 stepping 1
 251          * are more robust with CLK_CTL set to 200xxxxx instead of 600xxxxx
 252          * As per AMD technical note 27212 0.2
 253          */
 254         if ((c->x86_model == 8 && c->x86_mask >= 1) || (c->x86_model > 8)) {
 255                 rdmsr(MSR_K7_CLK_CTL, l, h);
 256                 if ((l & 0xfff00000) != 0x20000000) {
 257                         printk(KERN_INFO
 258                             "CPU: CLK_CTL MSR was %x. Reprogramming to %x\n",
 259                                         l, ((l & 0x000fffff)|0x20000000));
 260                         wrmsr(MSR_K7_CLK_CTL, (l & 0x000fffff)|0x20000000, h);
 261                 }
 262         }
 263
 264         set_cpu_cap(c, X86_FEATURE_K7);
 265
 266         amd_k7_smp_check(c);
 267 }
 268 #endif
 269
 270 #ifdef CONFIG_NUMA
 271 /*
 272  * To workaround broken NUMA config.  Read the comment in
 273  * srat_detect_node().
 274  */
 275 static int __cpuinit nearby_node(int apicid)
 276 {
 277         int i, node;
 278
 279         for (i = apicid - 1; i >= 0; i--) {
 280                 node = __apicid_to_node[i];
 281                 if (node != NUMA_NO_NODE && node_online(node))
 282                         return node;
 283         }
 284         for (i = apicid + 1; i < MAX_LOCAL_APIC; i++) {
 285                 node = __apicid_to_node[i];
 286                 if (node != NUMA_NO_NODE && node_online(node))
 287                         return node;
 288         }
 289         return first_node(node_online_map); /* Shouldn't happen */
 290 }
 291 #endif
 292
 293 /*
 294  * Fixup core topology information for
 295  * (1) AMD multi-node processors
 296  *     Assumption: Number of cores in each internal node is the same.
 297  * (2) AMD processors supporting compute units
 298  */
 299 #ifdef CONFIG_X86_HT
 300 static void __cpuinit amd_get_topology(struct cpuinfo_x86 *c)
 301 {
 302         u32 nodes, cores_per_cu = 1;
 303         u8 node_id;
 304         int cpu = smp_processor_id();
 305
 306         /* get information required for multi-node processors */
 307         if (cpu_has_topoext) {
 308                 u32 eax, ebx, ecx, edx;
 309
 310                 cpuid(0x8000001e, &eax, &ebx, &ecx, &edx);
 311                 nodes = ((ecx >> 8) & 7) + 1;
 312                 node_id = ecx & 7;
 313
 314                 /* get compute unit information */
 315                 smp_num_siblings = ((ebx >> 8) & 3) + 1;
 316                 c->compute_unit_id = ebx & 0xff;
 317                 cores_per_cu += ((ebx >> 8) & 3);
 318         } else if (cpu_has(c, X86_FEATURE_NODEID_MSR)) {
 319                 u64 value;
 320
 321                 rdmsrl(MSR_FAM10H_NODE_ID, value);
 322                 nodes = ((value >> 3) & 7) + 1;
 323                 node_id = value & 7;
 324         } else
 325                 return;
 326
 327         /* fixup multi-node processor information */
 328         if (nodes > 1) {
 329                 u32 cores_per_node;
 330                 u32 cus_per_node;
 331
 332                 set_cpu_cap(c, X86_FEATURE_AMD_DCM);
 333                 cores_per_node = c->x86_max_cores / nodes;
 334                 cus_per_node = cores_per_node / cores_per_cu;
 335
 336                 /* store NodeID, use llc_shared_map to store sibling info */
 337                 per_cpu(cpu_llc_id, cpu) = node_id;
 338
 339                 /* core id has to be in the [0 .. cores_per_node - 1] range */
 340                 c->cpu_core_id %= cores_per_node;
 341                 c->compute_unit_id %= cus_per_node;
 342         }
 343 }
 344 #endif
 345
 346 /*
 347  * On a AMD dual core setup the lower bits of the APIC id distingush the cores.
 348  * Assumes number of cores is a power of two.
 349  */
 350 static void __cpuinit amd_detect_cmp(struct cpuinfo_x86 *c)
 351 {
 352 #ifdef CONFIG_X86_HT
 353         unsigned bits;
 354         int cpu = smp_processor_id();
 355
 356         bits = c->x86_coreid_bits;
 357         /* Low order bits define the core id (index of core in socket) */
 358         c->cpu_core_id = c->initial_apicid & ((1 << bits)-1);
 359         /* Convert the initial APIC ID into the socket ID */
 360         c->phys_proc_id = c->initial_apicid >> bits;
 361         /* use socket ID also for last level cache */
 362         per_cpu(cpu_llc_id, cpu) = c->phys_proc_id;
 363         amd_get_topology(c);
 364 #endif
 365 }
 366
 367 u16 amd_get_nb_id(int cpu)
 368 {
 369         u16 id = 0;
 370 #ifdef CONFIG_SMP
 371         id = per_cpu(cpu_llc_id, cpu);
 372 #endif
 373         return id;
 374 }
 375 EXPORT_SYMBOL_GPL(amd_get_nb_id);
 376
 377 static void __cpuinit srat_detect_node(struct cpuinfo_x86 *c)
 378 {
 379 #ifdef CONFIG_NUMA
 380         int cpu = smp_processor_id();
 381         int node;
 382         unsigned apicid = c->apicid;
 383
 384         node = numa_cpu_node(cpu);
 385         if (node == NUMA_NO_NODE)
 386                 node = per_cpu(cpu_llc_id, cpu);
 387
 388         /*
 389          * On multi-fabric platform (e.g. Numascale NumaChip) a
 390          * platform-specific handler needs to be called to fixup some
 391          * IDs of the CPU.
 392          */
 393         if (x86_cpuinit.fixup_cpu_id)
 394                 x86_cpuinit.fixup_cpu_id(c, node);
 395
 396         if (!node_online(node)) {
 397                 /*
 398                  * Two possibilities here:
 399                  *
 400                  * - The CPU is missing memory and no node was created.  In
 401                  *   that case try picking one from a nearby CPU.
 402                  *
 403                  * - The APIC IDs differ from the HyperTransport node IDs
 404                  *   which the K8 northbridge parsing fills in.  Assume
 405                  *   they are all increased by a constant offset, but in
 406                  *   the same order as the HT nodeids.  If that doesn't
 407                  *   result in a usable node fall back to the path for the
 408                  *   previous case.
 409                  *
 410                  * This workaround operates directly on the mapping between
 411                  * APIC ID and NUMA node, assuming certain relationship
 412                  * between APIC ID, HT node ID and NUMA topology.  As going
 413                  * through CPU mapping may alter the outcome, directly
 414                  * access __apicid_to_node[].
 415                  */
 416                 int ht_nodeid = c->initial_apicid;
 417
 418                 if (ht_nodeid >= 0 &&
 419                     __apicid_to_node[ht_nodeid] != NUMA_NO_NODE)
 420                         node = __apicid_to_node[ht_nodeid];
 421                 /* Pick a nearby node */
 422                 if (!node_online(node))
 423                         node = nearby_node(apicid);
 424         }
 425         numa_set_node(cpu, node);
 426 #endif
 427 }
 428
 429 static void __cpuinit early_init_amd_mc(struct cpuinfo_x86 *c)
 430 {
 431 #ifdef CONFIG_X86_HT
 432         unsigned bits, ecx;
 433
 434         /* Multi core CPU? */
 435         if (c->extended_cpuid_level < 0x80000008)
 436                 return;
 437
 438         ecx = cpuid_ecx(0x80000008);
 439
 440         c->x86_max_cores = (ecx & 0xff) + 1;
 441
 442         /* CPU telling us the core id bits shift? */
 443         bits = (ecx >> 12) & 0xF;
 444
 445         /* Otherwise recompute */
 446         if (bits == 0) {
 447                 while ((1 << bits) < c->x86_max_cores)
 448                         bits++;
 449         }
 450
 451         c->x86_coreid_bits = bits;
 452 #endif
 453 }
 454
 455 static void __cpuinit bsp_init_amd(struct cpuinfo_x86 *c)
 456 {
 457         if (cpu_has(c, X86_FEATURE_CONSTANT_TSC)) {
 458
 459                 if (c->x86 > 0x10 ||
 460                     (c->x86 == 0x10 && c->x86_model >= 0x2)) {
 461                         u64 val;
 462
 463                         rdmsrl(MSR_K7_HWCR, val);
 464                         if (!(val & BIT(24)))
 465                                 printk(KERN_WARNING FW_BUG "TSC doesn't count "
 466                                         "with P0 frequency!\n");
 467                 }
 468         }
 469
 470         if (c->x86 == 0x15) {
 471                 unsigned long upperbit;
 472                 u32 cpuid, assoc;
 473
 474                 cpuid    = cpuid_edx(0x80000005);
 475                 assoc    = cpuid >> 16 & 0xff;
 476                 upperbit = ((cpuid >> 24) << 10) / assoc;
 477
 478                 va_align.mask     = (upperbit - 1) & PAGE_MASK;
 479                 va_align.flags    = ALIGN_VA_32 | ALIGN_VA_64;
 480         }
 481 }
 482
 483 static void __cpuinit early_init_amd(struct cpuinfo_x86 *c)
 484 {
 485         early_init_amd_mc(c);
 486
 487         /*
 488          * c->x86_power is 8000_0007 edx. Bit 8 is TSC runs at constant rate
 489          * with P/T states and does not stop in deep C-states
 490          */
 491         if (c->x86_power & (1 << 8)) {
 492                 set_cpu_cap(c, X86_FEATURE_CONSTANT_TSC);
 493                 set_cpu_cap(c, X86_FEATURE_NONSTOP_TSC);
 494                 if (!check_tsc_unstable())
 495                         sched_clock_stable = 1;
 496         }
 497
 498 #ifdef CONFIG_X86_64
 499         set_cpu_cap(c, X86_FEATURE_SYSCALL32);
 500 #else
 501         /*  Set MTRR capability flag if appropriate */
 502         if (c->x86 == 5)
 503                 if (c->x86_model == 13 || c->x86_model == 9 ||
 504                     (c->x86_model == 8 && c->x86_mask >= 8))
 505                         set_cpu_cap(c, X86_FEATURE_K6_MTRR);
 506 #endif
 507 #if defined(CONFIG_X86_LOCAL_APIC) && defined(CONFIG_PCI)
 508         /* check CPU config space for extended APIC ID */
 509         if (cpu_has_apic && c->x86 >= 0xf) {
 510                 unsigned int val;
 511                 val = read_pci_config(0, 24, 0, 0x68);
 512                 if ((val & ((1 << 17) | (1 << 18))) == ((1 << 17) | (1 << 18)))
 513                         set_cpu_cap(c, X86_FEATURE_EXTD_APICID);
 514         }
 515 #endif
 516 }
 517
 518 static void __cpuinit init_amd(struct cpuinfo_x86 *c)
 519 {
 520         u32 dummy;
 521         unsigned long long value;
 522
 523 #ifdef CONFIG_SMP
 524         /*
 525          * Disable TLB flush filter by setting HWCR.FFDIS on K8
 526          * bit 6 of msr C001_0015
 527          *
 528          * Errata 63 for SH-B3 steppings
 529          * Errata 122 for all steppings (F+ have it disabled by default)
 530          */
 531         if (c->x86 == 0xf) {
 532                 rdmsrl(MSR_K7_HWCR, value);
 533                 value |= 1 << 6;
 534                 wrmsrl(MSR_K7_HWCR, value);
 535         }
 536 #endif
 537
 538         early_init_amd(c);
 539
 540         /*
 541          * Bit 31 in normal CPUID used for nonstandard 3DNow ID;
 542          * 3DNow is IDd by bit 31 in extended CPUID (1*32+31) anyway
 543          */
 544         clear_cpu_cap(c, 0*32+31);
 545
 546 #ifdef CONFIG_X86_64
 547         /* On C+ stepping K8 rep microcode works well for copy/memset */
 548         if (c->x86 == 0xf) {
 549                 u32 level;
 550
 551                 level = cpuid_eax(1);
 552                 if ((level >= 0x0f48 && level < 0x0f50) || level >= 0x0f58)
 553                         set_cpu_cap(c, X86_FEATURE_REP_GOOD);
 554
 555                 /*
 556                  * Some BIOSes incorrectly force this feature, but only K8
 557                  * revision D (model = 0x14) and later actually support it.
 558                  * (AMD Erratum #110, docId: 25759).
 559                  */
 560                 if (c->x86_model < 0x14 && cpu_has(c, X86_FEATURE_LAHF_LM)) {
 561                         clear_cpu_cap(c, X86_FEATURE_LAHF_LM);
 562                         if (!rdmsrl_amd_safe(0xc001100d, &value)) {
 563                                 value &= ~(1ULL << 32);
 564                                 wrmsrl_amd_safe(0xc001100d, value);
 565                         }
 566                 }
 567
 568         }
 569         if (c->x86 >= 0x10)
 570                 set_cpu_cap(c, X86_FEATURE_REP_GOOD);
 571
 572         /* get apicid instead of initial apic id from cpuid */
 573         c->apicid = hard_smp_processor_id();
 574 #else
 575
 576         /*
 577          *      FIXME: We should handle the K5 here. Set up the write
 578          *      range and also turn on MSR 83 bits 4 and 31 (write alloc,
 579          *      no bus pipeline)
 580          */
 581
 582         switch (c->x86) {
 583         case 4:
 584                 init_amd_k5(c);
 585                 break;
 586         case 5:
 587                 init_amd_k6(c);
 588                 break;
 589         case 6: /* An Athlon/Duron */
 590                 init_amd_k7(c);
 591                 break;
 592         }
 593
 594         /* K6s reports MCEs but don't actually have all the MSRs */
 595         if (c->x86 < 6)
 596                 clear_cpu_cap(c, X86_FEATURE_MCE);
 597 #endif
 598
 599         /* Enable workaround for FXSAVE leak */
 600         if (c->x86 >= 6)
 601                 set_cpu_cap(c, X86_FEATURE_FXSAVE_LEAK);
 602
 603         if (!c->x86_model_id[0]) {
 604                 switch (c->x86) {
 605                 case 0xf:
 606                         /* Should distinguish Models here, but this is only
 607                            a fallback anyways. */
 608                         strcpy(c->x86_model_id, "Hammer");
 609                         break;
 610                 }
 611         }
 612
 613         /* re-enable TopologyExtensions if switched off by BIOS */
 614         if ((c->x86 == 0x15) &&
 615             (c->x86_model >= 0x10) && (c->x86_model <= 0x1f) &&
 616             !cpu_has(c, X86_FEATURE_TOPOEXT)) {
 617
 618                 if (!rdmsrl_safe(0xc0011005, &value)) {
 619                         value |= 1ULL << 54;
 620                         wrmsrl_safe(0xc0011005, value);
 621                         rdmsrl(0xc0011005, value);
 622                         if (value & (1ULL << 54)) {
 623                                 set_cpu_cap(c, X86_FEATURE_TOPOEXT);
 624                                 printk(KERN_INFO FW_INFO "CPU: Re-enabling "
 625                                   "disabled Topology Extensions Support\n");
 626                         }
 627                 }
 628         }
 629
 630         /*
 631          * The way access filter has a performance penalty on some workloads.
 632          * Disable it on the affected CPUs.
 633          */
 634         if ((c->x86 == 0x15) &&
 635             (c->x86_model >= 0x02) && (c->x86_model < 0x20)) {
 636
 637                 if (!rdmsrl_safe(0xc0011021, &value) && !(value & 0x1E)) {
 638                         value |= 0x1E;
 639                         wrmsrl_safe(0xc0011021, value);
 640                 }
 641         }
 642
 643         cpu_detect_cache_sizes(c);
 644
 645         /* Multi core CPU? */
 646         if (c->extended_cpuid_level >= 0x80000008) {
 647                 amd_detect_cmp(c);
 648                 srat_detect_node(c);
 649         }
 650
 651 #ifdef CONFIG_X86_32
 652         detect_ht(c);
 653 #endif
 654
 655         init_amd_cacheinfo(c);
 656
 657         if (c->x86 >= 0xf)
 658                 set_cpu_cap(c, X86_FEATURE_K8);
 659
 660         if (cpu_has_xmm2) {
 661                 /* MFENCE stops RDTSC speculation */
 662                 set_cpu_cap(c, X86_FEATURE_MFENCE_RDTSC);
 663         }
 664
 665 #ifdef CONFIG_X86_64
 666         if (c->x86 == 0x10) {
 667                 /* do this for boot cpu */
 668                 if (c == &boot_cpu_data)
 669                         check_enable_amd_mmconf_dmi();
 670
 671                 fam10h_check_enable_mmcfg();
 672         }
 673
 674         if (c == &boot_cpu_data && c->x86 >= 0xf) {
 675                 unsigned long long tseg;
 676
 677                 /*
 678                  * Split up direct mapping around the TSEG SMM area.
 679                  * Don't do it for gbpages because there seems very little
 680                  * benefit in doing so.
 681                  */
 682                 if (!rdmsrl_safe(MSR_K8_TSEG_ADDR, &tseg)) {
 683                         printk(KERN_DEBUG "tseg: %010llx\n", tseg);
 684                         if ((tseg>>PMD_SHIFT) <
 685                                 (max_low_pfn_mapped>>(PMD_SHIFT-PAGE_SHIFT)) ||
 686                                 ((tseg>>PMD_SHIFT) <
 687                                 (max_pfn_mapped>>(PMD_SHIFT-PAGE_SHIFT)) &&
 688                                 (tseg>>PMD_SHIFT) >= (1ULL<<(32 - PMD_SHIFT))))
 689                                 set_memory_4k((unsigned long)__va(tseg), 1);
 690                 }
 691         }
 692 #endif
 693
 694         /*
 695          * Family 0x12 and above processors have APIC timer
 696          * running in deep C states.
 697          */
 698         if (c->x86 > 0x11)
 699                 set_cpu_cap(c, X86_FEATURE_ARAT);
 700
 701         if (c->x86 == 0x10) {
 702                 /*
 703                  * Disable GART TLB Walk Errors on Fam10h. We do this here
 704                  * because this is always needed when GART is enabled, even in a
 705                  * kernel which has no MCE support built in.
 706                  * BIOS should disable GartTlbWlk Errors themself. If
 707                  * it doesn't do it here as suggested by the BKDG.
 708                  *
 709                  * Fixes: https://bugzilla.kernel.org/show_bug.cgi?id=33012
 710                  */
 711                 u64 mask;
 712                 int err;
 713
 714                 err = rdmsrl_safe(MSR_AMD64_MCx_MASK(4), &mask);
 715                 if (err == 0) {
 716                         mask |= (1 << 10);
 717                         wrmsrl_safe(MSR_AMD64_MCx_MASK(4), mask);
 718                 }
 719
 720                 /*
 721                  * On family 10h BIOS may not have properly enabled WC+ support,
 722                  * causing it to be converted to CD memtype. This may result in
 723                  * performance degradation for certain nested-paging guests.
 724                  * Prevent this conversion by clearing bit 24 in
 725                  * MSR_AMD64_BU_CFG2.
 726                  *
 727                  * NOTE: we want to use the _safe accessors so as not to #GP kvm
 728                  * guests on older kvm hosts.
 729                  */
 730
 731                 rdmsrl_safe(MSR_AMD64_BU_CFG2, &value);
 732                 value &= ~(1ULL << 24);
 733                 wrmsrl_safe(MSR_AMD64_BU_CFG2, value);
 734         }
 735
 736         rdmsr_safe(MSR_AMD64_PATCH_LEVEL, &c->microcode, &dummy);
 737 }
 738
 739 #ifdef CONFIG_X86_32
 740 static unsigned int __cpuinit amd_size_cache(struct cpuinfo_x86 *c,
 741                                                         unsigned int size)
 742 {
 743         /* AMD errata T13 (order #21922) */
 744         if ((c->x86 == 6)) {
 745                 /* Duron Rev A0 */
 746                 if (c->x86_model == 3 && c->x86_mask == 0)
 747                         size = 64;
 748                 /* Tbird rev A1/A2 */
 749                 if (c->x86_model == 4 &&
 750                         (c->x86_mask == 0 || c->x86_mask == 1))
 751                         size = 256;
 752         }
 753         return size;
 754 }
 755 #endif
 756
 757 static void __cpuinit cpu_set_tlb_flushall_shift(struct cpuinfo_x86 *c)
 758 {
 759         tlb_flushall_shift = 5;
 760
 761         if (c->x86 <= 0x11)
 762                 tlb_flushall_shift = 4;
 763 }
 764
 765 static void __cpuinit cpu_detect_tlb_amd(struct cpuinfo_x86 *c)
 766 {
 767         u32 ebx, eax, ecx, edx;
 768         u16 mask = 0xfff;
 769
 770         if (c->x86 < 0xf)
 771                 return;
 772
 773         if (c->extended_cpuid_level < 0x80000006)
 774                 return;
 775
 776         cpuid(0x80000006, &eax, &ebx, &ecx, &edx);
 777
 778         tlb_lld_4k[ENTRIES] = (ebx >> 16) & mask;
 779         tlb_lli_4k[ENTRIES] = ebx & mask;
 780
 781         /*
 782          * K8 doesn't have 2M/4M entries in the L2 TLB so read out the L1 TLB
 783          * characteristics from the CPUID function 0x80000005 instead.
 784          */
 785         if (c->x86 == 0xf) {
 786                 cpuid(0x80000005, &eax, &ebx, &ecx, &edx);
 787                 mask = 0xff;
 788         }
 789
 790         /* Handle DTLB 2M and 4M sizes, fall back to L1 if L2 is disabled */
 791         if (!((eax >> 16) & mask)) {
 792                 u32 a, b, c, d;
 793
 794                 cpuid(0x80000005, &a, &b, &c, &d);
 795                 tlb_lld_2m[ENTRIES] = (a >> 16) & 0xff;
 796         } else {
 797                 tlb_lld_2m[ENTRIES] = (eax >> 16) & mask;
 798         }
 799
 800         /* a 4M entry uses two 2M entries */
 801         tlb_lld_4m[ENTRIES] = tlb_lld_2m[ENTRIES] >> 1;
 802
 803         /* Handle ITLB 2M and 4M sizes, fall back to L1 if L2 is disabled */
 804         if (!(eax & mask)) {
 805                 /* Erratum 658 */
 806                 if (c->x86 == 0x15 && c->x86_model <= 0x1f) {
 807                         tlb_lli_2m[ENTRIES] = 1024;
 808                 } else {
 809                         cpuid(0x80000005, &eax, &ebx, &ecx, &edx);
 810                         tlb_lli_2m[ENTRIES] = eax & 0xff;
 811                 }
 812         } else
 813                 tlb_lli_2m[ENTRIES] = eax & mask;
 814
 815         tlb_lli_4m[ENTRIES] = tlb_lli_2m[ENTRIES] >> 1;
 816
 817         cpu_set_tlb_flushall_shift(c);
 818 }
 819
 820 static const struct cpu_dev __cpuinitconst amd_cpu_dev = {
 821         .c_vendor       = "AMD",
 822         .c_ident        = { "AuthenticAMD" },
 823 #ifdef CONFIG_X86_32
 824         .c_models = {
 825                 { .vendor = X86_VENDOR_AMD, .family = 4, .model_names =
 826                   {
 827                           [3] = "486 DX/2",
 828                           [7] = "486 DX/2-WB",
 829                           [8] = "486 DX/4",
 830                           [9] = "486 DX/4-WB",
 831                           [14] = "Am5x86-WT",
 832                           [15] = "Am5x86-WB"
 833                   }
 834                 },
 835         },
 836         .c_size_cache   = amd_size_cache,
 837 #endif
 838         .c_early_init   = early_init_amd,
 839         .c_detect_tlb   = cpu_detect_tlb_amd,
 840         .c_bsp_init     = bsp_init_amd,
 841         .c_init         = init_amd,
 842         .c_x86_vendor   = X86_VENDOR_AMD,
 843 };
 844
 845 cpu_dev_register(amd_cpu_dev);
 846
 847 /*
 848  * AMD errata checking
 849  *
 850  * Errata are defined as arrays of ints using the AMD_LEGACY_ERRATUM() or
 851  * AMD_OSVW_ERRATUM() macros. The latter is intended for newer errata that
 852  * have an OSVW id assigned, which it takes as first argument. Both take a
 853  * variable number of family-specific model-stepping ranges created by
 854  * AMD_MODEL_RANGE(). Each erratum also has to be declared as extern const
 855  * int[] in arch/x86/include/asm/processor.h.
 856  *
 857  * Example:
 858  *
 859  * const int amd_erratum_319[] =
 860  *      AMD_LEGACY_ERRATUM(AMD_MODEL_RANGE(0x10, 0x2, 0x1, 0x4, 0x2),
 861  *                         AMD_MODEL_RANGE(0x10, 0x8, 0x0, 0x8, 0x0),
 862  *                         AMD_MODEL_RANGE(0x10, 0x9, 0x0, 0x9, 0x0));
 863  */
 864
 865 const int amd_erratum_400[] =
 866         AMD_OSVW_ERRATUM(1, AMD_MODEL_RANGE(0xf, 0x41, 0x2, 0xff, 0xf),
 867                             AMD_MODEL_RANGE(0x10, 0x2, 0x1, 0xff, 0xf));
 868 EXPORT_SYMBOL_GPL(amd_erratum_400);
 869
 870 const int amd_erratum_383[] =
 871         AMD_OSVW_ERRATUM(3, AMD_MODEL_RANGE(0x10, 0, 0, 0xff, 0xf));
 872 EXPORT_SYMBOL_GPL(amd_erratum_383);
 873
 874 bool cpu_has_amd_erratum(const int *erratum)
 875 {
 876         struct cpuinfo_x86 *cpu = __this_cpu_ptr(&cpu_info);
 877         int osvw_id = *erratum++;
 878         u32 range;
 879         u32 ms;
 880
 881         /*
 882          * If called early enough that current_cpu_data hasn't been initialized
 883          * yet, fall back to boot_cpu_data.
 884          */
 885         if (cpu->x86 == 0)
 886                 cpu = &boot_cpu_data;
 887
 888         if (cpu->x86_vendor != X86_VENDOR_AMD)
 889                 return false;
 890
 891         if (osvw_id >= 0 && osvw_id < 65536 &&
 892             cpu_has(cpu, X86_FEATURE_OSVW)) {
 893                 u64 osvw_len;
 894
 895                 rdmsrl(MSR_AMD64_OSVW_ID_LENGTH, osvw_len);
 896                 if (osvw_id < osvw_len) {
 897                         u64 osvw_bits;
 898
 899                         rdmsrl(MSR_AMD64_OSVW_STATUS + (osvw_id >> 6),
 900                             osvw_bits);
 901                         return osvw_bits & (1ULL << (osvw_id & 0x3f));
 902                 }
 903         }
 904
 905         /* OSVW unavailable or ID unknown, match family-model-stepping range */
 906         ms = (cpu->x86_model << 4) | cpu->x86_mask;
 907         while ((range = *erratum++))
 908                 if ((cpu->x86 == AMD_MODEL_RANGE_FAMILY(range)) &&
 909                     (ms >= AMD_MODEL_RANGE_START(range)) &&
 910                     (ms <= AMD_MODEL_RANGE_END(range)))
 911                         return true;
 912
 913         return false;
 914 }
 915
 916 EXPORT_SYMBOL_GPL(cpu_has_amd_erratum);