drivers/clk/tegra/clk.h

   1         /*
   2  * Copyright (c) 2012, NVIDIA CORPORATION.  All rights reserved.
   3  *
   4  * This program is free software; you can redistribute it and/or modify it
   5  * under the terms and conditions of the GNU General Public License,
   6  * version 2, as published by the Free Software Foundation.
   7  *
   8  * This program is distributed in the hope it will be useful, but WITHOUT
   9  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  10  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  11  * more details.
  12  *
  13  * You should have received a copy of the GNU General Public License
  14  * along with this program.  If not, see <http://www.gnu.org/licenses/>.
  15  */
  16
  17 #ifndef __TEGRA_CLK_H
  18 #define __TEGRA_CLK_H
  19
  20 #include <linux/clk-provider.h>
  21 #include <linux/clkdev.h>
  22
  23 /**
  24  * struct tegra_clk_sync_source - external clock source from codec
  25  *
  26  * @hw: handle between common and hardware-specific interfaces
  27  * @rate: input frequency from source
  28  * @max_rate: max rate allowed
  29  */
  30 struct tegra_clk_sync_source {
  31         struct          clk_hw hw;
  32         unsigned long   rate;
  33         unsigned long   max_rate;
  34 };
  35
  36 #define to_clk_sync_source(_hw)                                 \
  37         container_of(_hw, struct tegra_clk_sync_source, hw)
  38
  39 extern const struct clk_ops tegra_clk_sync_source_ops;
  40 extern int *periph_clk_enb_refcnt;
  41
  42 struct clk *tegra_clk_register_sync_source(const char *name,
  43                 unsigned long fixed_rate, unsigned long max_rate);
  44
  45 /**
  46  * struct tegra_clk_frac_div - fractional divider clock
  47  *
  48  * @hw:         handle between common and hardware-specific interfaces
  49  * @reg:        register containing divider
  50  * @flags:      hardware-specific flags
  51  * @shift:      shift to the divider bit field
  52  * @width:      width of the divider bit field
  53  * @frac_width: width of the fractional bit field
  54  * @lock:       register lock
  55  *
  56  * Flags:
  57  * TEGRA_DIVIDER_ROUND_UP - This flags indicates to round up the divider value.
  58  * TEGRA_DIVIDER_FIXED - Fixed rate PLL dividers has addition override bit, this
  59  *      flag indicates that this divider is for fixed rate PLL.
  60  * TEGRA_DIVIDER_INT - Some modules can not cope with the duty cycle when
  61  *      fraction bit is set. This flags indicates to calculate divider for which
  62  *      fracton bit will be zero.
  63  * TEGRA_DIVIDER_UART - UART module divider has additional enable bit which is
  64  *      set when divider value is not 0. This flags indicates that the divider
  65  *      is for UART module.
  66  */
  67 struct tegra_clk_frac_div {
  68         struct clk_hw   hw;
  69         void __iomem    *reg;
  70         u8              flags;
  71         u8              shift;
  72         u8              width;
  73         u8              frac_width;
  74         spinlock_t      *lock;
  75 };
  76
  77 #define to_clk_frac_div(_hw) container_of(_hw, struct tegra_clk_frac_div, hw)
  78
  79 #define TEGRA_DIVIDER_ROUND_UP BIT(0)
  80 #define TEGRA_DIVIDER_FIXED BIT(1)
  81 #define TEGRA_DIVIDER_INT BIT(2)
  82 #define TEGRA_DIVIDER_UART BIT(3)
  83
  84 extern const struct clk_ops tegra_clk_frac_div_ops;
  85 struct clk *tegra_clk_register_divider(const char *name,
  86                 const char *parent_name, void __iomem *reg,
  87                 unsigned long flags, u8 clk_divider_flags, u8 shift, u8 width,
  88                 u8 frac_width, spinlock_t *lock);
  89 struct clk *tegra_clk_register_mc(const char *name, const char *parent_name,
  90                                   void __iomem *reg, spinlock_t *lock);
  91
  92 /*
  93  * Tegra PLL:
  94  *
  95  * In general, there are 3 requirements for each PLL
  96  * that SW needs to be comply with.
  97  * (1) Input frequency range (REF).
  98  * (2) Comparison frequency range (CF). CF = REF/DIVM.
  99  * (3) VCO frequency range (VCO).  VCO = CF * DIVN.
 100  *
 101  * The final PLL output frequency (FO) = VCO >> DIVP.
 102  */
 103
 104 /**
 105  * struct tegra_clk_pll_freq_table - PLL frequecy table
 106  *
 107  * @input_rate:         input rate from source
 108  * @output_rate:        output rate from PLL for the input rate
 109  * @n:                  feedback divider
 110  * @m:                  input divider
 111  * @p:                  post divider
 112  * @cpcon:              charge pump current
 113  * @sdm_data:           fraction divider setting (0 = disabled)
 114  */
 115 struct tegra_clk_pll_freq_table {
 116         unsigned long   input_rate;
 117         unsigned long   output_rate;
 118         u32             n;
 119         u16             m;
 120         u8              p;
 121         u8              cpcon;
 122         u16             sdm_data;
 123 };
 124
 125 /**
 126  * struct pdiv_map - map post divider to hw value
 127  *
 128  * @pdiv:               post divider
 129  * @hw_val:             value to be written to the PLL hw
 130  */
 131 struct pdiv_map {
 132         u8 pdiv;
 133         u8 hw_val;
 134 };
 135
 136 /**
 137  * struct div_nmp - offset and width of m,n and p fields
 138  *
 139  * @divn_shift: shift to the feedback divider bit field
 140  * @divn_width: width of the feedback divider bit field
 141  * @divm_shift: shift to the input divider bit field
 142  * @divm_width: width of the input divider bit field
 143  * @divp_shift: shift to the post divider bit field
 144  * @divp_width: width of the post divider bit field
 145  * @override_divn_shift: shift to the feedback divider bitfield in override reg
 146  * @override_divm_shift: shift to the input divider bitfield in override reg
 147  * @override_divp_shift: shift to the post divider bitfield in override reg
 148  */
 149 struct div_nmp {
 150         u8              divn_shift;
 151         u8              divn_width;
 152         u8              divm_shift;
 153         u8              divm_width;
 154         u8              divp_shift;
 155         u8              divp_width;
 156         u8              override_divn_shift;
 157         u8              override_divm_shift;
 158         u8              override_divp_shift;
 159 };
 160
 161 #define MAX_PLL_MISC_REG_COUNT  6
 162
 163 /**
 164  * struct tegra_clk_pll_params - PLL parameters
 165  *
 166  * @input_min:                  Minimum input frequency
 167  * @input_max:                  Maximum input frequency
 168  * @cf_min:                     Minimum comparison frequency
 169  * @cf_max:                     Maximum comparison frequency
 170  * @vco_min:                    Minimum VCO frequency
 171  * @vco_max:                    Maximum VCO frequency
 172  * @base_reg:                   PLL base reg offset
 173  * @misc_reg:                   PLL misc reg offset
 174  * @lock_reg:                   PLL lock reg offset
 175  * @lock_mask:                  Bitmask for PLL lock status
 176  * @lock_enable_bit_idx:        Bit index to enable PLL lock
 177  * @iddq_reg:                   PLL IDDQ register offset
 178  * @iddq_bit_idx:               Bit index to enable PLL IDDQ
 179  * @reset_reg:                  Register offset of where RESET bit is
 180  * @reset_bit_idx:              Shift of reset bit in reset_reg
 181  * @sdm_din_reg:                Register offset where SDM settings are
 182  * @sdm_din_mask:               Mask of SDM divider bits
 183  * @sdm_ctrl_reg:               Register offset where SDM enable is
 184  * @sdm_ctrl_en_mask:           Mask of SDM enable bit
 185  * @aux_reg:                    AUX register offset
 186  * @dyn_ramp_reg:               Dynamic ramp control register offset
 187  * @ext_misc_reg:               Miscellaneous control register offsets
 188  * @pmc_divnm_reg:              n, m divider PMC override register offset (PLLM)
 189  * @pmc_divp_reg:               p divider PMC override register offset (PLLM)
 190  * @flags:                      PLL flags
 191  * @stepa_shift:                Dynamic ramp step A field shift
 192  * @stepb_shift:                Dynamic ramp step B field shift
 193  * @lock_delay:                 Delay in us if PLL lock is not used
 194  * @max_p:                      maximum value for the p divider
 195  * @pdiv_tohw:                  mapping of p divider to register values
 196  * @div_nmp:                    offsets and widths on n, m and p fields
 197  * @freq_table:                 array of frequencies supported by PLL
 198  * @fixed_rate:                 PLL rate if it is fixed
 199  * @mdiv_default:               Default value for fixed mdiv for this PLL
 200  * @round_p_to_pdiv:            Callback used to round p to the closed pdiv
 201  * @set_gain:                   Callback to adjust N div for SDM enabled
 202  *                              PLL's based on fractional divider value.
 203  * @calc_rate:                  Callback used to change how out of table
 204  *                              rates (dividers and multipler) are calculated.
 205  *
 206  * Flags:
 207  * TEGRA_PLL_USE_LOCK - This flag indicated to use lock bits for
 208  *     PLL locking. If not set it will use lock_delay value to wait.
 209  * TEGRA_PLL_HAS_CPCON - This flag indicates that CPCON value needs
 210  *     to be programmed to change output frequency of the PLL.
 211  * TEGRA_PLL_SET_LFCON - This flag indicates that LFCON value needs
 212  *     to be programmed to change output frequency of the PLL.
 213  * TEGRA_PLL_SET_DCCON - This flag indicates that DCCON value needs
 214  *     to be programmed to change output frequency of the PLL.
 215  * TEGRA_PLLU - PLLU has inverted post divider. This flags indicated
 216  *     that it is PLLU and invert post divider value.
 217  * TEGRA_PLLM - PLLM has additional override settings in PMC. This
 218  *     flag indicates that it is PLLM and use override settings.
 219  * TEGRA_PLL_FIXED - We are not supposed to change output frequency
 220  *     of some plls.
 221  * TEGRA_PLLE_CONFIGURE - Configure PLLE when enabling.
 222  * TEGRA_PLL_LOCK_MISC - Lock bit is in the misc register instead of the
 223  *     base register.
 224  * TEGRA_PLL_BYPASS - PLL has bypass bit
 225  * TEGRA_PLL_HAS_LOCK_ENABLE - PLL has bit to enable lock monitoring
 226  * TEGRA_MDIV_NEW - Switch to new method for calculating fixed mdiv
 227  *     it may be more accurate (especially if SDM present)
 228  * TEGRA_PLLMB - PLLMB has should be treated similar to PLLM. This
 229  *     flag indicated that it is PLLMB.
 230  */
 231 struct tegra_clk_pll_params {
 232         unsigned long   input_min;
 233         unsigned long   input_max;
 234         unsigned long   cf_min;
 235         unsigned long   cf_max;
 236         unsigned long   vco_min;
 237         unsigned long   vco_max;
 238
 239         u32             base_reg;
 240         u32             misc_reg;
 241         u32             lock_reg;
 242         u32             lock_mask;
 243         u32             lock_enable_bit_idx;
 244         u32             iddq_reg;
 245         u32             iddq_bit_idx;
 246         u32             reset_reg;
 247         u32             reset_bit_idx;
 248         u32             sdm_din_reg;
 249         u32             sdm_din_mask;
 250         u32             sdm_ctrl_reg;
 251         u32             sdm_ctrl_en_mask;
 252         u32             aux_reg;
 253         u32             dyn_ramp_reg;
 254         u32             ext_misc_reg[MAX_PLL_MISC_REG_COUNT];
 255         u32             pmc_divnm_reg;
 256         u32             pmc_divp_reg;
 257         u32             flags;
 258         int             stepa_shift;
 259         int             stepb_shift;
 260         int             lock_delay;
 261         int             max_p;
 262         const struct pdiv_map *pdiv_tohw;
 263         struct div_nmp  *div_nmp;
 264         struct tegra_clk_pll_freq_table *freq_table;
 265         unsigned long   fixed_rate;
 266         u16             mdiv_default;
 267         u32     (*round_p_to_pdiv)(u32 p, u32 *pdiv);
 268         void    (*set_gain)(struct tegra_clk_pll_freq_table *cfg);
 269         int     (*calc_rate)(struct clk_hw *hw,
 270                         struct tegra_clk_pll_freq_table *cfg,
 271                         unsigned long rate, unsigned long parent_rate);
 272 };
 273
 274 #define TEGRA_PLL_USE_LOCK BIT(0)
 275 #define TEGRA_PLL_HAS_CPCON BIT(1)
 276 #define TEGRA_PLL_SET_LFCON BIT(2)
 277 #define TEGRA_PLL_SET_DCCON BIT(3)
 278 #define TEGRA_PLLU BIT(4)
 279 #define TEGRA_PLLM BIT(5)
 280 #define TEGRA_PLL_FIXED BIT(6)
 281 #define TEGRA_PLLE_CONFIGURE BIT(7)
 282 #define TEGRA_PLL_LOCK_MISC BIT(8)
 283 #define TEGRA_PLL_BYPASS BIT(9)
 284 #define TEGRA_PLL_HAS_LOCK_ENABLE BIT(10)
 285 #define TEGRA_MDIV_NEW BIT(11)
 286 #define TEGRA_PLLMB BIT(12)
 287
 288 /**
 289  * struct tegra_clk_pll - Tegra PLL clock
 290  *
 291  * @hw:         handle between common and hardware-specifix interfaces
 292  * @clk_base:   address of CAR controller
 293  * @pmc:        address of PMC, required to read override bits
 294  * @lock:       register lock
 295  * @params:     PLL parameters
 296  */
 297 struct tegra_clk_pll {
 298         struct clk_hw   hw;
 299         void __iomem    *clk_base;
 300         void __iomem    *pmc;
 301         spinlock_t      *lock;
 302         struct tegra_clk_pll_params     *params;
 303 };
 304
 305 #define to_clk_pll(_hw) container_of(_hw, struct tegra_clk_pll, hw)
 306
 307 /**
 308  * struct tegra_audio_clk_info - Tegra Audio Clk Information
 309  *
 310  * @name:       name for the audio pll
 311  * @pll_params: pll_params for audio pll
 312  * @clk_id:     clk_ids for the audio pll
 313  * @parent:     name of the parent of the audio pll
 314  */
 315 struct tegra_audio_clk_info {
 316         char *name;
 317         struct tegra_clk_pll_params *pll_params;
 318         int clk_id;
 319         char *parent;
 320 };
 321
 322 extern const struct clk_ops tegra_clk_pll_ops;
 323 extern const struct clk_ops tegra_clk_plle_ops;
 324 struct clk *tegra_clk_register_pll(const char *name, const char *parent_name,
 325                 void __iomem *clk_base, void __iomem *pmc,
 326                 unsigned long flags, struct tegra_clk_pll_params *pll_params,
 327                 spinlock_t *lock);
 328
 329 struct clk *tegra_clk_register_plle(const char *name, const char *parent_name,
 330                 void __iomem *clk_base, void __iomem *pmc,
 331                 unsigned long flags, struct tegra_clk_pll_params *pll_params,
 332                 spinlock_t *lock);
 333
 334 struct clk *tegra_clk_register_pllxc(const char *name, const char *parent_name,
 335                             void __iomem *clk_base, void __iomem *pmc,
 336                             unsigned long flags,
 337                             struct tegra_clk_pll_params *pll_params,
 338                             spinlock_t *lock);
 339
 340 struct clk *tegra_clk_register_pllxc_tegra210(const char *name,
 341                         const char *parent_name, void __iomem *clk_base,
 342                         void __iomem *pmc, unsigned long flags,
 343                         struct tegra_clk_pll_params *pll_params,
 344                         spinlock_t *lock);
 345
 346 struct clk *tegra_clk_register_pllm(const char *name, const char *parent_name,
 347                            void __iomem *clk_base, void __iomem *pmc,
 348                            unsigned long flags,
 349                            struct tegra_clk_pll_params *pll_params,
 350                            spinlock_t *lock);
 351
 352 struct clk *tegra_clk_register_pllc(const char *name, const char *parent_name,
 353                            void __iomem *clk_base, void __iomem *pmc,
 354                            unsigned long flags,
 355                            struct tegra_clk_pll_params *pll_params,
 356                            spinlock_t *lock);
 357
 358 struct clk *tegra_clk_register_pllre(const char *name, const char *parent_name,
 359                            void __iomem *clk_base, void __iomem *pmc,
 360                            unsigned long flags,
 361                            struct tegra_clk_pll_params *pll_params,
 362                            spinlock_t *lock, unsigned long parent_rate);
 363
 364 struct clk *tegra_clk_register_plle_tegra114(const char *name,
 365                                 const char *parent_name,
 366                                 void __iomem *clk_base, unsigned long flags,
 367                                 struct tegra_clk_pll_params *pll_params,
 368                                 spinlock_t *lock);
 369
 370 struct clk *tegra_clk_register_plle_tegra210(const char *name,
 371                                 const char *parent_name,
 372                                 void __iomem *clk_base, unsigned long flags,
 373                                 struct tegra_clk_pll_params *pll_params,
 374                                 spinlock_t *lock);
 375
 376 struct clk *tegra_clk_register_pllc_tegra210(const char *name,
 377                                 const char *parent_name, void __iomem *clk_base,
 378                                 void __iomem *pmc, unsigned long flags,
 379                                 struct tegra_clk_pll_params *pll_params,
 380                                 spinlock_t *lock);
 381
 382 struct clk *tegra_clk_register_pllss_tegra210(const char *name,
 383                                 const char *parent_name, void __iomem *clk_base,
 384                                 unsigned long flags,
 385                                 struct tegra_clk_pll_params *pll_params,
 386                                 spinlock_t *lock);
 387
 388 struct clk *tegra_clk_register_pllss(const char *name, const char *parent_name,
 389                            void __iomem *clk_base, unsigned long flags,
 390                            struct tegra_clk_pll_params *pll_params,
 391                            spinlock_t *lock);
 392
 393 struct clk *tegra_clk_register_pllmb(const char *name, const char *parent_name,
 394                            void __iomem *clk_base, void __iomem *pmc,
 395                            unsigned long flags,
 396                            struct tegra_clk_pll_params *pll_params,
 397                            spinlock_t *lock);
 398
 399 /**
 400  * struct tegra_clk_pll_out - PLL divider down clock
 401  *
 402  * @hw:                 handle between common and hardware-specific interfaces
 403  * @reg:                register containing the PLL divider
 404  * @enb_bit_idx:        bit to enable/disable PLL divider
 405  * @rst_bit_idx:        bit to reset PLL divider
 406  * @lock:               register lock
 407  * @flags:              hardware-specific flags
 408  */
 409 struct tegra_clk_pll_out {
 410         struct clk_hw   hw;
 411         void __iomem    *reg;
 412         u8              enb_bit_idx;
 413         u8              rst_bit_idx;
 414         spinlock_t      *lock;
 415         u8              flags;
 416 };
 417
 418 #define to_clk_pll_out(_hw) container_of(_hw, struct tegra_clk_pll_out, hw)
 419
 420 extern const struct clk_ops tegra_clk_pll_out_ops;
 421 struct clk *tegra_clk_register_pll_out(const char *name,
 422                 const char *parent_name, void __iomem *reg, u8 enb_bit_idx,
 423                 u8 rst_bit_idx, unsigned long flags, u8 pll_div_flags,
 424                 spinlock_t *lock);
 425
 426 /**
 427  * struct tegra_clk_periph_regs -  Registers controlling peripheral clock
 428  *
 429  * @enb_reg:            read the enable status
 430  * @enb_set_reg:        write 1 to enable clock
 431  * @enb_clr_reg:        write 1 to disable clock
 432  * @rst_reg:            read the reset status
 433  * @rst_set_reg:        write 1 to assert the reset of peripheral
 434  * @rst_clr_reg:        write 1 to deassert the reset of peripheral
 435  */
 436 struct tegra_clk_periph_regs {
 437         u32 enb_reg;
 438         u32 enb_set_reg;
 439         u32 enb_clr_reg;
 440         u32 rst_reg;
 441         u32 rst_set_reg;
 442         u32 rst_clr_reg;
 443 };
 444
 445 /**
 446  * struct tegra_clk_periph_gate - peripheral gate clock
 447  *
 448  * @magic:              magic number to validate type
 449  * @hw:                 handle between common and hardware-specific interfaces
 450  * @clk_base:           address of CAR controller
 451  * @regs:               Registers to control the peripheral
 452  * @flags:              hardware-specific flags
 453  * @clk_num:            Clock number
 454  * @enable_refcnt:      array to maintain reference count of the clock
 455  *
 456  * Flags:
 457  * TEGRA_PERIPH_NO_RESET - This flag indicates that reset is not allowed
 458  *     for this module.
 459  * TEGRA_PERIPH_MANUAL_RESET - This flag indicates not to reset module
 460  *     after clock enable and driver for the module is responsible for
 461  *     doing reset.
 462  * TEGRA_PERIPH_ON_APB - If peripheral is in the APB bus then read the
 463  *     bus to flush the write operation in apb bus. This flag indicates
 464  *     that this peripheral is in apb bus.
 465  * TEGRA_PERIPH_WAR_1005168 - Apply workaround for Tegra114 MSENC bug
 466  */
 467 struct tegra_clk_periph_gate {
 468         u32                     magic;
 469         struct clk_hw           hw;
 470         void __iomem            *clk_base;
 471         u8                      flags;
 472         int                     clk_num;
 473         int                     *enable_refcnt;
 474         struct tegra_clk_periph_regs    *regs;
 475 };
 476
 477 #define to_clk_periph_gate(_hw)                                 \
 478         container_of(_hw, struct tegra_clk_periph_gate, hw)
 479
 480 #define TEGRA_CLK_PERIPH_GATE_MAGIC 0x17760309
 481
 482 #define TEGRA_PERIPH_NO_RESET BIT(0)
 483 #define TEGRA_PERIPH_MANUAL_RESET BIT(1)
 484 #define TEGRA_PERIPH_ON_APB BIT(2)
 485 #define TEGRA_PERIPH_WAR_1005168 BIT(3)
 486 #define TEGRA_PERIPH_NO_DIV BIT(4)
 487 #define TEGRA_PERIPH_NO_GATE BIT(5)
 488
 489 extern const struct clk_ops tegra_clk_periph_gate_ops;
 490 struct clk *tegra_clk_register_periph_gate(const char *name,
 491                 const char *parent_name, u8 gate_flags, void __iomem *clk_base,
 492                 unsigned long flags, int clk_num, int *enable_refcnt);
 493
 494 /**
 495  * struct clk-periph - peripheral clock
 496  *
 497  * @magic:      magic number to validate type
 498  * @hw:         handle between common and hardware-specific interfaces
 499  * @mux:        mux clock
 500  * @divider:    divider clock
 501  * @gate:       gate clock
 502  * @mux_ops:    mux clock ops
 503  * @div_ops:    divider clock ops
 504  * @gate_ops:   gate clock ops
 505  */
 506 struct tegra_clk_periph {
 507         u32                     magic;
 508         struct clk_hw           hw;
 509         struct clk_mux          mux;
 510         struct tegra_clk_frac_div       divider;
 511         struct tegra_clk_periph_gate    gate;
 512
 513         const struct clk_ops    *mux_ops;
 514         const struct clk_ops    *div_ops;
 515         const struct clk_ops    *gate_ops;
 516 };
 517
 518 #define to_clk_periph(_hw) container_of(_hw, struct tegra_clk_periph, hw)
 519
 520 #define TEGRA_CLK_PERIPH_MAGIC 0x18221223
 521
 522 extern const struct clk_ops tegra_clk_periph_ops;
 523 struct clk *tegra_clk_register_periph(const char *name,
 524                 const char **parent_names, int num_parents,
 525                 struct tegra_clk_periph *periph, void __iomem *clk_base,
 526                 u32 offset, unsigned long flags);
 527 struct clk *tegra_clk_register_periph_nodiv(const char *name,
 528                 const char **parent_names, int num_parents,
 529                 struct tegra_clk_periph *periph, void __iomem *clk_base,
 530                 u32 offset);
 531
 532 #define TEGRA_CLK_PERIPH(_mux_shift, _mux_mask, _mux_flags,             \
 533                          _div_shift, _div_width, _div_frac_width,       \
 534                          _div_flags, _clk_num,\
 535                          _gate_flags, _table, _lock)                    \
 536         {                                                               \
 537                 .mux = {                                                \
 538                         .flags = _mux_flags,                            \
 539                         .shift = _mux_shift,                            \
 540                         .mask = _mux_mask,                              \
 541                         .table = _table,                                \
 542                         .lock = _lock,                                  \
 543                 },                                                      \
 544                 .divider = {                                            \
 545                         .flags = _div_flags,                            \
 546                         .shift = _div_shift,                            \
 547                         .width = _div_width,                            \
 548                         .frac_width = _div_frac_width,                  \
 549                         .lock = _lock,                                  \
 550                 },                                                      \
 551                 .gate = {                                               \
 552                         .flags = _gate_flags,                           \
 553                         .clk_num = _clk_num,                            \
 554                 },                                                      \
 555                 .mux_ops = &clk_mux_ops,                                \
 556                 .div_ops = &tegra_clk_frac_div_ops,                     \
 557                 .gate_ops = &tegra_clk_periph_gate_ops,                 \
 558         }
 559
 560 struct tegra_periph_init_data {
 561         const char *name;
 562         int clk_id;
 563         union {
 564                 const char **parent_names;
 565                 const char *parent_name;
 566         } p;
 567         int num_parents;
 568         struct tegra_clk_periph periph;
 569         u32 offset;
 570         const char *con_id;
 571         const char *dev_id;
 572         unsigned long flags;
 573 };
 574
 575 #define TEGRA_INIT_DATA_TABLE(_name, _con_id, _dev_id, _parent_names, _offset,\
 576                         _mux_shift, _mux_mask, _mux_flags, _div_shift,  \
 577                         _div_width, _div_frac_width, _div_flags,        \
 578                         _clk_num, _gate_flags, _clk_id, _table,         \
 579                         _flags, _lock) \
 580         {                                                               \
 581                 .name = _name,                                          \
 582                 .clk_id = _clk_id,                                      \
 583                 .p.parent_names = _parent_names,                        \
 584                 .num_parents = ARRAY_SIZE(_parent_names),               \
 585                 .periph = TEGRA_CLK_PERIPH(_mux_shift, _mux_mask,       \
 586                                            _mux_flags, _div_shift,      \
 587                                            _div_width, _div_frac_width, \
 588                                            _div_flags, _clk_num,        \
 589                                            _gate_flags, _table, _lock), \
 590                 .offset = _offset,                                      \
 591                 .con_id = _con_id,                                      \
 592                 .dev_id = _dev_id,                                      \
 593                 .flags = _flags                                         \
 594         }
 595
 596 #define TEGRA_INIT_DATA(_name, _con_id, _dev_id, _parent_names, _offset,\
 597                         _mux_shift, _mux_width, _mux_flags, _div_shift, \
 598                         _div_width, _div_frac_width, _div_flags, \
 599                         _clk_num, _gate_flags, _clk_id) \
 600         TEGRA_INIT_DATA_TABLE(_name, _con_id, _dev_id, _parent_names, _offset,\
 601                         _mux_shift, BIT(_mux_width) - 1, _mux_flags,    \
 602                         _div_shift, _div_width, _div_frac_width, _div_flags, \
 603                         _clk_num, _gate_flags, _clk_id,\
 604                         NULL, 0, NULL)
 605
 606 /**
 607  * struct clk_super_mux - super clock
 608  *
 609  * @hw:         handle between common and hardware-specific interfaces
 610  * @reg:        register controlling multiplexer
 611  * @width:      width of the multiplexer bit field
 612  * @flags:      hardware-specific flags
 613  * @div2_index: bit controlling divide-by-2
 614  * @pllx_index: PLLX index in the parent list
 615  * @lock:       register lock
 616  *
 617  * Flags:
 618  * TEGRA_DIVIDER_2 - LP cluster has additional divider. This flag indicates
 619  *     that this is LP cluster clock.
 620  */
 621 struct tegra_clk_super_mux {
 622         struct clk_hw   hw;
 623         void __iomem    *reg;
 624         u8              width;
 625         u8              flags;
 626         u8              div2_index;
 627         u8              pllx_index;
 628         spinlock_t      *lock;
 629 };
 630
 631 #define to_clk_super_mux(_hw) container_of(_hw, struct tegra_clk_super_mux, hw)
 632
 633 #define TEGRA_DIVIDER_2 BIT(0)
 634
 635 extern const struct clk_ops tegra_clk_super_ops;
 636 struct clk *tegra_clk_register_super_mux(const char *name,
 637                 const char **parent_names, u8 num_parents,
 638                 unsigned long flags, void __iomem *reg, u8 clk_super_flags,
 639                 u8 width, u8 pllx_index, u8 div2_index, spinlock_t *lock);
 640
 641 /**
 642  * struct clk_init_table - clock initialization table
 643  * @clk_id:     clock id as mentioned in device tree bindings
 644  * @parent_id:  parent clock id as mentioned in device tree bindings
 645  * @rate:       rate to set
 646  * @state:      enable/disable
 647  */
 648 struct tegra_clk_init_table {
 649         unsigned int    clk_id;
 650         unsigned int    parent_id;
 651         unsigned long   rate;
 652         int             state;
 653 };
 654
 655 /**
 656  * struct clk_duplicate - duplicate clocks
 657  * @clk_id:     clock id as mentioned in device tree bindings
 658  * @lookup:     duplicate lookup entry for the clock
 659  */
 660 struct tegra_clk_duplicate {
 661         int                     clk_id;
 662         struct clk_lookup       lookup;
 663 };
 664
 665 #define TEGRA_CLK_DUPLICATE(_clk_id, _dev, _con) \
 666         {                                       \
 667                 .clk_id = _clk_id,              \
 668                 .lookup = {                     \
 669                         .dev_id = _dev,         \
 670                         .con_id = _con,         \
 671                 },                              \
 672         }
 673
 674 struct tegra_clk {
 675         int                     dt_id;
 676         bool                    present;
 677 };
 678
 679 struct tegra_devclk {
 680         int             dt_id;
 681         char            *dev_id;
 682         char            *con_id;
 683 };
 684
 685 void tegra_init_special_resets(unsigned int num, int (*assert)(unsigned long),
 686                                int (*deassert)(unsigned long));
 687
 688 void tegra_init_from_table(struct tegra_clk_init_table *tbl,
 689                 struct clk *clks[], int clk_max);
 690
 691 void tegra_init_dup_clks(struct tegra_clk_duplicate *dup_list,
 692                 struct clk *clks[], int clk_max);
 693
 694 struct tegra_clk_periph_regs *get_reg_bank(int clkid);
 695 struct clk **tegra_clk_init(void __iomem *clk_base, int num, int periph_banks);
 696
 697 struct clk **tegra_lookup_dt_id(int clk_id, struct tegra_clk *tegra_clk);
 698
 699 void tegra_add_of_provider(struct device_node *np);
 700 void tegra_register_devclks(struct tegra_devclk *dev_clks, int num);
 701
 702 void tegra_audio_clk_init(void __iomem *clk_base,
 703                         void __iomem *pmc_base, struct tegra_clk *tegra_clks,
 704                         struct tegra_audio_clk_info *audio_info,
 705                         unsigned int num_plls);
 706
 707 void tegra_periph_clk_init(void __iomem *clk_base, void __iomem *pmc_base,
 708                         struct tegra_clk *tegra_clks,
 709                         struct tegra_clk_pll_params *pll_params);
 710
 711 void tegra_pmc_clk_init(void __iomem *pmc_base, struct tegra_clk *tegra_clks);
 712 void tegra_fixed_clk_init(struct tegra_clk *tegra_clks);
 713 int tegra_osc_clk_init(void __iomem *clk_base, struct tegra_clk *clks,
 714                        unsigned long *input_freqs, unsigned int num,
 715                        unsigned int clk_m_div, unsigned long *osc_freq,
 716                        unsigned long *pll_ref_freq);
 717 void tegra_super_clk_gen4_init(void __iomem *clk_base,
 718                         void __iomem *pmc_base, struct tegra_clk *tegra_clks,
 719                         struct tegra_clk_pll_params *pll_params);
 720
 721 #ifdef CONFIG_TEGRA_CLK_EMC
 722 struct clk *tegra_clk_register_emc(void __iomem *base, struct device_node *np,
 723                                    spinlock_t *lock);
 724 #else
 725 static inline struct clk *tegra_clk_register_emc(void __iomem *base,
 726                                                  struct device_node *np,
 727                                                  spinlock_t *lock)
 728 {
 729         return NULL;
 730 }
 731 #endif
 732
 733 void tegra114_clock_tune_cpu_trimmers_high(void);
 734 void tegra114_clock_tune_cpu_trimmers_low(void);
 735 void tegra114_clock_tune_cpu_trimmers_init(void);
 736 void tegra114_clock_assert_dfll_dvco_reset(void);
 737 void tegra114_clock_deassert_dfll_dvco_reset(void);
 738
 739 typedef void (*tegra_clk_apply_init_table_func)(void);
 740 extern tegra_clk_apply_init_table_func tegra_clk_apply_init_table;
 741 int tegra_pll_wait_for_lock(struct tegra_clk_pll *pll);
 742 u16 tegra_pll_get_fixed_mdiv(struct clk_hw *hw, unsigned long input_rate);
 743
 744 #endif /* TEGRA_CLK_H */