drivers/gpu/drm/i915/i915_gem_gtt.h

   1 /*
   2  * Copyright © 2014 Intel Corporation
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice (including the next
  12  * paragraph) shall be included in all copies or substantial portions of the
  13  * Software.
  14  *
  15  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  16  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  17  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  18  * THE AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
  19  * LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING
  20  * FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS
  21  * IN THE SOFTWARE.
  22  *
  23  * Please try to maintain the following order within this file unless it makes
  24  * sense to do otherwise. From top to bottom:
  25  * 1. typedefs
  26  * 2. #defines, and macros
  27  * 3. structure definitions
  28  * 4. function prototypes
  29  *
  30  * Within each section, please try to order by generation in ascending order,
  31  * from top to bottom (ie. gen6 on the top, gen8 on the bottom).
  32  */
  33
  34 #ifndef __I915_GEM_GTT_H__
  35 #define __I915_GEM_GTT_H__
  36
  37 struct drm_i915_file_private;
  38
  39 typedef uint32_t gen6_pte_t;
  40 typedef uint64_t gen8_pte_t;
  41 typedef uint64_t gen8_pde_t;
  42
  43 #define gtt_total_entries(gtt) ((gtt).base.total >> PAGE_SHIFT)
  44
  45
  46 /* gen6-hsw has bit 11-4 for physical addr bit 39-32 */
  47 #define GEN6_GTT_ADDR_ENCODE(addr)      ((addr) | (((addr) >> 28) & 0xff0))
  48 #define GEN6_PTE_ADDR_ENCODE(addr)      GEN6_GTT_ADDR_ENCODE(addr)
  49 #define GEN6_PDE_ADDR_ENCODE(addr)      GEN6_GTT_ADDR_ENCODE(addr)
  50 #define GEN6_PTE_CACHE_LLC              (2 << 1)
  51 #define GEN6_PTE_UNCACHED               (1 << 1)
  52 #define GEN6_PTE_VALID                  (1 << 0)
  53
  54 #define I915_PTES(pte_len)              (PAGE_SIZE / (pte_len))
  55 #define I915_PTE_MASK(pte_len)          (I915_PTES(pte_len) - 1)
  56 #define I915_PDES                       512
  57 #define I915_PDE_MASK                   (I915_PDES - 1)
  58 #define NUM_PTE(pde_shift)     (1 << (pde_shift - PAGE_SHIFT))
  59
  60 #define GEN6_PTES                       I915_PTES(sizeof(gen6_pte_t))
  61 #define GEN6_PD_SIZE                    (I915_PDES * PAGE_SIZE)
  62 #define GEN6_PD_ALIGN                   (PAGE_SIZE * 16)
  63 #define GEN6_PDE_SHIFT                  22
  64 #define GEN6_PDE_VALID                  (1 << 0)
  65
  66 #define GEN7_PTE_CACHE_L3_LLC           (3 << 1)
  67
  68 #define BYT_PTE_SNOOPED_BY_CPU_CACHES   (1 << 2)
  69 #define BYT_PTE_WRITEABLE               (1 << 1)
  70
  71 /* Cacheability Control is a 4-bit value. The low three bits are stored in bits
  72  * 3:1 of the PTE, while the fourth bit is stored in bit 11 of the PTE.
  73  */
  74 #define HSW_CACHEABILITY_CONTROL(bits)  ((((bits) & 0x7) << 1) | \
  75                                          (((bits) & 0x8) << (11 - 3)))
  76 #define HSW_WB_LLC_AGE3                 HSW_CACHEABILITY_CONTROL(0x2)
  77 #define HSW_WB_LLC_AGE0                 HSW_CACHEABILITY_CONTROL(0x3)
  78 #define HSW_WB_ELLC_LLC_AGE3            HSW_CACHEABILITY_CONTROL(0x8)
  79 #define HSW_WB_ELLC_LLC_AGE0            HSW_CACHEABILITY_CONTROL(0xb)
  80 #define HSW_WT_ELLC_LLC_AGE3            HSW_CACHEABILITY_CONTROL(0x7)
  81 #define HSW_WT_ELLC_LLC_AGE0            HSW_CACHEABILITY_CONTROL(0x6)
  82 #define HSW_PTE_UNCACHED                (0)
  83 #define HSW_GTT_ADDR_ENCODE(addr)       ((addr) | (((addr) >> 28) & 0x7f0))
  84 #define HSW_PTE_ADDR_ENCODE(addr)       HSW_GTT_ADDR_ENCODE(addr)
  85
  86 /* GEN8 legacy style address is defined as a 3 level page table:
  87  * 31:30 | 29:21 | 20:12 |  11:0
  88  * PDPE  |  PDE  |  PTE  | offset
  89  * The difference as compared to normal x86 3 level page table is the PDPEs are
  90  * programmed via register.
  91  */
  92 #define GEN8_PDPE_SHIFT                 30
  93 #define GEN8_PDPE_MASK                  0x3
  94 #define GEN8_PDE_SHIFT                  21
  95 #define GEN8_PDE_MASK                   0x1ff
  96 #define GEN8_PTE_SHIFT                  12
  97 #define GEN8_PTE_MASK                   0x1ff
  98 #define GEN8_LEGACY_PDPES               4
  99 #define GEN8_PTES                       I915_PTES(sizeof(gen8_pte_t))
 100
 101 #define PPAT_UNCACHED_INDEX             (_PAGE_PWT | _PAGE_PCD)
 102 #define PPAT_CACHED_PDE_INDEX           0 /* WB LLC */
 103 #define PPAT_CACHED_INDEX               _PAGE_PAT /* WB LLCeLLC */
 104 #define PPAT_DISPLAY_ELLC_INDEX         _PAGE_PCD /* WT eLLC */
 105
 106 #define CHV_PPAT_SNOOP                  (1<<6)
 107 #define GEN8_PPAT_AGE(x)                (x<<4)
 108 #define GEN8_PPAT_LLCeLLC               (3<<2)
 109 #define GEN8_PPAT_LLCELLC               (2<<2)
 110 #define GEN8_PPAT_LLC                   (1<<2)
 111 #define GEN8_PPAT_WB                    (3<<0)
 112 #define GEN8_PPAT_WT                    (2<<0)
 113 #define GEN8_PPAT_WC                    (1<<0)
 114 #define GEN8_PPAT_UC                    (0<<0)
 115 #define GEN8_PPAT_ELLC_OVERRIDE         (0<<2)
 116 #define GEN8_PPAT(i, x)                 ((uint64_t) (x) << ((i) * 8))
 117
 118 enum i915_ggtt_view_type {
 119         I915_GGTT_VIEW_NORMAL = 0,
 120         I915_GGTT_VIEW_ROTATED,
 121         I915_GGTT_VIEW_PARTIAL,
 122 };
 123
 124 struct intel_rotation_info {
 125         unsigned int height;
 126         unsigned int pitch;
 127         uint32_t pixel_format;
 128         uint64_t fb_modifier;
 129         unsigned int width_pages, height_pages;
 130         uint64_t size;
 131 };
 132
 133 struct i915_ggtt_view {
 134         enum i915_ggtt_view_type type;
 135
 136         union {
 137                 struct {
 138                         unsigned long offset;
 139                         unsigned int size;
 140                 } partial;
 141         } params;
 142
 143         struct sg_table *pages;
 144
 145         union {
 146                 struct intel_rotation_info rotation_info;
 147         };
 148 };
 149
 150 extern const struct i915_ggtt_view i915_ggtt_view_normal;
 151 extern const struct i915_ggtt_view i915_ggtt_view_rotated;
 152
 153 enum i915_cache_level;
 154
 155 /**
 156  * A VMA represents a GEM BO that is bound into an address space. Therefore, a
 157  * VMA's presence cannot be guaranteed before binding, or after unbinding the
 158  * object into/from the address space.
 159  *
 160  * To make things as simple as possible (ie. no refcounting), a VMA's lifetime
 161  * will always be <= an objects lifetime. So object refcounting should cover us.
 162  */
 163 struct i915_vma {
 164         struct drm_mm_node node;
 165         struct drm_i915_gem_object *obj;
 166         struct i915_address_space *vm;
 167
 168         /** Flags and address space this VMA is bound to */
 169 #define GLOBAL_BIND     (1<<0)
 170 #define LOCAL_BIND      (1<<1)
 171         unsigned int bound : 4;
 172
 173         /**
 174          * Support different GGTT views into the same object.
 175          * This means there can be multiple VMA mappings per object and per VM.
 176          * i915_ggtt_view_type is used to distinguish between those entries.
 177          * The default one of zero (I915_GGTT_VIEW_NORMAL) is default and also
 178          * assumed in GEM functions which take no ggtt view parameter.
 179          */
 180         struct i915_ggtt_view ggtt_view;
 181
 182         /** This object's place on the active/inactive lists */
 183         struct list_head mm_list;
 184
 185         struct list_head vma_link; /* Link in the object's VMA list */
 186
 187         /** This vma's place in the batchbuffer or on the eviction list */
 188         struct list_head exec_list;
 189
 190         /**
 191          * Used for performing relocations during execbuffer insertion.
 192          */
 193         struct hlist_node exec_node;
 194         unsigned long exec_handle;
 195         struct drm_i915_gem_exec_object2 *exec_entry;
 196
 197         /**
 198          * How many users have pinned this object in GTT space. The following
 199          * users can each hold at most one reference: pwrite/pread, execbuffer
 200          * (objects are not allowed multiple times for the same batchbuffer),
 201          * and the framebuffer code. When switching/pageflipping, the
 202          * framebuffer code has at most two buffers pinned per crtc.
 203          *
 204          * In the worst case this is 1 + 1 + 1 + 2*2 = 7. That would fit into 3
 205          * bits with absolutely no headroom. So use 4 bits. */
 206         unsigned int pin_count:4;
 207 #define DRM_I915_GEM_OBJECT_MAX_PIN_COUNT 0xf
 208 };
 209
 210 struct i915_page_table {
 211         struct page *page;
 212         dma_addr_t daddr;
 213
 214         unsigned long *used_ptes;
 215 };
 216
 217 struct i915_page_directory {
 218         struct page *page; /* NULL for GEN6-GEN7 */
 219         union {
 220                 uint32_t pd_offset;
 221                 dma_addr_t daddr;
 222         };
 223
 224         unsigned long *used_pdes;
 225         struct i915_page_table *page_table[I915_PDES]; /* PDEs */
 226 };
 227
 228 struct i915_page_directory_pointer {
 229         /* struct page *page; */
 230         DECLARE_BITMAP(used_pdpes, GEN8_LEGACY_PDPES);
 231         struct i915_page_directory *page_directory[GEN8_LEGACY_PDPES];
 232 };
 233
 234 struct i915_address_space {
 235         struct drm_mm mm;
 236         struct drm_device *dev;
 237         struct list_head global_link;
 238         u64 start;              /* Start offset always 0 for dri2 */
 239         u64 total;              /* size addr space maps (ex. 2GB for ggtt) */
 240
 241         struct {
 242                 dma_addr_t addr;
 243                 struct page *page;
 244         } scratch;
 245
 246         /**
 247          * List of objects currently involved in rendering.
 248          *
 249          * Includes buffers having the contents of their GPU caches
 250          * flushed, not necessarily primitives. last_read_req
 251          * represents when the rendering involved will be completed.
 252          *
 253          * A reference is held on the buffer while on this list.
 254          */
 255         struct list_head active_list;
 256
 257         /**
 258          * LRU list of objects which are not in the ringbuffer and
 259          * are ready to unbind, but are still in the GTT.
 260          *
 261          * last_read_req is NULL while an object is in this list.
 262          *
 263          * A reference is not held on the buffer while on this list,
 264          * as merely being GTT-bound shouldn't prevent its being
 265          * freed, and we'll pull it off the list in the free path.
 266          */
 267         struct list_head inactive_list;
 268
 269         /* FIXME: Need a more generic return type */
 270         gen6_pte_t (*pte_encode)(dma_addr_t addr,
 271                                  enum i915_cache_level level,
 272                                  bool valid, u32 flags); /* Create a valid PTE */
 273         /* flags for pte_encode */
 274 #define PTE_READ_ONLY   (1<<0)
 275         int (*allocate_va_range)(struct i915_address_space *vm,
 276                                  uint64_t start,
 277                                  uint64_t length);
 278         void (*clear_range)(struct i915_address_space *vm,
 279                             uint64_t start,
 280                             uint64_t length,
 281                             bool use_scratch);
 282         void (*insert_entries)(struct i915_address_space *vm,
 283                                struct sg_table *st,
 284                                uint64_t start,
 285                                enum i915_cache_level cache_level, u32 flags);
 286         void (*cleanup)(struct i915_address_space *vm);
 287         /** Unmap an object from an address space. This usually consists of
 288          * setting the valid PTE entries to a reserved scratch page. */
 289         void (*unbind_vma)(struct i915_vma *vma);
 290         /* Map an object into an address space with the given cache flags. */
 291         int (*bind_vma)(struct i915_vma *vma,
 292                         enum i915_cache_level cache_level,
 293                         u32 flags);
 294 };
 295
 296 /* The Graphics Translation Table is the way in which GEN hardware translates a
 297  * Graphics Virtual Address into a Physical Address. In addition to the normal
 298  * collateral associated with any va->pa translations GEN hardware also has a
 299  * portion of the GTT which can be mapped by the CPU and remain both coherent
 300  * and correct (in cases like swizzling). That region is referred to as GMADR in
 301  * the spec.
 302  */
 303 struct i915_gtt {
 304         struct i915_address_space base;
 305
 306         size_t stolen_size;             /* Total size of stolen memory */
 307         u64 mappable_end;               /* End offset that we can CPU map */
 308         struct io_mapping *mappable;    /* Mapping to our CPU mappable region */
 309         phys_addr_t mappable_base;      /* PA of our GMADR */
 310
 311         /** "Graphics Stolen Memory" holds the global PTEs */
 312         void __iomem *gsm;
 313
 314         bool do_idle_maps;
 315
 316         int mtrr;
 317
 318         /* global gtt ops */
 319         int (*gtt_probe)(struct drm_device *dev, u64 *gtt_total,
 320                           size_t *stolen, phys_addr_t *mappable_base,
 321                           u64 *mappable_end);
 322 };
 323
 324 struct i915_hw_ppgtt {
 325         struct i915_address_space base;
 326         struct kref ref;
 327         struct drm_mm_node node;
 328         unsigned long pd_dirty_rings;
 329         union {
 330                 struct i915_page_directory_pointer pdp;
 331                 struct i915_page_directory pd;
 332         };
 333
 334         struct i915_page_table *scratch_pt;
 335         struct i915_page_directory *scratch_pd;
 336
 337         struct drm_i915_file_private *file_priv;
 338
 339         gen6_pte_t __iomem *pd_addr;
 340
 341         int (*enable)(struct i915_hw_ppgtt *ppgtt);
 342         int (*switch_mm)(struct i915_hw_ppgtt *ppgtt,
 343                          struct drm_i915_gem_request *req);
 344         void (*debug_dump)(struct i915_hw_ppgtt *ppgtt, struct seq_file *m);
 345 };
 346
 347 /* For each pde iterates over every pde between from start until start + length.
 348  * If start, and start+length are not perfectly divisible, the macro will round
 349  * down, and up as needed. The macro modifies pde, start, and length. Dev is
 350  * only used to differentiate shift values. Temp is temp.  On gen6/7, start = 0,
 351  * and length = 2G effectively iterates over every PDE in the system.
 352  *
 353  * XXX: temp is not actually needed, but it saves doing the ALIGN operation.
 354  */
 355 #define gen6_for_each_pde(pt, pd, start, length, temp, iter) \
 356         for (iter = gen6_pde_index(start); \
 357              pt = (pd)->page_table[iter], length > 0 && iter < I915_PDES; \
 358              iter++, \
 359              temp = ALIGN(start+1, 1 << GEN6_PDE_SHIFT) - start, \
 360              temp = min_t(unsigned, temp, length), \
 361              start += temp, length -= temp)
 362
 363 #define gen6_for_all_pdes(pt, ppgtt, iter)  \
 364         for (iter = 0;          \
 365              pt = ppgtt->pd.page_table[iter], iter < I915_PDES; \
 366              iter++)
 367
 368 static inline uint32_t i915_pte_index(uint64_t address, uint32_t pde_shift)
 369 {
 370         const uint32_t mask = NUM_PTE(pde_shift) - 1;
 371
 372         return (address >> PAGE_SHIFT) & mask;
 373 }
 374
 375 /* Helper to counts the number of PTEs within the given length. This count
 376  * does not cross a page table boundary, so the max value would be
 377  * GEN6_PTES for GEN6, and GEN8_PTES for GEN8.
 378 */
 379 static inline uint32_t i915_pte_count(uint64_t addr, size_t length,
 380                                       uint32_t pde_shift)
 381 {
 382         const uint64_t mask = ~((1 << pde_shift) - 1);
 383         uint64_t end;
 384
 385         WARN_ON(length == 0);
 386         WARN_ON(offset_in_page(addr|length));
 387
 388         end = addr + length;
 389
 390         if ((addr & mask) != (end & mask))
 391                 return NUM_PTE(pde_shift) - i915_pte_index(addr, pde_shift);
 392
 393         return i915_pte_index(end, pde_shift) - i915_pte_index(addr, pde_shift);
 394 }
 395
 396 static inline uint32_t i915_pde_index(uint64_t addr, uint32_t shift)
 397 {
 398         return (addr >> shift) & I915_PDE_MASK;
 399 }
 400
 401 static inline uint32_t gen6_pte_index(uint32_t addr)
 402 {
 403         return i915_pte_index(addr, GEN6_PDE_SHIFT);
 404 }
 405
 406 static inline size_t gen6_pte_count(uint32_t addr, uint32_t length)
 407 {
 408         return i915_pte_count(addr, length, GEN6_PDE_SHIFT);
 409 }
 410
 411 static inline uint32_t gen6_pde_index(uint32_t addr)
 412 {
 413         return i915_pde_index(addr, GEN6_PDE_SHIFT);
 414 }
 415
 416 /* Equivalent to the gen6 version, For each pde iterates over every pde
 417  * between from start until start + length. On gen8+ it simply iterates
 418  * over every page directory entry in a page directory.
 419  */
 420 #define gen8_for_each_pde(pt, pd, start, length, temp, iter)            \
 421         for (iter = gen8_pde_index(start); \
 422              pt = (pd)->page_table[iter], length > 0 && iter < I915_PDES;       \
 423              iter++,                            \
 424              temp = ALIGN(start+1, 1 << GEN8_PDE_SHIFT) - start,        \
 425              temp = min(temp, length),                                  \
 426              start += temp, length -= temp)
 427
 428 #define gen8_for_each_pdpe(pd, pdp, start, length, temp, iter)          \
 429         for (iter = gen8_pdpe_index(start);     \
 430              pd = (pdp)->page_directory[iter], length > 0 && iter < GEN8_LEGACY_PDPES;  \
 431              iter++,                            \
 432              temp = ALIGN(start+1, 1 << GEN8_PDPE_SHIFT) - start,       \
 433              temp = min(temp, length),                                  \
 434              start += temp, length -= temp)
 435
 436 /* Clamp length to the next page_directory boundary */
 437 static inline uint64_t gen8_clamp_pd(uint64_t start, uint64_t length)
 438 {
 439         uint64_t next_pd = ALIGN(start + 1, 1 << GEN8_PDPE_SHIFT);
 440
 441         if (next_pd > (start + length))
 442                 return length;
 443
 444         return next_pd - start;
 445 }
 446
 447 static inline uint32_t gen8_pte_index(uint64_t address)
 448 {
 449         return i915_pte_index(address, GEN8_PDE_SHIFT);
 450 }
 451
 452 static inline uint32_t gen8_pde_index(uint64_t address)
 453 {
 454         return i915_pde_index(address, GEN8_PDE_SHIFT);
 455 }
 456
 457 static inline uint32_t gen8_pdpe_index(uint64_t address)
 458 {
 459         return (address >> GEN8_PDPE_SHIFT) & GEN8_PDPE_MASK;
 460 }
 461
 462 static inline uint32_t gen8_pml4e_index(uint64_t address)
 463 {
 464         WARN_ON(1); /* For 64B */
 465         return 0;
 466 }
 467
 468 static inline size_t gen8_pte_count(uint64_t address, uint64_t length)
 469 {
 470         return i915_pte_count(address, length, GEN8_PDE_SHIFT);
 471 }
 472
 473 static inline dma_addr_t
 474 i915_page_dir_dma_addr(const struct i915_hw_ppgtt *ppgtt, const unsigned n)
 475 {
 476         return test_bit(n, ppgtt->pdp.used_pdpes) ?
 477                 ppgtt->pdp.page_directory[n]->daddr :
 478                 ppgtt->scratch_pd->daddr;
 479 }
 480
 481 int i915_gem_gtt_init(struct drm_device *dev);
 482 void i915_gem_init_global_gtt(struct drm_device *dev);
 483 void i915_global_gtt_cleanup(struct drm_device *dev);
 484
 485
 486 int i915_ppgtt_init(struct drm_device *dev, struct i915_hw_ppgtt *ppgtt);
 487 int i915_ppgtt_init_hw(struct drm_device *dev);
 488 int i915_ppgtt_init_ring(struct drm_i915_gem_request *req);
 489 void i915_ppgtt_release(struct kref *kref);
 490 struct i915_hw_ppgtt *i915_ppgtt_create(struct drm_device *dev,
 491                                         struct drm_i915_file_private *fpriv);
 492 static inline void i915_ppgtt_get(struct i915_hw_ppgtt *ppgtt)
 493 {
 494         if (ppgtt)
 495                 kref_get(&ppgtt->ref);
 496 }
 497 static inline void i915_ppgtt_put(struct i915_hw_ppgtt *ppgtt)
 498 {
 499         if (ppgtt)
 500                 kref_put(&ppgtt->ref, i915_ppgtt_release);
 501 }
 502
 503 void i915_check_and_clear_faults(struct drm_device *dev);
 504 void i915_gem_suspend_gtt_mappings(struct drm_device *dev);
 505 void i915_gem_restore_gtt_mappings(struct drm_device *dev);
 506
 507 int __must_check i915_gem_gtt_prepare_object(struct drm_i915_gem_object *obj);
 508 void i915_gem_gtt_finish_object(struct drm_i915_gem_object *obj);
 509
 510 static inline bool
 511 i915_ggtt_view_equal(const struct i915_ggtt_view *a,
 512                      const struct i915_ggtt_view *b)
 513 {
 514         if (WARN_ON(!a || !b))
 515                 return false;
 516
 517         if (a->type != b->type)
 518                 return false;
 519         if (a->type == I915_GGTT_VIEW_PARTIAL)
 520                 return !memcmp(&a->params, &b->params, sizeof(a->params));
 521         return true;
 522 }
 523
 524 size_t
 525 i915_ggtt_view_size(struct drm_i915_gem_object *obj,
 526                     const struct i915_ggtt_view *view);
 527
 528 #endif