drivers/gpu/drm/i915/i915_reg.h

   1 /* Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   2  * All Rights Reserved.
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the
   6  * "Software"), to deal in the Software without restriction, including
   7  * without limitation the rights to use, copy, modify, merge, publish,
   8  * distribute, sub license, and/or sell copies of the Software, and to
   9  * permit persons to whom the Software is furnished to do so, subject to
  10  * the following conditions:
  11  *
  12  * The above copyright notice and this permission notice (including the
  13  * next paragraph) shall be included in all copies or substantial portions
  14  * of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  17  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  18  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  19  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  20  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  21  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  22  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  23  */
  24
  25 #ifndef _I915_REG_H_
  26 #define _I915_REG_H_
  27
  28 #define _PIPE(pipe, a, b) ((a) + (pipe)*((b)-(a)))
  29 #define _TRANSCODER(tran, a, b) ((a) + (tran)*((b)-(a)))
  30
  31 #define _PORT(port, a, b) ((a) + (port)*((b)-(a)))
  32
  33 #define _MASKED_BIT_ENABLE(a) (((a) << 16) | (a))
  34 #define _MASKED_BIT_DISABLE(a) ((a) << 16)
  35
  36 /*
  37  * The Bridge device's PCI config space has information about the
  38  * fb aperture size and the amount of pre-reserved memory.
  39  * This is all handled in the intel-gtt.ko module. i915.ko only
  40  * cares about the vga bit for the vga rbiter.
  41  */
  42 #define INTEL_GMCH_CTRL         0x52
  43 #define INTEL_GMCH_VGA_DISABLE  (1 << 1)
  44 #define SNB_GMCH_CTRL           0x50
  45 #define    SNB_GMCH_GGMS_SHIFT  8 /* GTT Graphics Memory Size */
  46 #define    SNB_GMCH_GGMS_MASK   0x3
  47 #define    SNB_GMCH_GMS_SHIFT   3 /* Graphics Mode Select */
  48 #define    SNB_GMCH_GMS_MASK    0x1f
  49
  50
  51 /* PCI config space */
  52
  53 #define HPLLCC  0xc0 /* 855 only */
  54 #define   GC_CLOCK_CONTROL_MASK         (0xf << 0)
  55 #define   GC_CLOCK_133_200              (0 << 0)
  56 #define   GC_CLOCK_100_200              (1 << 0)
  57 #define   GC_CLOCK_100_133              (2 << 0)
  58 #define   GC_CLOCK_166_250              (3 << 0)
  59 #define GCFGC2  0xda
  60 #define GCFGC   0xf0 /* 915+ only */
  61 #define   GC_LOW_FREQUENCY_ENABLE       (1 << 7)
  62 #define   GC_DISPLAY_CLOCK_190_200_MHZ  (0 << 4)
  63 #define   GC_DISPLAY_CLOCK_333_MHZ      (4 << 4)
  64 #define   GC_DISPLAY_CLOCK_MASK         (7 << 4)
  65 #define   GM45_GC_RENDER_CLOCK_MASK     (0xf << 0)
  66 #define   GM45_GC_RENDER_CLOCK_266_MHZ  (8 << 0)
  67 #define   GM45_GC_RENDER_CLOCK_320_MHZ  (9 << 0)
  68 #define   GM45_GC_RENDER_CLOCK_400_MHZ  (0xb << 0)
  69 #define   GM45_GC_RENDER_CLOCK_533_MHZ  (0xc << 0)
  70 #define   I965_GC_RENDER_CLOCK_MASK     (0xf << 0)
  71 #define   I965_GC_RENDER_CLOCK_267_MHZ  (2 << 0)
  72 #define   I965_GC_RENDER_CLOCK_333_MHZ  (3 << 0)
  73 #define   I965_GC_RENDER_CLOCK_444_MHZ  (4 << 0)
  74 #define   I965_GC_RENDER_CLOCK_533_MHZ  (5 << 0)
  75 #define   I945_GC_RENDER_CLOCK_MASK     (7 << 0)
  76 #define   I945_GC_RENDER_CLOCK_166_MHZ  (0 << 0)
  77 #define   I945_GC_RENDER_CLOCK_200_MHZ  (1 << 0)
  78 #define   I945_GC_RENDER_CLOCK_250_MHZ  (3 << 0)
  79 #define   I945_GC_RENDER_CLOCK_400_MHZ  (5 << 0)
  80 #define   I915_GC_RENDER_CLOCK_MASK     (7 << 0)
  81 #define   I915_GC_RENDER_CLOCK_166_MHZ  (0 << 0)
  82 #define   I915_GC_RENDER_CLOCK_200_MHZ  (1 << 0)
  83 #define   I915_GC_RENDER_CLOCK_333_MHZ  (4 << 0)
  84 #define LBB     0xf4
  85
  86 /* Graphics reset regs */
  87 #define I965_GDRST 0xc0 /* PCI config register */
  88 #define ILK_GDSR 0x2ca4 /* MCHBAR offset */
  89 #define  GRDOM_FULL     (0<<2)
  90 #define  GRDOM_RENDER   (1<<2)
  91 #define  GRDOM_MEDIA    (3<<2)
  92 #define  GRDOM_MASK     (3<<2)
  93 #define  GRDOM_RESET_ENABLE (1<<0)
  94
  95 #define GEN6_MBCUNIT_SNPCR      0x900c /* for LLC config */
  96 #define   GEN6_MBC_SNPCR_SHIFT  21
  97 #define   GEN6_MBC_SNPCR_MASK   (3<<21)
  98 #define   GEN6_MBC_SNPCR_MAX    (0<<21)
  99 #define   GEN6_MBC_SNPCR_MED    (1<<21)
 100 #define   GEN6_MBC_SNPCR_LOW    (2<<21)
 101 #define   GEN6_MBC_SNPCR_MIN    (3<<21) /* only 1/16th of the cache is shared */
 102
 103 #define GEN6_MBCTL              0x0907c
 104 #define   GEN6_MBCTL_ENABLE_BOOT_FETCH  (1 << 4)
 105 #define   GEN6_MBCTL_CTX_FETCH_NEEDED   (1 << 3)
 106 #define   GEN6_MBCTL_BME_UPDATE_ENABLE  (1 << 2)
 107 #define   GEN6_MBCTL_MAE_UPDATE_ENABLE  (1 << 1)
 108 #define   GEN6_MBCTL_BOOT_FETCH_MECH    (1 << 0)
 109
 110 #define GEN6_GDRST      0x941c
 111 #define  GEN6_GRDOM_FULL                (1 << 0)
 112 #define  GEN6_GRDOM_RENDER              (1 << 1)
 113 #define  GEN6_GRDOM_MEDIA               (1 << 2)
 114 #define  GEN6_GRDOM_BLT                 (1 << 3)
 115
 116 #define RING_PP_DIR_BASE(ring)          ((ring)->mmio_base+0x228)
 117 #define RING_PP_DIR_BASE_READ(ring)     ((ring)->mmio_base+0x518)
 118 #define RING_PP_DIR_DCLV(ring)          ((ring)->mmio_base+0x220)
 119 #define   PP_DIR_DCLV_2G                0xffffffff
 120
 121 #define GAM_ECOCHK                      0x4090
 122 #define   ECOCHK_SNB_BIT                (1<<10)
 123 #define   HSW_ECOCHK_ARB_PRIO_SOL       (1<<6)
 124 #define   ECOCHK_PPGTT_CACHE64B         (0x3<<3)
 125 #define   ECOCHK_PPGTT_CACHE4B          (0x0<<3)
 126 #define   ECOCHK_PPGTT_GFDT_IVB         (0x1<<4)
 127 #define   ECOCHK_PPGTT_LLC_IVB          (0x1<<3)
 128 #define   ECOCHK_PPGTT_UC_HSW           (0x1<<3)
 129 #define   ECOCHK_PPGTT_WT_HSW           (0x2<<3)
 130 #define   ECOCHK_PPGTT_WB_HSW           (0x3<<3)
 131
 132 #define GAC_ECO_BITS                    0x14090
 133 #define   ECOBITS_SNB_BIT               (1<<13)
 134 #define   ECOBITS_PPGTT_CACHE64B        (3<<8)
 135 #define   ECOBITS_PPGTT_CACHE4B         (0<<8)
 136
 137 #define GAB_CTL                         0x24000
 138 #define   GAB_CTL_CONT_AFTER_PAGEFAULT  (1<<8)
 139
 140 /* VGA stuff */
 141
 142 #define VGA_ST01_MDA 0x3ba
 143 #define VGA_ST01_CGA 0x3da
 144
 145 #define VGA_MSR_WRITE 0x3c2
 146 #define VGA_MSR_READ 0x3cc
 147 #define   VGA_MSR_MEM_EN (1<<1)
 148 #define   VGA_MSR_CGA_MODE (1<<0)
 149
 150 /*
 151  * SR01 is the only VGA register touched on non-UMS setups.
 152  * VLV doesn't do UMS, so the sequencer index/data registers
 153  * are the only VGA registers which need to include
 154  * display_mmio_offset.
 155  */
 156 #define VGA_SR_INDEX (dev_priv->info->display_mmio_offset + 0x3c4)
 157 #define SR01                    1
 158 #define VGA_SR_DATA (dev_priv->info->display_mmio_offset + 0x3c5)
 159
 160 #define VGA_AR_INDEX 0x3c0
 161 #define   VGA_AR_VID_EN (1<<5)
 162 #define VGA_AR_DATA_WRITE 0x3c0
 163 #define VGA_AR_DATA_READ 0x3c1
 164
 165 #define VGA_GR_INDEX 0x3ce
 166 #define VGA_GR_DATA 0x3cf
 167 /* GR05 */
 168 #define   VGA_GR_MEM_READ_MODE_SHIFT 3
 169 #define     VGA_GR_MEM_READ_MODE_PLANE 1
 170 /* GR06 */
 171 #define   VGA_GR_MEM_MODE_MASK 0xc
 172 #define   VGA_GR_MEM_MODE_SHIFT 2
 173 #define   VGA_GR_MEM_A0000_AFFFF 0
 174 #define   VGA_GR_MEM_A0000_BFFFF 1
 175 #define   VGA_GR_MEM_B0000_B7FFF 2
 176 #define   VGA_GR_MEM_B0000_BFFFF 3
 177
 178 #define VGA_DACMASK 0x3c6
 179 #define VGA_DACRX 0x3c7
 180 #define VGA_DACWX 0x3c8
 181 #define VGA_DACDATA 0x3c9
 182
 183 #define VGA_CR_INDEX_MDA 0x3b4
 184 #define VGA_CR_DATA_MDA 0x3b5
 185 #define VGA_CR_INDEX_CGA 0x3d4
 186 #define VGA_CR_DATA_CGA 0x3d5
 187
 188 /*
 189  * Memory interface instructions used by the kernel
 190  */
 191 #define MI_INSTR(opcode, flags) (((opcode) << 23) | (flags))
 192
 193 #define MI_NOOP                 MI_INSTR(0, 0)
 194 #define MI_USER_INTERRUPT       MI_INSTR(0x02, 0)
 195 #define MI_WAIT_FOR_EVENT       MI_INSTR(0x03, 0)
 196 #define   MI_WAIT_FOR_OVERLAY_FLIP      (1<<16)
 197 #define   MI_WAIT_FOR_PLANE_B_FLIP      (1<<6)
 198 #define   MI_WAIT_FOR_PLANE_A_FLIP      (1<<2)
 199 #define   MI_WAIT_FOR_PLANE_A_SCANLINES (1<<1)
 200 #define MI_FLUSH                MI_INSTR(0x04, 0)
 201 #define   MI_READ_FLUSH         (1 << 0)
 202 #define   MI_EXE_FLUSH          (1 << 1)
 203 #define   MI_NO_WRITE_FLUSH     (1 << 2)
 204 #define   MI_SCENE_COUNT        (1 << 3) /* just increment scene count */
 205 #define   MI_END_SCENE          (1 << 4) /* flush binner and incr scene count */
 206 #define   MI_INVALIDATE_ISP     (1 << 5) /* invalidate indirect state pointers */
 207 #define MI_BATCH_BUFFER_END     MI_INSTR(0x0a, 0)
 208 #define MI_SUSPEND_FLUSH        MI_INSTR(0x0b, 0)
 209 #define   MI_SUSPEND_FLUSH_EN   (1<<0)
 210 #define MI_REPORT_HEAD          MI_INSTR(0x07, 0)
 211 #define MI_OVERLAY_FLIP         MI_INSTR(0x11, 0)
 212 #define   MI_OVERLAY_CONTINUE   (0x0<<21)
 213 #define   MI_OVERLAY_ON         (0x1<<21)
 214 #define   MI_OVERLAY_OFF        (0x2<<21)
 215 #define MI_LOAD_SCAN_LINES_INCL MI_INSTR(0x12, 0)
 216 #define MI_DISPLAY_FLIP         MI_INSTR(0x14, 2)
 217 #define MI_DISPLAY_FLIP_I915    MI_INSTR(0x14, 1)
 218 #define   MI_DISPLAY_FLIP_PLANE(n) ((n) << 20)
 219 /* IVB has funny definitions for which plane to flip. */
 220 #define   MI_DISPLAY_FLIP_IVB_PLANE_A  (0 << 19)
 221 #define   MI_DISPLAY_FLIP_IVB_PLANE_B  (1 << 19)
 222 #define   MI_DISPLAY_FLIP_IVB_SPRITE_A (2 << 19)
 223 #define   MI_DISPLAY_FLIP_IVB_SPRITE_B (3 << 19)
 224 #define   MI_DISPLAY_FLIP_IVB_PLANE_C  (4 << 19)
 225 #define   MI_DISPLAY_FLIP_IVB_SPRITE_C (5 << 19)
 226 #define MI_ARB_ON_OFF           MI_INSTR(0x08, 0)
 227 #define   MI_ARB_ENABLE                 (1<<0)
 228 #define   MI_ARB_DISABLE                (0<<0)
 229
 230 #define MI_SET_CONTEXT          MI_INSTR(0x18, 0)
 231 #define   MI_MM_SPACE_GTT               (1<<8)
 232 #define   MI_MM_SPACE_PHYSICAL          (0<<8)
 233 #define   MI_SAVE_EXT_STATE_EN          (1<<3)
 234 #define   MI_RESTORE_EXT_STATE_EN       (1<<2)
 235 #define   MI_FORCE_RESTORE              (1<<1)
 236 #define   MI_RESTORE_INHIBIT            (1<<0)
 237 #define MI_STORE_DWORD_IMM      MI_INSTR(0x20, 1)
 238 #define   MI_MEM_VIRTUAL        (1 << 22) /* 965+ only */
 239 #define MI_STORE_DWORD_INDEX    MI_INSTR(0x21, 1)
 240 #define   MI_STORE_DWORD_INDEX_SHIFT 2
 241 /* Official intel docs are somewhat sloppy concerning MI_LOAD_REGISTER_IMM:
 242  * - Always issue a MI_NOOP _before_ the MI_LOAD_REGISTER_IMM - otherwise hw
 243  *   simply ignores the register load under certain conditions.
 244  * - One can actually load arbitrary many arbitrary registers: Simply issue x
 245  *   address/value pairs. Don't overdue it, though, x <= 2^4 must hold!
 246  */
 247 #define MI_LOAD_REGISTER_IMM(x) MI_INSTR(0x22, 2*x-1)
 248 #define MI_FLUSH_DW             MI_INSTR(0x26, 1) /* for GEN6 */
 249 #define   MI_FLUSH_DW_STORE_INDEX       (1<<21)
 250 #define   MI_INVALIDATE_TLB             (1<<18)
 251 #define   MI_FLUSH_DW_OP_STOREDW        (1<<14)
 252 #define   MI_INVALIDATE_BSD             (1<<7)
 253 #define   MI_FLUSH_DW_USE_GTT           (1<<2)
 254 #define   MI_FLUSH_DW_USE_PPGTT         (0<<2)
 255 #define MI_BATCH_BUFFER         MI_INSTR(0x30, 1)
 256 #define   MI_BATCH_NON_SECURE           (1)
 257 /* for snb/ivb/vlv this also means "batch in ppgtt" when ppgtt is enabled. */
 258 #define   MI_BATCH_NON_SECURE_I965      (1<<8)
 259 #define   MI_BATCH_PPGTT_HSW            (1<<8)
 260 #define   MI_BATCH_NON_SECURE_HSW       (1<<13)
 261 #define MI_BATCH_BUFFER_START   MI_INSTR(0x31, 0)
 262 #define   MI_BATCH_GTT              (2<<6) /* aliased with (1<<7) on gen4 */
 263 #define MI_SEMAPHORE_MBOX       MI_INSTR(0x16, 1) /* gen6+ */
 264 #define  MI_SEMAPHORE_GLOBAL_GTT    (1<<22)
 265 #define  MI_SEMAPHORE_UPDATE        (1<<21)
 266 #define  MI_SEMAPHORE_COMPARE       (1<<20)
 267 #define  MI_SEMAPHORE_REGISTER      (1<<18)
 268 #define  MI_SEMAPHORE_SYNC_RV       (2<<16)
 269 #define  MI_SEMAPHORE_SYNC_RB       (0<<16)
 270 #define  MI_SEMAPHORE_SYNC_VR       (0<<16)
 271 #define  MI_SEMAPHORE_SYNC_VB       (2<<16)
 272 #define  MI_SEMAPHORE_SYNC_BR       (2<<16)
 273 #define  MI_SEMAPHORE_SYNC_BV       (0<<16)
 274 #define  MI_SEMAPHORE_SYNC_INVALID  (1<<0)
 275 /*
 276  * 3D instructions used by the kernel
 277  */
 278 #define GFX_INSTR(opcode, flags) ((0x3 << 29) | ((opcode) << 24) | (flags))
 279
 280 #define GFX_OP_RASTER_RULES    ((0x3<<29)|(0x7<<24))
 281 #define GFX_OP_SCISSOR         ((0x3<<29)|(0x1c<<24)|(0x10<<19))
 282 #define   SC_UPDATE_SCISSOR       (0x1<<1)
 283 #define   SC_ENABLE_MASK          (0x1<<0)
 284 #define   SC_ENABLE               (0x1<<0)
 285 #define GFX_OP_LOAD_INDIRECT   ((0x3<<29)|(0x1d<<24)|(0x7<<16))
 286 #define GFX_OP_SCISSOR_INFO    ((0x3<<29)|(0x1d<<24)|(0x81<<16)|(0x1))
 287 #define   SCI_YMIN_MASK      (0xffff<<16)
 288 #define   SCI_XMIN_MASK      (0xffff<<0)
 289 #define   SCI_YMAX_MASK      (0xffff<<16)
 290 #define   SCI_XMAX_MASK      (0xffff<<0)
 291 #define GFX_OP_SCISSOR_ENABLE    ((0x3<<29)|(0x1c<<24)|(0x10<<19))
 292 #define GFX_OP_SCISSOR_RECT      ((0x3<<29)|(0x1d<<24)|(0x81<<16)|1)
 293 #define GFX_OP_COLOR_FACTOR      ((0x3<<29)|(0x1d<<24)|(0x1<<16)|0x0)
 294 #define GFX_OP_STIPPLE           ((0x3<<29)|(0x1d<<24)|(0x83<<16))
 295 #define GFX_OP_MAP_INFO          ((0x3<<29)|(0x1d<<24)|0x4)
 296 #define GFX_OP_DESTBUFFER_VARS   ((0x3<<29)|(0x1d<<24)|(0x85<<16)|0x0)
 297 #define GFX_OP_DESTBUFFER_INFO   ((0x3<<29)|(0x1d<<24)|(0x8e<<16)|1)
 298 #define GFX_OP_DRAWRECT_INFO     ((0x3<<29)|(0x1d<<24)|(0x80<<16)|(0x3))
 299 #define GFX_OP_DRAWRECT_INFO_I965  ((0x7900<<16)|0x2)
 300 #define SRC_COPY_BLT_CMD                ((2<<29)|(0x43<<22)|4)
 301 #define XY_SRC_COPY_BLT_CMD             ((2<<29)|(0x53<<22)|6)
 302 #define XY_MONO_SRC_COPY_IMM_BLT        ((2<<29)|(0x71<<22)|5)
 303 #define XY_SRC_COPY_BLT_WRITE_ALPHA     (1<<21)
 304 #define XY_SRC_COPY_BLT_WRITE_RGB       (1<<20)
 305 #define   BLT_DEPTH_8                   (0<<24)
 306 #define   BLT_DEPTH_16_565              (1<<24)
 307 #define   BLT_DEPTH_16_1555             (2<<24)
 308 #define   BLT_DEPTH_32                  (3<<24)
 309 #define   BLT_ROP_GXCOPY                (0xcc<<16)
 310 #define XY_SRC_COPY_BLT_SRC_TILED       (1<<15) /* 965+ only */
 311 #define XY_SRC_COPY_BLT_DST_TILED       (1<<11) /* 965+ only */
 312 #define CMD_OP_DISPLAYBUFFER_INFO ((0x0<<29)|(0x14<<23)|2)
 313 #define   ASYNC_FLIP                (1<<22)
 314 #define   DISPLAY_PLANE_A           (0<<20)
 315 #define   DISPLAY_PLANE_B           (1<<20)
 316 #define GFX_OP_PIPE_CONTROL(len)        ((0x3<<29)|(0x3<<27)|(0x2<<24)|(len-2))
 317 #define   PIPE_CONTROL_GLOBAL_GTT_IVB                   (1<<24) /* gen7+ */
 318 #define   PIPE_CONTROL_CS_STALL                         (1<<20)
 319 #define   PIPE_CONTROL_TLB_INVALIDATE                   (1<<18)
 320 #define   PIPE_CONTROL_QW_WRITE                         (1<<14)
 321 #define   PIPE_CONTROL_DEPTH_STALL                      (1<<13)
 322 #define   PIPE_CONTROL_WRITE_FLUSH                      (1<<12)
 323 #define   PIPE_CONTROL_RENDER_TARGET_CACHE_FLUSH        (1<<12) /* gen6+ */
 324 #define   PIPE_CONTROL_INSTRUCTION_CACHE_INVALIDATE     (1<<11) /* MBZ on Ironlake */
 325 #define   PIPE_CONTROL_TEXTURE_CACHE_INVALIDATE         (1<<10) /* GM45+ only */
 326 #define   PIPE_CONTROL_INDIRECT_STATE_DISABLE           (1<<9)
 327 #define   PIPE_CONTROL_NOTIFY                           (1<<8)
 328 #define   PIPE_CONTROL_VF_CACHE_INVALIDATE              (1<<4)
 329 #define   PIPE_CONTROL_CONST_CACHE_INVALIDATE           (1<<3)
 330 #define   PIPE_CONTROL_STATE_CACHE_INVALIDATE           (1<<2)
 331 #define   PIPE_CONTROL_STALL_AT_SCOREBOARD              (1<<1)
 332 #define   PIPE_CONTROL_DEPTH_CACHE_FLUSH                (1<<0)
 333 #define   PIPE_CONTROL_GLOBAL_GTT (1<<2) /* in addr dword */
 334
 335
 336 /*
 337  * Reset registers
 338  */
 339 #define DEBUG_RESET_I830                0x6070
 340 #define  DEBUG_RESET_FULL               (1<<7)
 341 #define  DEBUG_RESET_RENDER             (1<<8)
 342 #define  DEBUG_RESET_DISPLAY            (1<<9)
 343
 344 /*
 345  * DPIO - a special bus for various display related registers to hide behind:
 346  *  0x800c: m1, m2, n, p1, p2, k dividers
 347  *  0x8014: REF and SFR select
 348  *  0x8014: N divider, VCO select
 349  *  0x801c/3c: core clock bits
 350  *  0x8048/68: low pass filter coefficients
 351  *  0x8100: fast clock controls
 352  *
 353  * DPIO is VLV only.
 354  *
 355  * Note: digital port B is DDI0, digital pot C is DDI1
 356  */
 357 #define DPIO_PKT                        (VLV_DISPLAY_BASE + 0x2100)
 358 #define  DPIO_RID                       (0<<24)
 359 #define  DPIO_OP_WRITE                  (1<<16)
 360 #define  DPIO_OP_READ                   (0<<16)
 361 #define  DPIO_PORTID                    (0x12<<8)
 362 #define  DPIO_BYTE                      (0xf<<4)
 363 #define  DPIO_BUSY                      (1<<0) /* status only */
 364 #define DPIO_DATA                       (VLV_DISPLAY_BASE + 0x2104)
 365 #define DPIO_REG                        (VLV_DISPLAY_BASE + 0x2108)
 366 #define DPIO_CTL                        (VLV_DISPLAY_BASE + 0x2110)
 367 #define  DPIO_MODSEL1                   (1<<3) /* if ref clk b == 27 */
 368 #define  DPIO_MODSEL0                   (1<<2) /* if ref clk a == 27 */
 369 #define  DPIO_SFR_BYPASS                (1<<1)
 370 #define  DPIO_RESET                     (1<<0)
 371
 372 #define _DPIO_TX3_SWING_CTL4_A          0x690
 373 #define _DPIO_TX3_SWING_CTL4_B          0x2a90
 374 #define DPIO_TX3_SWING_CTL4(pipe) _PIPE(pipe, _DPIO_TX_SWING_CTL4_A, \
 375                                         _DPIO_TX3_SWING_CTL4_B)
 376
 377 /*
 378  * Per pipe/PLL DPIO regs
 379  */
 380 #define _DPIO_DIV_A                     0x800c
 381 #define   DPIO_POST_DIV_SHIFT           (28) /* 3 bits */
 382 #define   DPIO_POST_DIV_DAC             0
 383 #define   DPIO_POST_DIV_HDMIDP          1 /* DAC 225-400M rate */
 384 #define   DPIO_POST_DIV_LVDS1           2
 385 #define   DPIO_POST_DIV_LVDS2           3
 386 #define   DPIO_K_SHIFT                  (24) /* 4 bits */
 387 #define   DPIO_P1_SHIFT                 (21) /* 3 bits */
 388 #define   DPIO_P2_SHIFT                 (16) /* 5 bits */
 389 #define   DPIO_N_SHIFT                  (12) /* 4 bits */
 390 #define   DPIO_ENABLE_CALIBRATION       (1<<11)
 391 #define   DPIO_M1DIV_SHIFT              (8) /* 3 bits */
 392 #define   DPIO_M2DIV_MASK               0xff
 393 #define _DPIO_DIV_B                     0x802c
 394 #define DPIO_DIV(pipe) _PIPE(pipe, _DPIO_DIV_A, _DPIO_DIV_B)
 395
 396 #define _DPIO_REFSFR_A                  0x8014
 397 #define   DPIO_REFSEL_OVERRIDE          27
 398 #define   DPIO_PLL_MODESEL_SHIFT        24 /* 3 bits */
 399 #define   DPIO_BIAS_CURRENT_CTL_SHIFT   21 /* 3 bits, always 0x7 */
 400 #define   DPIO_PLL_REFCLK_SEL_SHIFT     16 /* 2 bits */
 401 #define   DPIO_PLL_REFCLK_SEL_MASK      3
 402 #define   DPIO_DRIVER_CTL_SHIFT         12 /* always set to 0x8 */
 403 #define   DPIO_CLK_BIAS_CTL_SHIFT       8 /* always set to 0x5 */
 404 #define _DPIO_REFSFR_B                  0x8034
 405 #define DPIO_REFSFR(pipe) _PIPE(pipe, _DPIO_REFSFR_A, _DPIO_REFSFR_B)
 406
 407 #define _DPIO_CORE_CLK_A                0x801c
 408 #define _DPIO_CORE_CLK_B                0x803c
 409 #define DPIO_CORE_CLK(pipe) _PIPE(pipe, _DPIO_CORE_CLK_A, _DPIO_CORE_CLK_B)
 410
 411 #define _DPIO_IREF_CTL_A                0x8040
 412 #define _DPIO_IREF_CTL_B                0x8060
 413 #define DPIO_IREF_CTL(pipe) _PIPE(pipe, _DPIO_IREF_CTL_A, _DPIO_IREF_CTL_B)
 414
 415 #define DPIO_IREF_BCAST                 0xc044
 416 #define _DPIO_IREF_A                    0x8044
 417 #define _DPIO_IREF_B                    0x8064
 418 #define DPIO_IREF(pipe) _PIPE(pipe, _DPIO_IREF_A, _DPIO_IREF_B)
 419
 420 #define _DPIO_PLL_CML_A                 0x804c
 421 #define _DPIO_PLL_CML_B                 0x806c
 422 #define DPIO_PLL_CML(pipe) _PIPE(pipe, _DPIO_PLL_CML_A, _DPIO_PLL_CML_B)
 423
 424 #define _DPIO_LFP_COEFF_A               0x8048
 425 #define _DPIO_LFP_COEFF_B               0x8068
 426 #define DPIO_LFP_COEFF(pipe) _PIPE(pipe, _DPIO_LFP_COEFF_A, _DPIO_LFP_COEFF_B)
 427
 428 #define DPIO_CALIBRATION                0x80ac
 429
 430 #define DPIO_FASTCLK_DISABLE            0x8100
 431
 432 /*
 433  * Per DDI channel DPIO regs
 434  */
 435
 436 #define _DPIO_PCS_TX_0                  0x8200
 437 #define _DPIO_PCS_TX_1                  0x8400
 438 #define   DPIO_PCS_TX_LANE2_RESET       (1<<16)
 439 #define   DPIO_PCS_TX_LANE1_RESET       (1<<7)
 440 #define DPIO_PCS_TX(port) _PORT(port, _DPIO_PCS_TX_0, _DPIO_PCS_TX_1)
 441
 442 #define _DPIO_PCS_CLK_0                 0x8204
 443 #define _DPIO_PCS_CLK_1                 0x8404
 444 #define   DPIO_PCS_CLK_CRI_RXEB_EIOS_EN (1<<22)
 445 #define   DPIO_PCS_CLK_CRI_RXDIGFILTSG_EN (1<<21)
 446 #define   DPIO_PCS_CLK_DATAWIDTH_SHIFT  (6)
 447 #define   DPIO_PCS_CLK_SOFT_RESET       (1<<5)
 448 #define DPIO_PCS_CLK(port) _PORT(port, _DPIO_PCS_CLK_0, _DPIO_PCS_CLK_1)
 449
 450 #define _DPIO_PCS_CTL_OVR1_A            0x8224
 451 #define _DPIO_PCS_CTL_OVR1_B            0x8424
 452 #define DPIO_PCS_CTL_OVER1(port) _PORT(port, _DPIO_PCS_CTL_OVR1_A, \
 453                                        _DPIO_PCS_CTL_OVR1_B)
 454
 455 #define _DPIO_PCS_STAGGER0_A            0x822c
 456 #define _DPIO_PCS_STAGGER0_B            0x842c
 457 #define DPIO_PCS_STAGGER0(port) _PORT(port, _DPIO_PCS_STAGGER0_A, \
 458                                       _DPIO_PCS_STAGGER0_B)
 459
 460 #define _DPIO_PCS_STAGGER1_A            0x8230
 461 #define _DPIO_PCS_STAGGER1_B            0x8430
 462 #define DPIO_PCS_STAGGER1(port) _PORT(port, _DPIO_PCS_STAGGER1_A, \
 463                                       _DPIO_PCS_STAGGER1_B)
 464
 465 #define _DPIO_PCS_CLOCKBUF0_A           0x8238
 466 #define _DPIO_PCS_CLOCKBUF0_B           0x8438
 467 #define DPIO_PCS_CLOCKBUF0(port) _PORT(port, _DPIO_PCS_CLOCKBUF0_A, \
 468                                        _DPIO_PCS_CLOCKBUF0_B)
 469
 470 #define _DPIO_PCS_CLOCKBUF8_A           0x825c
 471 #define _DPIO_PCS_CLOCKBUF8_B           0x845c
 472 #define DPIO_PCS_CLOCKBUF8(port) _PORT(port, _DPIO_PCS_CLOCKBUF8_A, \
 473                                        _DPIO_PCS_CLOCKBUF8_B)
 474
 475 #define _DPIO_TX_SWING_CTL2_A           0x8288
 476 #define _DPIO_TX_SWING_CTL2_B           0x8488
 477 #define DPIO_TX_SWING_CTL2(port) _PORT(port, _DPIO_TX_SWING_CTL2_A, \
 478                                        _DPIO_TX_SWING_CTL2_B)
 479
 480 #define _DPIO_TX_SWING_CTL3_A           0x828c
 481 #define _DPIO_TX_SWING_CTL3_B           0x848c
 482 #define DPIO_TX_SWING_CTL3(port) _PORT(port, _DPIO_TX_SWING_CTL3_A, \
 483                                        _DPIO_TX_SWING_CTL3_B)
 484
 485 #define _DPIO_TX_SWING_CTL4_A           0x8290
 486 #define _DPIO_TX_SWING_CTL4_B           0x8490
 487 #define DPIO_TX_SWING_CTL4(port) _PORT(port, _DPIO_TX_SWING_CTL4_A, \
 488                                        _DPIO_TX_SWING_CTL4_B)
 489
 490 #define _DPIO_TX_OCALINIT_0             0x8294
 491 #define _DPIO_TX_OCALINIT_1             0x8494
 492 #define   DPIO_TX_OCALINIT_EN           (1<<31)
 493 #define DPIO_TX_OCALINIT(port) _PORT(port, _DPIO_TX_OCALINIT_0, \
 494                                      _DPIO_TX_OCALINIT_1)
 495
 496 #define _DPIO_TX_CTL_0                  0x82ac
 497 #define _DPIO_TX_CTL_1                  0x84ac
 498 #define DPIO_TX_CTL(port) _PORT(port, _DPIO_TX_CTL_0, _DPIO_TX_CTL_1)
 499
 500 #define _DPIO_TX_LANE_0                 0x82b8
 501 #define _DPIO_TX_LANE_1                 0x84b8
 502 #define DPIO_TX_LANE(port) _PORT(port, _DPIO_TX_LANE_0, _DPIO_TX_LANE_1)
 503
 504 #define _DPIO_DATA_CHANNEL1             0x8220
 505 #define _DPIO_DATA_CHANNEL2             0x8420
 506 #define DPIO_DATA_CHANNEL(port) _PORT(port, _DPIO_DATA_CHANNEL1, _DPIO_DATA_CHANNEL2)
 507
 508 #define _DPIO_PORT0_PCS0                0x0220
 509 #define _DPIO_PORT0_PCS1                0x0420
 510 #define _DPIO_PORT1_PCS2                0x2620
 511 #define _DPIO_PORT1_PCS3                0x2820
 512 #define DPIO_DATA_LANE_A(port) _PORT(port, _DPIO_PORT0_PCS0, _DPIO_PORT1_PCS2)
 513 #define DPIO_DATA_LANE_B(port) _PORT(port, _DPIO_PORT0_PCS1, _DPIO_PORT1_PCS3)
 514 #define DPIO_DATA_CHANNEL1              0x8220
 515 #define DPIO_DATA_CHANNEL2              0x8420
 516
 517 /*
 518  * Fence registers
 519  */
 520 #define FENCE_REG_830_0                 0x2000
 521 #define FENCE_REG_945_8                 0x3000
 522 #define   I830_FENCE_START_MASK         0x07f80000
 523 #define   I830_FENCE_TILING_Y_SHIFT     12
 524 #define   I830_FENCE_SIZE_BITS(size)    ((ffs((size) >> 19) - 1) << 8)
 525 #define   I830_FENCE_PITCH_SHIFT        4
 526 #define   I830_FENCE_REG_VALID          (1<<0)
 527 #define   I915_FENCE_MAX_PITCH_VAL      4
 528 #define   I830_FENCE_MAX_PITCH_VAL      6
 529 #define   I830_FENCE_MAX_SIZE_VAL       (1<<8)
 530
 531 #define   I915_FENCE_START_MASK         0x0ff00000
 532 #define   I915_FENCE_SIZE_BITS(size)    ((ffs((size) >> 20) - 1) << 8)
 533
 534 #define FENCE_REG_965_0                 0x03000
 535 #define   I965_FENCE_PITCH_SHIFT        2
 536 #define   I965_FENCE_TILING_Y_SHIFT     1
 537 #define   I965_FENCE_REG_VALID          (1<<0)
 538 #define   I965_FENCE_MAX_PITCH_VAL      0x0400
 539
 540 #define FENCE_REG_SANDYBRIDGE_0         0x100000
 541 #define   SANDYBRIDGE_FENCE_PITCH_SHIFT 32
 542 #define   GEN7_FENCE_MAX_PITCH_VAL      0x0800
 543
 544 /* control register for cpu gtt access */
 545 #define TILECTL                         0x101000
 546 #define   TILECTL_SWZCTL                        (1 << 0)
 547 #define   TILECTL_TLB_PREFETCH_DIS      (1 << 2)
 548 #define   TILECTL_BACKSNOOP_DIS         (1 << 3)
 549
 550 /*
 551  * Instruction and interrupt control regs
 552  */
 553 #define PGTBL_ER        0x02024
 554 #define RENDER_RING_BASE        0x02000
 555 #define BSD_RING_BASE           0x04000
 556 #define GEN6_BSD_RING_BASE      0x12000
 557 #define BLT_RING_BASE           0x22000
 558 #define RING_TAIL(base)         ((base)+0x30)
 559 #define RING_HEAD(base)         ((base)+0x34)
 560 #define RING_START(base)        ((base)+0x38)
 561 #define RING_CTL(base)          ((base)+0x3c)
 562 #define RING_SYNC_0(base)       ((base)+0x40)
 563 #define RING_SYNC_1(base)       ((base)+0x44)
 564 #define GEN6_RVSYNC (RING_SYNC_0(RENDER_RING_BASE))
 565 #define GEN6_RBSYNC (RING_SYNC_1(RENDER_RING_BASE))
 566 #define GEN6_VRSYNC (RING_SYNC_1(GEN6_BSD_RING_BASE))
 567 #define GEN6_VBSYNC (RING_SYNC_0(GEN6_BSD_RING_BASE))
 568 #define GEN6_BRSYNC (RING_SYNC_0(BLT_RING_BASE))
 569 #define GEN6_BVSYNC (RING_SYNC_1(BLT_RING_BASE))
 570 #define RING_MAX_IDLE(base)     ((base)+0x54)
 571 #define RING_HWS_PGA(base)      ((base)+0x80)
 572 #define RING_HWS_PGA_GEN6(base) ((base)+0x2080)
 573 #define ARB_MODE                0x04030
 574 #define   ARB_MODE_SWIZZLE_SNB  (1<<4)
 575 #define   ARB_MODE_SWIZZLE_IVB  (1<<5)
 576 #define RENDER_HWS_PGA_GEN7     (0x04080)
 577 #define RING_FAULT_REG(ring)    (0x4094 + 0x100*(ring)->id)
 578 #define DONE_REG                0x40b0
 579 #define BSD_HWS_PGA_GEN7        (0x04180)
 580 #define BLT_HWS_PGA_GEN7        (0x04280)
 581 #define RING_ACTHD(base)        ((base)+0x74)
 582 #define RING_NOPID(base)        ((base)+0x94)
 583 #define RING_IMR(base)          ((base)+0xa8)
 584 #define RING_TIMESTAMP(base)    ((base)+0x358)
 585 #define   TAIL_ADDR             0x001FFFF8
 586 #define   HEAD_WRAP_COUNT       0xFFE00000
 587 #define   HEAD_WRAP_ONE         0x00200000
 588 #define   HEAD_ADDR             0x001FFFFC
 589 #define   RING_NR_PAGES         0x001FF000
 590 #define   RING_REPORT_MASK      0x00000006
 591 #define   RING_REPORT_64K       0x00000002
 592 #define   RING_REPORT_128K      0x00000004
 593 #define   RING_NO_REPORT        0x00000000
 594 #define   RING_VALID_MASK       0x00000001
 595 #define   RING_VALID            0x00000001
 596 #define   RING_INVALID          0x00000000
 597 #define   RING_WAIT_I8XX        (1<<0) /* gen2, PRBx_HEAD */
 598 #define   RING_WAIT             (1<<11) /* gen3+, PRBx_CTL */
 599 #define   RING_WAIT_SEMAPHORE   (1<<10) /* gen6+ */
 600 #if 0
 601 #define PRB0_TAIL       0x02030
 602 #define PRB0_HEAD       0x02034
 603 #define PRB0_START      0x02038
 604 #define PRB0_CTL        0x0203c
 605 #define PRB1_TAIL       0x02040 /* 915+ only */
 606 #define PRB1_HEAD       0x02044 /* 915+ only */
 607 #define PRB1_START      0x02048 /* 915+ only */
 608 #define PRB1_CTL        0x0204c /* 915+ only */
 609 #endif
 610 #define IPEIR_I965      0x02064
 611 #define IPEHR_I965      0x02068
 612 #define INSTDONE_I965   0x0206c
 613 #define GEN7_INSTDONE_1         0x0206c
 614 #define GEN7_SC_INSTDONE        0x07100
 615 #define GEN7_SAMPLER_INSTDONE   0x0e160
 616 #define GEN7_ROW_INSTDONE       0x0e164
 617 #define I915_NUM_INSTDONE_REG   4
 618 #define RING_IPEIR(base)        ((base)+0x64)
 619 #define RING_IPEHR(base)        ((base)+0x68)
 620 #define RING_INSTDONE(base)     ((base)+0x6c)
 621 #define RING_INSTPS(base)       ((base)+0x70)
 622 #define RING_DMA_FADD(base)     ((base)+0x78)
 623 #define RING_INSTPM(base)       ((base)+0xc0)
 624 #define INSTPS          0x02070 /* 965+ only */
 625 #define INSTDONE1       0x0207c /* 965+ only */
 626 #define ACTHD_I965      0x02074
 627 #define HWS_PGA         0x02080
 628 #define HWS_ADDRESS_MASK        0xfffff000
 629 #define HWS_START_ADDRESS_SHIFT 4
 630 #define PWRCTXA         0x2088 /* 965GM+ only */
 631 #define   PWRCTX_EN     (1<<0)
 632 #define IPEIR           0x02088
 633 #define IPEHR           0x0208c
 634 #define INSTDONE        0x02090
 635 #define NOPID           0x02094
 636 #define HWSTAM          0x02098
 637 #define DMA_FADD_I8XX   0x020d0
 638
 639 #define ERROR_GEN6      0x040a0
 640 #define GEN7_ERR_INT    0x44040
 641 #define   ERR_INT_POISON                (1<<31)
 642 #define   ERR_INT_MMIO_UNCLAIMED        (1<<13)
 643 #define   ERR_INT_FIFO_UNDERRUN_C       (1<<6)
 644 #define   ERR_INT_FIFO_UNDERRUN_B       (1<<3)
 645 #define   ERR_INT_FIFO_UNDERRUN_A       (1<<0)
 646
 647 #define FPGA_DBG                0x42300
 648 #define   FPGA_DBG_RM_NOCLAIM   (1<<31)
 649
 650 #define DERRMR          0x44050
 651
 652 /* GM45+ chicken bits -- debug workaround bits that may be required
 653  * for various sorts of correct behavior.  The top 16 bits of each are
 654  * the enables for writing to the corresponding low bit.
 655  */
 656 #define _3D_CHICKEN     0x02084
 657 #define  _3D_CHICKEN_HIZ_PLANE_DISABLE_MSAA_4X_SNB      (1 << 10)
 658 #define _3D_CHICKEN2    0x0208c
 659 /* Disables pipelining of read flushes past the SF-WIZ interface.
 660  * Required on all Ironlake steppings according to the B-Spec, but the
 661  * particular danger of not doing so is not specified.
 662  */
 663 # define _3D_CHICKEN2_WM_READ_PIPELINED                 (1 << 14)
 664 #define _3D_CHICKEN3    0x02090
 665 #define  _3D_CHICKEN_SF_DISABLE_OBJEND_CULL             (1 << 10)
 666 #define  _3D_CHICKEN3_SF_DISABLE_FASTCLIP_CULL          (1 << 5)
 667
 668 #define MI_MODE         0x0209c
 669 # define VS_TIMER_DISPATCH                              (1 << 6)
 670 # define MI_FLUSH_ENABLE                                (1 << 12)
 671 # define ASYNC_FLIP_PERF_DISABLE                        (1 << 14)
 672
 673 #define GEN6_GT_MODE    0x20d0
 674 #define   GEN6_GT_MODE_HI                               (1 << 9)
 675 #define   GEN6_TD_FOUR_ROW_DISPATCH_DISABLE             (1 << 5)
 676
 677 #define GFX_MODE        0x02520
 678 #define GFX_MODE_GEN7   0x0229c
 679 #define RING_MODE_GEN7(ring)    ((ring)->mmio_base+0x29c)
 680 #define   GFX_RUN_LIST_ENABLE           (1<<15)
 681 #define   GFX_TLB_INVALIDATE_ALWAYS     (1<<13)
 682 #define   GFX_SURFACE_FAULT_ENABLE      (1<<12)
 683 #define   GFX_REPLAY_MODE               (1<<11)
 684 #define   GFX_PSMI_GRANULARITY          (1<<10)
 685 #define   GFX_PPGTT_ENABLE              (1<<9)
 686
 687 #define VLV_DISPLAY_BASE 0x180000
 688
 689 #define SCPD0           0x0209c /* 915+ only */
 690 #define IER             0x020a0
 691 #define IIR             0x020a4
 692 #define IMR             0x020a8
 693 #define ISR             0x020ac
 694 #define VLV_GUNIT_CLOCK_GATE    (VLV_DISPLAY_BASE + 0x2060)
 695 #define   GCFG_DIS              (1<<8)
 696 #define VLV_IIR_RW      (VLV_DISPLAY_BASE + 0x2084)
 697 #define VLV_IER         (VLV_DISPLAY_BASE + 0x20a0)
 698 #define VLV_IIR         (VLV_DISPLAY_BASE + 0x20a4)
 699 #define VLV_IMR         (VLV_DISPLAY_BASE + 0x20a8)
 700 #define VLV_ISR         (VLV_DISPLAY_BASE + 0x20ac)
 701 #define VLV_PCBR        (VLV_DISPLAY_BASE + 0x2120)
 702 #define   I915_PIPE_CONTROL_NOTIFY_INTERRUPT            (1<<18)
 703 #define   I915_DISPLAY_PORT_INTERRUPT                   (1<<17)
 704 #define   I915_RENDER_COMMAND_PARSER_ERROR_INTERRUPT    (1<<15)
 705 #define   I915_GMCH_THERMAL_SENSOR_EVENT_INTERRUPT      (1<<14) /* p-state */
 706 #define   I915_HWB_OOM_INTERRUPT                        (1<<13)
 707 #define   I915_SYNC_STATUS_INTERRUPT                    (1<<12)
 708 #define   I915_DISPLAY_PLANE_A_FLIP_PENDING_INTERRUPT   (1<<11)
 709 #define   I915_DISPLAY_PLANE_B_FLIP_PENDING_INTERRUPT   (1<<10)
 710 #define   I915_OVERLAY_PLANE_FLIP_PENDING_INTERRUPT     (1<<9)
 711 #define   I915_DISPLAY_PLANE_C_FLIP_PENDING_INTERRUPT   (1<<8)
 712 #define   I915_DISPLAY_PIPE_A_VBLANK_INTERRUPT          (1<<7)
 713 #define   I915_DISPLAY_PIPE_A_EVENT_INTERRUPT           (1<<6)
 714 #define   I915_DISPLAY_PIPE_B_VBLANK_INTERRUPT          (1<<5)
 715 #define   I915_DISPLAY_PIPE_B_EVENT_INTERRUPT           (1<<4)
 716 #define   I915_DEBUG_INTERRUPT                          (1<<2)
 717 #define   I915_USER_INTERRUPT                           (1<<1)
 718 #define   I915_ASLE_INTERRUPT                           (1<<0)
 719 #define   I915_BSD_USER_INTERRUPT                      (1<<25)
 720 #define   DISPLAY_PLANE_FLIP_PENDING(plane) (1<<(11-(plane))) /* A and B only */
 721 #define EIR             0x020b0
 722 #define EMR             0x020b4
 723 #define ESR             0x020b8
 724 #define   GM45_ERROR_PAGE_TABLE                         (1<<5)
 725 #define   GM45_ERROR_MEM_PRIV                           (1<<4)
 726 #define   I915_ERROR_PAGE_TABLE                         (1<<4)
 727 #define   GM45_ERROR_CP_PRIV                            (1<<3)
 728 #define   I915_ERROR_MEMORY_REFRESH                     (1<<1)
 729 #define   I915_ERROR_INSTRUCTION                        (1<<0)
 730 #define INSTPM          0x020c0
 731 #define   INSTPM_SELF_EN (1<<12) /* 915GM only */
 732 #define   INSTPM_AGPBUSY_DIS (1<<11) /* gen3: when disabled, pending interrupts
 733                                         will not assert AGPBUSY# and will only
 734                                         be delivered when out of C3. */
 735 #define   INSTPM_FORCE_ORDERING                         (1<<7) /* GEN6+ */
 736 #define ACTHD           0x020c8
 737 #define FW_BLC          0x020d8
 738 #define FW_BLC2         0x020dc
 739 #define FW_BLC_SELF     0x020e0 /* 915+ only */
 740 #define   FW_BLC_SELF_EN_MASK      (1<<31)
 741 #define   FW_BLC_SELF_FIFO_MASK    (1<<16) /* 945 only */
 742 #define   FW_BLC_SELF_EN           (1<<15) /* 945 only */
 743 #define MM_BURST_LENGTH     0x00700000
 744 #define MM_FIFO_WATERMARK   0x0001F000
 745 #define LM_BURST_LENGTH     0x00000700
 746 #define LM_FIFO_WATERMARK   0x0000001F
 747 #define MI_ARB_STATE    0x020e4 /* 915+ only */
 748
 749 /* Make render/texture TLB fetches lower priorty than associated data
 750  *   fetches. This is not turned on by default
 751  */
 752 #define   MI_ARB_RENDER_TLB_LOW_PRIORITY        (1 << 15)
 753
 754 /* Isoch request wait on GTT enable (Display A/B/C streams).
 755  * Make isoch requests stall on the TLB update. May cause
 756  * display underruns (test mode only)
 757  */
 758 #define   MI_ARB_ISOCH_WAIT_GTT                 (1 << 14)
 759
 760 /* Block grant count for isoch requests when block count is
 761  * set to a finite value.
 762  */
 763 #define   MI_ARB_BLOCK_GRANT_MASK               (3 << 12)
 764 #define   MI_ARB_BLOCK_GRANT_8                  (0 << 12)       /* for 3 display planes */
 765 #define   MI_ARB_BLOCK_GRANT_4                  (1 << 12)       /* for 2 display planes */
 766 #define   MI_ARB_BLOCK_GRANT_2                  (2 << 12)       /* for 1 display plane */
 767 #define   MI_ARB_BLOCK_GRANT_0                  (3 << 12)       /* don't use */
 768
 769 /* Enable render writes to complete in C2/C3/C4 power states.
 770  * If this isn't enabled, render writes are prevented in low
 771  * power states. That seems bad to me.
 772  */
 773 #define   MI_ARB_C3_LP_WRITE_ENABLE             (1 << 11)
 774
 775 /* This acknowledges an async flip immediately instead
 776  * of waiting for 2TLB fetches.
 777  */
 778 #define   MI_ARB_ASYNC_FLIP_ACK_IMMEDIATE       (1 << 10)
 779
 780 /* Enables non-sequential data reads through arbiter
 781  */
 782 #define   MI_ARB_DUAL_DATA_PHASE_DISABLE        (1 << 9)
 783
 784 /* Disable FSB snooping of cacheable write cycles from binner/render
 785  * command stream
 786  */
 787 #define   MI_ARB_CACHE_SNOOP_DISABLE            (1 << 8)
 788
 789 /* Arbiter time slice for non-isoch streams */
 790 #define   MI_ARB_TIME_SLICE_MASK                (7 << 5)
 791 #define   MI_ARB_TIME_SLICE_1                   (0 << 5)
 792 #define   MI_ARB_TIME_SLICE_2                   (1 << 5)
 793 #define   MI_ARB_TIME_SLICE_4                   (2 << 5)
 794 #define   MI_ARB_TIME_SLICE_6                   (3 << 5)
 795 #define   MI_ARB_TIME_SLICE_8                   (4 << 5)
 796 #define   MI_ARB_TIME_SLICE_10                  (5 << 5)
 797 #define   MI_ARB_TIME_SLICE_14                  (6 << 5)
 798 #define   MI_ARB_TIME_SLICE_16                  (7 << 5)
 799
 800 /* Low priority grace period page size */
 801 #define   MI_ARB_LOW_PRIORITY_GRACE_4KB         (0 << 4)        /* default */
 802 #define   MI_ARB_LOW_PRIORITY_GRACE_8KB         (1 << 4)
 803
 804 /* Disable display A/B trickle feed */
 805 #define   MI_ARB_DISPLAY_TRICKLE_FEED_DISABLE   (1 << 2)
 806
 807 /* Set display plane priority */
 808 #define   MI_ARB_DISPLAY_PRIORITY_A_B           (0 << 0)        /* display A > display B */
 809 #define   MI_ARB_DISPLAY_PRIORITY_B_A           (1 << 0)        /* display B > display A */
 810
 811 #define CACHE_MODE_0    0x02120 /* 915+ only */
 812 #define   CM0_PIPELINED_RENDER_FLUSH_DISABLE (1<<8)
 813 #define   CM0_IZ_OPT_DISABLE      (1<<6)
 814 #define   CM0_ZR_OPT_DISABLE      (1<<5)
 815 #define   CM0_STC_EVICT_DISABLE_LRA_SNB (1<<5)
 816 #define   CM0_DEPTH_EVICT_DISABLE (1<<4)
 817 #define   CM0_COLOR_EVICT_DISABLE (1<<3)
 818 #define   CM0_DEPTH_WRITE_DISABLE (1<<1)
 819 #define   CM0_RC_OP_FLUSH_DISABLE (1<<0)
 820 #define BB_ADDR         0x02140 /* 8 bytes */
 821 #define GFX_FLSH_CNTL   0x02170 /* 915+ only */
 822 #define GFX_FLSH_CNTL_GEN6      0x101008
 823 #define   GFX_FLSH_CNTL_EN      (1<<0)
 824 #define ECOSKPD         0x021d0
 825 #define   ECO_GATING_CX_ONLY    (1<<3)
 826 #define   ECO_FLIP_DONE         (1<<0)
 827
 828 #define CACHE_MODE_1            0x7004 /* IVB+ */
 829 #define   PIXEL_SUBSPAN_COLLECT_OPT_DISABLE (1<<6)
 830
 831 /* GEN6 interrupt control
 832  * Note that the per-ring interrupt bits do alias with the global interrupt bits
 833  * in GTIMR. */
 834 #define GEN6_RENDER_HWSTAM      0x2098
 835 #define GEN6_RENDER_IMR         0x20a8
 836 #define   GEN6_RENDER_CONTEXT_SWITCH_INTERRUPT          (1 << 8)
 837 #define   GEN6_RENDER_PPGTT_PAGE_FAULT                  (1 << 7)
 838 #define   GEN6_RENDER_TIMEOUT_COUNTER_EXPIRED           (1 << 6)
 839 #define   GEN6_RENDER_L3_PARITY_ERROR                   (1 << 5)
 840 #define   GEN6_RENDER_PIPE_CONTROL_NOTIFY_INTERRUPT     (1 << 4)
 841 #define   GEN6_RENDER_COMMAND_PARSER_MASTER_ERROR       (1 << 3)
 842 #define   GEN6_RENDER_SYNC_STATUS                       (1 << 2)
 843 #define   GEN6_RENDER_DEBUG_INTERRUPT                   (1 << 1)
 844 #define   GEN6_RENDER_USER_INTERRUPT                    (1 << 0)
 845
 846 #define GEN6_BLITTER_HWSTAM     0x22098
 847 #define GEN6_BLITTER_IMR        0x220a8
 848 #define   GEN6_BLITTER_MI_FLUSH_DW_NOTIFY_INTERRUPT     (1 << 26)
 849 #define   GEN6_BLITTER_COMMAND_PARSER_MASTER_ERROR      (1 << 25)
 850 #define   GEN6_BLITTER_SYNC_STATUS                      (1 << 24)
 851 #define   GEN6_BLITTER_USER_INTERRUPT                   (1 << 22)
 852
 853 #define GEN6_BLITTER_ECOSKPD    0x221d0
 854 #define   GEN6_BLITTER_LOCK_SHIFT                       16
 855 #define   GEN6_BLITTER_FBC_NOTIFY                       (1<<3)
 856
 857 #define GEN6_BSD_SLEEP_PSMI_CONTROL     0x12050
 858 #define   GEN6_BSD_SLEEP_MSG_DISABLE    (1 << 0)
 859 #define   GEN6_BSD_SLEEP_FLUSH_DISABLE  (1 << 2)
 860 #define   GEN6_BSD_SLEEP_INDICATOR      (1 << 3)
 861 #define   GEN6_BSD_GO_INDICATOR         (1 << 4)
 862
 863 #define GEN6_BSD_HWSTAM                 0x12098
 864 #define GEN6_BSD_IMR                    0x120a8
 865 #define   GEN6_BSD_USER_INTERRUPT       (1 << 12)
 866
 867 #define GEN6_BSD_RNCID                  0x12198
 868
 869 #define GEN7_FF_THREAD_MODE             0x20a0
 870 #define   GEN7_FF_SCHED_MASK            0x0077070
 871 #define   GEN7_FF_TS_SCHED_HS1          (0x5<<16)
 872 #define   GEN7_FF_TS_SCHED_HS0          (0x3<<16)
 873 #define   GEN7_FF_TS_SCHED_LOAD_BALANCE (0x1<<16)
 874 #define   GEN7_FF_TS_SCHED_HW           (0x0<<16) /* Default */
 875 #define   GEN7_FF_VS_REF_CNT_FFME       (1 << 15)
 876 #define   GEN7_FF_VS_SCHED_HS1          (0x5<<12)
 877 #define   GEN7_FF_VS_SCHED_HS0          (0x3<<12)
 878 #define   GEN7_FF_VS_SCHED_LOAD_BALANCE (0x1<<12) /* Default */
 879 #define   GEN7_FF_VS_SCHED_HW           (0x0<<12)
 880 #define   GEN7_FF_DS_SCHED_HS1          (0x5<<4)
 881 #define   GEN7_FF_DS_SCHED_HS0          (0x3<<4)
 882 #define   GEN7_FF_DS_SCHED_LOAD_BALANCE (0x1<<4)  /* Default */
 883 #define   GEN7_FF_DS_SCHED_HW           (0x0<<4)
 884
 885 /*
 886  * Framebuffer compression (915+ only)
 887  */
 888
 889 #define FBC_CFB_BASE            0x03200 /* 4k page aligned */
 890 #define FBC_LL_BASE             0x03204 /* 4k page aligned */
 891 #define FBC_CONTROL             0x03208
 892 #define   FBC_CTL_EN            (1<<31)
 893 #define   FBC_CTL_PERIODIC      (1<<30)
 894 #define   FBC_CTL_INTERVAL_SHIFT (16)
 895 #define   FBC_CTL_UNCOMPRESSIBLE (1<<14)
 896 #define   FBC_CTL_C3_IDLE       (1<<13)
 897 #define   FBC_CTL_STRIDE_SHIFT  (5)
 898 #define   FBC_CTL_FENCENO       (1<<0)
 899 #define FBC_COMMAND             0x0320c
 900 #define   FBC_CMD_COMPRESS      (1<<0)
 901 #define FBC_STATUS              0x03210
 902 #define   FBC_STAT_COMPRESSING  (1<<31)
 903 #define   FBC_STAT_COMPRESSED   (1<<30)
 904 #define   FBC_STAT_MODIFIED     (1<<29)
 905 #define   FBC_STAT_CURRENT_LINE (1<<0)
 906 #define FBC_CONTROL2            0x03214
 907 #define   FBC_CTL_FENCE_DBL     (0<<4)
 908 #define   FBC_CTL_IDLE_IMM      (0<<2)
 909 #define   FBC_CTL_IDLE_FULL     (1<<2)
 910 #define   FBC_CTL_IDLE_LINE     (2<<2)
 911 #define   FBC_CTL_IDLE_DEBUG    (3<<2)
 912 #define   FBC_CTL_CPU_FENCE     (1<<1)
 913 #define   FBC_CTL_PLANEA        (0<<0)
 914 #define   FBC_CTL_PLANEB        (1<<0)
 915 #define FBC_FENCE_OFF           0x0321b
 916 #define FBC_TAG                 0x03300
 917
 918 #define FBC_LL_SIZE             (1536)
 919
 920 /* Framebuffer compression for GM45+ */
 921 #define DPFC_CB_BASE            0x3200
 922 #define DPFC_CONTROL            0x3208
 923 #define   DPFC_CTL_EN           (1<<31)
 924 #define   DPFC_CTL_PLANEA       (0<<30)
 925 #define   DPFC_CTL_PLANEB       (1<<30)
 926 #define   IVB_DPFC_CTL_PLANE_SHIFT      (29)
 927 #define   DPFC_CTL_FENCE_EN     (1<<29)
 928 #define   IVB_DPFC_CTL_FENCE_EN (1<<28)
 929 #define   DPFC_CTL_PERSISTENT_MODE      (1<<25)
 930 #define   DPFC_SR_EN            (1<<10)
 931 #define   DPFC_CTL_LIMIT_1X     (0<<6)
 932 #define   DPFC_CTL_LIMIT_2X     (1<<6)
 933 #define   DPFC_CTL_LIMIT_4X     (2<<6)
 934 #define DPFC_RECOMP_CTL         0x320c
 935 #define   DPFC_RECOMP_STALL_EN  (1<<27)
 936 #define   DPFC_RECOMP_STALL_WM_SHIFT (16)
 937 #define   DPFC_RECOMP_STALL_WM_MASK (0x07ff0000)
 938 #define   DPFC_RECOMP_TIMER_COUNT_SHIFT (0)
 939 #define   DPFC_RECOMP_TIMER_COUNT_MASK (0x0000003f)
 940 #define DPFC_STATUS             0x3210
 941 #define   DPFC_INVAL_SEG_SHIFT  (16)
 942 #define   DPFC_INVAL_SEG_MASK   (0x07ff0000)
 943 #define   DPFC_COMP_SEG_SHIFT   (0)
 944 #define   DPFC_COMP_SEG_MASK    (0x000003ff)
 945 #define DPFC_STATUS2            0x3214
 946 #define DPFC_FENCE_YOFF         0x3218
 947 #define DPFC_CHICKEN            0x3224
 948 #define   DPFC_HT_MODIFY        (1<<31)
 949
 950 /* Framebuffer compression for Ironlake */
 951 #define ILK_DPFC_CB_BASE        0x43200
 952 #define ILK_DPFC_CONTROL        0x43208
 953 /* The bit 28-8 is reserved */
 954 #define   DPFC_RESERVED         (0x1FFFFF00)
 955 #define ILK_DPFC_RECOMP_CTL     0x4320c
 956 #define ILK_DPFC_STATUS         0x43210
 957 #define ILK_DPFC_FENCE_YOFF     0x43218
 958 #define ILK_DPFC_CHICKEN        0x43224
 959 #define ILK_FBC_RT_BASE         0x2128
 960 #define   ILK_FBC_RT_VALID      (1<<0)
 961 #define   SNB_FBC_FRONT_BUFFER  (1<<1)
 962
 963 #define ILK_DISPLAY_CHICKEN1    0x42000
 964 #define   ILK_FBCQ_DIS          (1<<22)
 965 #define   ILK_PABSTRETCH_DIS    (1<<21)
 966
 967
 968 /*
 969  * Framebuffer compression for Sandybridge
 970  *
 971  * The following two registers are of type GTTMMADR
 972  */
 973 #define SNB_DPFC_CTL_SA         0x100100
 974 #define   SNB_CPU_FENCE_ENABLE  (1<<29)
 975 #define DPFC_CPU_FENCE_OFFSET   0x100104
 976
 977 /* Framebuffer compression for Ivybridge */
 978 #define IVB_FBC_RT_BASE                 0x7020
 979
 980
 981 #define _HSW_PIPE_SLICE_CHICKEN_1_A     0x420B0
 982 #define _HSW_PIPE_SLICE_CHICKEN_1_B     0x420B4
 983 #define   HSW_BYPASS_FBC_QUEUE          (1<<22)
 984 #define HSW_PIPE_SLICE_CHICKEN_1(pipe) _PIPE(pipe, + \
 985                                              _HSW_PIPE_SLICE_CHICKEN_1_A, + \
 986                                              _HSW_PIPE_SLICE_CHICKEN_1_B)
 987
 988 #define HSW_CLKGATE_DISABLE_PART_1      0x46500
 989 #define   HSW_DPFC_GATING_DISABLE       (1<<23)
 990
 991 /*
 992  * GPIO regs
 993  */
 994 #define GPIOA                   0x5010
 995 #define GPIOB                   0x5014
 996 #define GPIOC                   0x5018
 997 #define GPIOD                   0x501c
 998 #define GPIOE                   0x5020
 999 #define GPIOF                   0x5024
1000 #define GPIOG                   0x5028
1001 #define GPIOH                   0x502c
1002 # define GPIO_CLOCK_DIR_MASK            (1 << 0)
1003 # define GPIO_CLOCK_DIR_IN              (0 << 1)
1004 # define GPIO_CLOCK_DIR_OUT             (1 << 1)
1005 # define GPIO_CLOCK_VAL_MASK            (1 << 2)
1006 # define GPIO_CLOCK_VAL_OUT             (1 << 3)
1007 # define GPIO_CLOCK_VAL_IN              (1 << 4)
1008 # define GPIO_CLOCK_PULLUP_DISABLE      (1 << 5)
1009 # define GPIO_DATA_DIR_MASK             (1 << 8)
1010 # define GPIO_DATA_DIR_IN               (0 << 9)
1011 # define GPIO_DATA_DIR_OUT              (1 << 9)
1012 # define GPIO_DATA_VAL_MASK             (1 << 10)
1013 # define GPIO_DATA_VAL_OUT              (1 << 11)
1014 # define GPIO_DATA_VAL_IN               (1 << 12)
1015 # define GPIO_DATA_PULLUP_DISABLE       (1 << 13)
1016
1017 #define GMBUS0                  0x5100 /* clock/port select */
1018 #define   GMBUS_RATE_100KHZ     (0<<8)
1019 #define   GMBUS_RATE_50KHZ      (1<<8)
1020 #define   GMBUS_RATE_400KHZ     (2<<8) /* reserved on Pineview */
1021 #define   GMBUS_RATE_1MHZ       (3<<8) /* reserved on Pineview */
1022 #define   GMBUS_HOLD_EXT        (1<<7) /* 300ns hold time, rsvd on Pineview */
1023 #define   GMBUS_PORT_DISABLED   0
1024 #define   GMBUS_PORT_SSC        1
1025 #define   GMBUS_PORT_VGADDC     2
1026 #define   GMBUS_PORT_PANEL      3
1027 #define   GMBUS_PORT_DPC        4 /* HDMIC */
1028 #define   GMBUS_PORT_DPB        5 /* SDVO, HDMIB */
1029 #define   GMBUS_PORT_DPD        6 /* HDMID */
1030 #define   GMBUS_PORT_RESERVED   7 /* 7 reserved */
1031 #define   GMBUS_NUM_PORTS       (GMBUS_PORT_DPD - GMBUS_PORT_SSC + 1)
1032 #define GMBUS1                  0x5104 /* command/status */
1033 #define   GMBUS_SW_CLR_INT      (1<<31)
1034 #define   GMBUS_SW_RDY          (1<<30)
1035 #define   GMBUS_ENT             (1<<29) /* enable timeout */
1036 #define   GMBUS_CYCLE_NONE      (0<<25)
1037 #define   GMBUS_CYCLE_WAIT      (1<<25)
1038 #define   GMBUS_CYCLE_INDEX     (2<<25)
1039 #define   GMBUS_CYCLE_STOP      (4<<25)
1040 #define   GMBUS_BYTE_COUNT_SHIFT 16
1041 #define   GMBUS_SLAVE_INDEX_SHIFT 8
1042 #define   GMBUS_SLAVE_ADDR_SHIFT 1
1043 #define   GMBUS_SLAVE_READ      (1<<0)
1044 #define   GMBUS_SLAVE_WRITE     (0<<0)
1045 #define GMBUS2                  0x5108 /* status */
1046 #define   GMBUS_INUSE           (1<<15)
1047 #define   GMBUS_HW_WAIT_PHASE   (1<<14)
1048 #define   GMBUS_STALL_TIMEOUT   (1<<13)
1049 #define   GMBUS_INT             (1<<12)
1050 #define   GMBUS_HW_RDY          (1<<11)
1051 #define   GMBUS_SATOER          (1<<10)
1052 #define   GMBUS_ACTIVE          (1<<9)
1053 #define GMBUS3                  0x510c /* data buffer bytes 3-0 */
1054 #define GMBUS4                  0x5110 /* interrupt mask (Pineview+) */
1055 #define   GMBUS_SLAVE_TIMEOUT_EN (1<<4)
1056 #define   GMBUS_NAK_EN          (1<<3)
1057 #define   GMBUS_IDLE_EN         (1<<2)
1058 #define   GMBUS_HW_WAIT_EN      (1<<1)
1059 #define   GMBUS_HW_RDY_EN       (1<<0)
1060 #define GMBUS5                  0x5120 /* byte index */
1061 #define   GMBUS_2BYTE_INDEX_EN  (1<<31)
1062
1063 /*
1064  * Clock control & power management
1065  */
1066
1067 #define VGA0    0x6000
1068 #define VGA1    0x6004
1069 #define VGA_PD  0x6010
1070 #define   VGA0_PD_P2_DIV_4      (1 << 7)
1071 #define   VGA0_PD_P1_DIV_2      (1 << 5)
1072 #define   VGA0_PD_P1_SHIFT      0
1073 #define   VGA0_PD_P1_MASK       (0x1f << 0)
1074 #define   VGA1_PD_P2_DIV_4      (1 << 15)
1075 #define   VGA1_PD_P1_DIV_2      (1 << 13)
1076 #define   VGA1_PD_P1_SHIFT      8
1077 #define   VGA1_PD_P1_MASK       (0x1f << 8)
1078 #define _DPLL_A (dev_priv->info->display_mmio_offset + 0x6014)
1079 #define _DPLL_B (dev_priv->info->display_mmio_offset + 0x6018)
1080 #define DPLL(pipe) _PIPE(pipe, _DPLL_A, _DPLL_B)
1081 #define   DPLL_VCO_ENABLE               (1 << 31)
1082 #define   DPLL_DVO_HIGH_SPEED           (1 << 30)
1083 #define   DPLL_EXT_BUFFER_ENABLE_VLV    (1 << 30)
1084 #define   DPLL_SYNCLOCK_ENABLE          (1 << 29)
1085 #define   DPLL_REFA_CLK_ENABLE_VLV      (1 << 29)
1086 #define   DPLL_VGA_MODE_DIS             (1 << 28)
1087 #define   DPLLB_MODE_DAC_SERIAL         (1 << 26) /* i915 */
1088 #define   DPLLB_MODE_LVDS               (2 << 26) /* i915 */
1089 #define   DPLL_MODE_MASK                (3 << 26)
1090 #define   DPLL_DAC_SERIAL_P2_CLOCK_DIV_10 (0 << 24) /* i915 */
1091 #define   DPLL_DAC_SERIAL_P2_CLOCK_DIV_5 (1 << 24) /* i915 */
1092 #define   DPLLB_LVDS_P2_CLOCK_DIV_14    (0 << 24) /* i915 */
1093 #define   DPLLB_LVDS_P2_CLOCK_DIV_7     (1 << 24) /* i915 */
1094 #define   DPLL_P2_CLOCK_DIV_MASK        0x03000000 /* i915 */
1095 #define   DPLL_FPA01_P1_POST_DIV_MASK   0x00ff0000 /* i915 */
1096 #define   DPLL_FPA01_P1_POST_DIV_MASK_PINEVIEW  0x00ff8000 /* Pineview */
1097 #define   DPLL_LOCK_VLV                 (1<<15)
1098 #define   DPLL_INTEGRATED_CRI_CLK_VLV   (1<<14)
1099 #define   DPLL_INTEGRATED_CLOCK_VLV     (1<<13)
1100 #define   DPLL_PORTC_READY_MASK         (0xf << 4)
1101 #define   DPLL_PORTB_READY_MASK         (0xf)
1102
1103 #define   DPLL_FPA01_P1_POST_DIV_MASK_I830      0x001f0000
1104 /*
1105  * The i830 generation, in LVDS mode, defines P1 as the bit number set within
1106  * this field (only one bit may be set).
1107  */
1108 #define   DPLL_FPA01_P1_POST_DIV_MASK_I830_LVDS 0x003f0000
1109 #define   DPLL_FPA01_P1_POST_DIV_SHIFT  16
1110 #define   DPLL_FPA01_P1_POST_DIV_SHIFT_PINEVIEW 15
1111 /* i830, required in DVO non-gang */
1112 #define   PLL_P2_DIVIDE_BY_4            (1 << 23)
1113 #define   PLL_P1_DIVIDE_BY_TWO          (1 << 21) /* i830 */
1114 #define   PLL_REF_INPUT_DREFCLK         (0 << 13)
1115 #define   PLL_REF_INPUT_TVCLKINA        (1 << 13) /* i830 */
1116 #define   PLL_REF_INPUT_TVCLKINBC       (2 << 13) /* SDVO TVCLKIN */
1117 #define   PLLB_REF_INPUT_SPREADSPECTRUMIN (3 << 13)
1118 #define   PLL_REF_INPUT_MASK            (3 << 13)
1119 #define   PLL_LOAD_PULSE_PHASE_SHIFT            9
1120 /* Ironlake */
1121 # define PLL_REF_SDVO_HDMI_MULTIPLIER_SHIFT     9
1122 # define PLL_REF_SDVO_HDMI_MULTIPLIER_MASK      (7 << 9)
1123 # define PLL_REF_SDVO_HDMI_MULTIPLIER(x)        (((x)-1) << 9)
1124 # define DPLL_FPA1_P1_POST_DIV_SHIFT            0
1125 # define DPLL_FPA1_P1_POST_DIV_MASK             0xff
1126
1127 /*
1128  * Parallel to Serial Load Pulse phase selection.
1129  * Selects the phase for the 10X DPLL clock for the PCIe
1130  * digital display port. The range is 4 to 13; 10 or more
1131  * is just a flip delay. The default is 6
1132  */
1133 #define   PLL_LOAD_PULSE_PHASE_MASK             (0xf << PLL_LOAD_PULSE_PHASE_SHIFT)
1134 #define   DISPLAY_RATE_SELECT_FPA1              (1 << 8)
1135 /*
1136  * SDVO multiplier for 945G/GM. Not used on 965.
1137  */
1138 #define   SDVO_MULTIPLIER_MASK                  0x000000ff
1139 #define   SDVO_MULTIPLIER_SHIFT_HIRES           4
1140 #define   SDVO_MULTIPLIER_SHIFT_VGA             0
1141 #define _DPLL_A_MD (dev_priv->info->display_mmio_offset + 0x601c) /* 965+ only */
1142 /*
1143  * UDI pixel divider, controlling how many pixels are stuffed into a packet.
1144  *
1145  * Value is pixels minus 1.  Must be set to 1 pixel for SDVO.
1146  */
1147 #define   DPLL_MD_UDI_DIVIDER_MASK              0x3f000000
1148 #define   DPLL_MD_UDI_DIVIDER_SHIFT             24
1149 /* UDI pixel divider for VGA, same as DPLL_MD_UDI_DIVIDER_MASK. */
1150 #define   DPLL_MD_VGA_UDI_DIVIDER_MASK          0x003f0000
1151 #define   DPLL_MD_VGA_UDI_DIVIDER_SHIFT         16
1152 /*
1153  * SDVO/UDI pixel multiplier.
1154  *
1155  * SDVO requires that the bus clock rate be between 1 and 2 Ghz, and the bus
1156  * clock rate is 10 times the DPLL clock.  At low resolution/refresh rate
1157  * modes, the bus rate would be below the limits, so SDVO allows for stuffing
1158  * dummy bytes in the datastream at an increased clock rate, with both sides of
1159  * the link knowing how many bytes are fill.
1160  *
1161  * So, for a mode with a dotclock of 65Mhz, we would want to double the clock
1162  * rate to 130Mhz to get a bus rate of 1.30Ghz.  The DPLL clock rate would be
1163  * set to 130Mhz, and the SDVO multiplier set to 2x in this register and
1164  * through an SDVO command.
1165  *
1166  * This register field has values of multiplication factor minus 1, with
1167  * a maximum multiplier of 5 for SDVO.
1168  */
1169 #define   DPLL_MD_UDI_MULTIPLIER_MASK           0x00003f00
1170 #define   DPLL_MD_UDI_MULTIPLIER_SHIFT          8
1171 /*
1172  * SDVO/UDI pixel multiplier for VGA, same as DPLL_MD_UDI_MULTIPLIER_MASK.
1173  * This best be set to the default value (3) or the CRT won't work. No,
1174  * I don't entirely understand what this does...
1175  */
1176 #define   DPLL_MD_VGA_UDI_MULTIPLIER_MASK       0x0000003f
1177 #define   DPLL_MD_VGA_UDI_MULTIPLIER_SHIFT      0
1178 #define _DPLL_B_MD (dev_priv->info->display_mmio_offset + 0x6020) /* 965+ only */
1179 #define DPLL_MD(pipe) _PIPE(pipe, _DPLL_A_MD, _DPLL_B_MD)
1180
1181 #define _FPA0   0x06040
1182 #define _FPA1   0x06044
1183 #define _FPB0   0x06048
1184 #define _FPB1   0x0604c
1185 #define FP0(pipe) _PIPE(pipe, _FPA0, _FPB0)
1186 #define FP1(pipe) _PIPE(pipe, _FPA1, _FPB1)
1187 #define   FP_N_DIV_MASK         0x003f0000
1188 #define   FP_N_PINEVIEW_DIV_MASK        0x00ff0000
1189 #define   FP_N_DIV_SHIFT                16
1190 #define   FP_M1_DIV_MASK        0x00003f00
1191 #define   FP_M1_DIV_SHIFT                8
1192 #define   FP_M2_DIV_MASK        0x0000003f
1193 #define   FP_M2_PINEVIEW_DIV_MASK       0x000000ff
1194 #define   FP_M2_DIV_SHIFT                0
1195 #define DPLL_TEST       0x606c
1196 #define   DPLLB_TEST_SDVO_DIV_1         (0 << 22)
1197 #define   DPLLB_TEST_SDVO_DIV_2         (1 << 22)
1198 #define   DPLLB_TEST_SDVO_DIV_4         (2 << 22)
1199 #define   DPLLB_TEST_SDVO_DIV_MASK      (3 << 22)
1200 #define   DPLLB_TEST_N_BYPASS           (1 << 19)
1201 #define   DPLLB_TEST_M_BYPASS           (1 << 18)
1202 #define   DPLLB_INPUT_BUFFER_ENABLE     (1 << 16)
1203 #define   DPLLA_TEST_N_BYPASS           (1 << 3)
1204 #define   DPLLA_TEST_M_BYPASS           (1 << 2)
1205 #define   DPLLA_INPUT_BUFFER_ENABLE     (1 << 0)
1206 #define D_STATE         0x6104
1207 #define  DSTATE_GFX_RESET_I830                  (1<<6)
1208 #define  DSTATE_PLL_D3_OFF                      (1<<3)
1209 #define  DSTATE_GFX_CLOCK_GATING                (1<<1)
1210 #define  DSTATE_DOT_CLOCK_GATING                (1<<0)
1211 #define DSPCLK_GATE_D           0x6200
1212 # define DPUNIT_B_CLOCK_GATE_DISABLE            (1 << 30) /* 965 */
1213 # define VSUNIT_CLOCK_GATE_DISABLE              (1 << 29) /* 965 */
1214 # define VRHUNIT_CLOCK_GATE_DISABLE             (1 << 28) /* 965 */
1215 # define VRDUNIT_CLOCK_GATE_DISABLE             (1 << 27) /* 965 */
1216 # define AUDUNIT_CLOCK_GATE_DISABLE             (1 << 26) /* 965 */
1217 # define DPUNIT_A_CLOCK_GATE_DISABLE            (1 << 25) /* 965 */
1218 # define DPCUNIT_CLOCK_GATE_DISABLE             (1 << 24) /* 965 */
1219 # define TVRUNIT_CLOCK_GATE_DISABLE             (1 << 23) /* 915-945 */
1220 # define TVCUNIT_CLOCK_GATE_DISABLE             (1 << 22) /* 915-945 */
1221 # define TVFUNIT_CLOCK_GATE_DISABLE             (1 << 21) /* 915-945 */
1222 # define TVEUNIT_CLOCK_GATE_DISABLE             (1 << 20) /* 915-945 */
1223 # define DVSUNIT_CLOCK_GATE_DISABLE             (1 << 19) /* 915-945 */
1224 # define DSSUNIT_CLOCK_GATE_DISABLE             (1 << 18) /* 915-945 */
1225 # define DDBUNIT_CLOCK_GATE_DISABLE             (1 << 17) /* 915-945 */
1226 # define DPRUNIT_CLOCK_GATE_DISABLE             (1 << 16) /* 915-945 */
1227 # define DPFUNIT_CLOCK_GATE_DISABLE             (1 << 15) /* 915-945 */
1228 # define DPBMUNIT_CLOCK_GATE_DISABLE            (1 << 14) /* 915-945 */
1229 # define DPLSUNIT_CLOCK_GATE_DISABLE            (1 << 13) /* 915-945 */
1230 # define DPLUNIT_CLOCK_GATE_DISABLE             (1 << 12) /* 915-945 */
1231 # define DPOUNIT_CLOCK_GATE_DISABLE             (1 << 11)
1232 # define DPBUNIT_CLOCK_GATE_DISABLE             (1 << 10)
1233 # define DCUNIT_CLOCK_GATE_DISABLE              (1 << 9)
1234 # define DPUNIT_CLOCK_GATE_DISABLE              (1 << 8)
1235 # define VRUNIT_CLOCK_GATE_DISABLE              (1 << 7) /* 915+: reserved */
1236 # define OVHUNIT_CLOCK_GATE_DISABLE             (1 << 6) /* 830-865 */
1237 # define DPIOUNIT_CLOCK_GATE_DISABLE            (1 << 6) /* 915-945 */
1238 # define OVFUNIT_CLOCK_GATE_DISABLE             (1 << 5)
1239 # define OVBUNIT_CLOCK_GATE_DISABLE             (1 << 4)
1240 /**
1241  * This bit must be set on the 830 to prevent hangs when turning off the
1242  * overlay scaler.
1243  */
1244 # define OVRUNIT_CLOCK_GATE_DISABLE             (1 << 3)
1245 # define OVCUNIT_CLOCK_GATE_DISABLE             (1 << 2)
1246 # define OVUUNIT_CLOCK_GATE_DISABLE             (1 << 1)
1247 # define ZVUNIT_CLOCK_GATE_DISABLE              (1 << 0) /* 830 */
1248 # define OVLUNIT_CLOCK_GATE_DISABLE             (1 << 0) /* 845,865 */
1249
1250 #define RENCLK_GATE_D1          0x6204
1251 # define BLITTER_CLOCK_GATE_DISABLE             (1 << 13) /* 945GM only */
1252 # define MPEG_CLOCK_GATE_DISABLE                (1 << 12) /* 945GM only */
1253 # define PC_FE_CLOCK_GATE_DISABLE               (1 << 11)
1254 # define PC_BE_CLOCK_GATE_DISABLE               (1 << 10)
1255 # define WINDOWER_CLOCK_GATE_DISABLE            (1 << 9)
1256 # define INTERPOLATOR_CLOCK_GATE_DISABLE        (1 << 8)
1257 # define COLOR_CALCULATOR_CLOCK_GATE_DISABLE    (1 << 7)
1258 # define MOTION_COMP_CLOCK_GATE_DISABLE         (1 << 6)
1259 # define MAG_CLOCK_GATE_DISABLE                 (1 << 5)
1260 /** This bit must be unset on 855,865 */
1261 # define MECI_CLOCK_GATE_DISABLE                (1 << 4)
1262 # define DCMP_CLOCK_GATE_DISABLE                (1 << 3)
1263 # define MEC_CLOCK_GATE_DISABLE                 (1 << 2)
1264 # define MECO_CLOCK_GATE_DISABLE                (1 << 1)
1265 /** This bit must be set on 855,865. */
1266 # define SV_CLOCK_GATE_DISABLE                  (1 << 0)
1267 # define I915_MPEG_CLOCK_GATE_DISABLE           (1 << 16)
1268 # define I915_VLD_IP_PR_CLOCK_GATE_DISABLE      (1 << 15)
1269 # define I915_MOTION_COMP_CLOCK_GATE_DISABLE    (1 << 14)
1270 # define I915_BD_BF_CLOCK_GATE_DISABLE          (1 << 13)
1271 # define I915_SF_SE_CLOCK_GATE_DISABLE          (1 << 12)
1272 # define I915_WM_CLOCK_GATE_DISABLE             (1 << 11)
1273 # define I915_IZ_CLOCK_GATE_DISABLE             (1 << 10)
1274 # define I915_PI_CLOCK_GATE_DISABLE             (1 << 9)
1275 # define I915_DI_CLOCK_GATE_DISABLE             (1 << 8)
1276 # define I915_SH_SV_CLOCK_GATE_DISABLE          (1 << 7)
1277 # define I915_PL_DG_QC_FT_CLOCK_GATE_DISABLE    (1 << 6)
1278 # define I915_SC_CLOCK_GATE_DISABLE             (1 << 5)
1279 # define I915_FL_CLOCK_GATE_DISABLE             (1 << 4)
1280 # define I915_DM_CLOCK_GATE_DISABLE             (1 << 3)
1281 # define I915_PS_CLOCK_GATE_DISABLE             (1 << 2)
1282 # define I915_CC_CLOCK_GATE_DISABLE             (1 << 1)
1283 # define I915_BY_CLOCK_GATE_DISABLE             (1 << 0)
1284
1285 # define I965_RCZ_CLOCK_GATE_DISABLE            (1 << 30)
1286 /** This bit must always be set on 965G/965GM */
1287 # define I965_RCC_CLOCK_GATE_DISABLE            (1 << 29)
1288 # define I965_RCPB_CLOCK_GATE_DISABLE           (1 << 28)
1289 # define I965_DAP_CLOCK_GATE_DISABLE            (1 << 27)
1290 # define I965_ROC_CLOCK_GATE_DISABLE            (1 << 26)
1291 # define I965_GW_CLOCK_GATE_DISABLE             (1 << 25)
1292 # define I965_TD_CLOCK_GATE_DISABLE             (1 << 24)
1293 /** This bit must always be set on 965G */
1294 # define I965_ISC_CLOCK_GATE_DISABLE            (1 << 23)
1295 # define I965_IC_CLOCK_GATE_DISABLE             (1 << 22)
1296 # define I965_EU_CLOCK_GATE_DISABLE             (1 << 21)
1297 # define I965_IF_CLOCK_GATE_DISABLE             (1 << 20)
1298 # define I965_TC_CLOCK_GATE_DISABLE             (1 << 19)
1299 # define I965_SO_CLOCK_GATE_DISABLE             (1 << 17)
1300 # define I965_FBC_CLOCK_GATE_DISABLE            (1 << 16)
1301 # define I965_MARI_CLOCK_GATE_DISABLE           (1 << 15)
1302 # define I965_MASF_CLOCK_GATE_DISABLE           (1 << 14)
1303 # define I965_MAWB_CLOCK_GATE_DISABLE           (1 << 13)
1304 # define I965_EM_CLOCK_GATE_DISABLE             (1 << 12)
1305 # define I965_UC_CLOCK_GATE_DISABLE             (1 << 11)
1306 # define I965_SI_CLOCK_GATE_DISABLE             (1 << 6)
1307 # define I965_MT_CLOCK_GATE_DISABLE             (1 << 5)
1308 # define I965_PL_CLOCK_GATE_DISABLE             (1 << 4)
1309 # define I965_DG_CLOCK_GATE_DISABLE             (1 << 3)
1310 # define I965_QC_CLOCK_GATE_DISABLE             (1 << 2)
1311 # define I965_FT_CLOCK_GATE_DISABLE             (1 << 1)
1312 # define I965_DM_CLOCK_GATE_DISABLE             (1 << 0)
1313
1314 #define RENCLK_GATE_D2          0x6208
1315 #define VF_UNIT_CLOCK_GATE_DISABLE              (1 << 9)
1316 #define GS_UNIT_CLOCK_GATE_DISABLE              (1 << 7)
1317 #define CL_UNIT_CLOCK_GATE_DISABLE              (1 << 6)
1318 #define RAMCLK_GATE_D           0x6210          /* CRL only */
1319 #define DEUC                    0x6214          /* CRL only */
1320
1321 #define FW_BLC_SELF_VLV         (VLV_DISPLAY_BASE + 0x6500)
1322 #define  FW_CSPWRDWNEN          (1<<15)
1323
1324 /*
1325  * Palette regs
1326  */
1327
1328 #define _PALETTE_A              (dev_priv->info->display_mmio_offset + 0xa000)
1329 #define _PALETTE_B              (dev_priv->info->display_mmio_offset + 0xa800)
1330 #define PALETTE(pipe) _PIPE(pipe, _PALETTE_A, _PALETTE_B)
1331
1332 /* MCH MMIO space */
1333
1334 /*
1335  * MCHBAR mirror.
1336  *
1337  * This mirrors the MCHBAR MMIO space whose location is determined by
1338  * device 0 function 0's pci config register 0x44 or 0x48 and matches it in
1339  * every way.  It is not accessible from the CP register read instructions.
1340  *
1341  */
1342 #define MCHBAR_MIRROR_BASE      0x10000
1343
1344 #define MCHBAR_MIRROR_BASE_SNB  0x140000
1345
1346 /* Memory controller frequency in MCHBAR for Haswell (possible SNB+) */
1347 #define DCLK 0x5e04
1348
1349 /** 915-945 and GM965 MCH register controlling DRAM channel access */
1350 #define DCC                     0x10200
1351 #define DCC_ADDRESSING_MODE_SINGLE_CHANNEL              (0 << 0)
1352 #define DCC_ADDRESSING_MODE_DUAL_CHANNEL_ASYMMETRIC     (1 << 0)
1353 #define DCC_ADDRESSING_MODE_DUAL_CHANNEL_INTERLEAVED    (2 << 0)
1354 #define DCC_ADDRESSING_MODE_MASK                        (3 << 0)
1355 #define DCC_CHANNEL_XOR_DISABLE                         (1 << 10)
1356 #define DCC_CHANNEL_XOR_BIT_17                          (1 << 9)
1357
1358 /** Pineview MCH register contains DDR3 setting */
1359 #define CSHRDDR3CTL            0x101a8
1360 #define CSHRDDR3CTL_DDR3       (1 << 2)
1361
1362 /** 965 MCH register controlling DRAM channel configuration */
1363 #define C0DRB3                  0x10206
1364 #define C1DRB3                  0x10606
1365
1366 /** snb MCH registers for reading the DRAM channel configuration */
1367 #define MAD_DIMM_C0                     (MCHBAR_MIRROR_BASE_SNB + 0x5004)
1368 #define MAD_DIMM_C1                     (MCHBAR_MIRROR_BASE_SNB + 0x5008)
1369 #define MAD_DIMM_C2                     (MCHBAR_MIRROR_BASE_SNB + 0x500C)
1370 #define   MAD_DIMM_ECC_MASK             (0x3 << 24)
1371 #define   MAD_DIMM_ECC_OFF              (0x0 << 24)
1372 #define   MAD_DIMM_ECC_IO_ON_LOGIC_OFF  (0x1 << 24)
1373 #define   MAD_DIMM_ECC_IO_OFF_LOGIC_ON  (0x2 << 24)
1374 #define   MAD_DIMM_ECC_ON               (0x3 << 24)
1375 #define   MAD_DIMM_ENH_INTERLEAVE       (0x1 << 22)
1376 #define   MAD_DIMM_RANK_INTERLEAVE      (0x1 << 21)
1377 #define   MAD_DIMM_B_WIDTH_X16          (0x1 << 20) /* X8 chips if unset */
1378 #define   MAD_DIMM_A_WIDTH_X16          (0x1 << 19) /* X8 chips if unset */
1379 #define   MAD_DIMM_B_DUAL_RANK          (0x1 << 18)
1380 #define   MAD_DIMM_A_DUAL_RANK          (0x1 << 17)
1381 #define   MAD_DIMM_A_SELECT             (0x1 << 16)
1382 /* DIMM sizes are in multiples of 256mb. */
1383 #define   MAD_DIMM_B_SIZE_SHIFT         8
1384 #define   MAD_DIMM_B_SIZE_MASK          (0xff << MAD_DIMM_B_SIZE_SHIFT)
1385 #define   MAD_DIMM_A_SIZE_SHIFT         0
1386 #define   MAD_DIMM_A_SIZE_MASK          (0xff << MAD_DIMM_A_SIZE_SHIFT)
1387
1388 /** snb MCH registers for priority tuning */
1389 #define MCH_SSKPD                       (MCHBAR_MIRROR_BASE_SNB + 0x5d10)
1390 #define   MCH_SSKPD_WM0_MASK            0x3f
1391 #define   MCH_SSKPD_WM0_VAL             0xc
1392
1393 /* Clocking configuration register */
1394 #define CLKCFG                  0x10c00
1395 #define CLKCFG_FSB_400                                  (5 << 0)        /* hrawclk 100 */
1396 #define CLKCFG_FSB_533                                  (1 << 0)        /* hrawclk 133 */
1397 #define CLKCFG_FSB_667                                  (3 << 0)        /* hrawclk 166 */
1398 #define CLKCFG_FSB_800                                  (2 << 0)        /* hrawclk 200 */
1399 #define CLKCFG_FSB_1067                                 (6 << 0)        /* hrawclk 266 */
1400 #define CLKCFG_FSB_1333                                 (7 << 0)        /* hrawclk 333 */
1401 /* Note, below two are guess */
1402 #define CLKCFG_FSB_1600                                 (4 << 0)        /* hrawclk 400 */
1403 #define CLKCFG_FSB_1600_ALT                             (0 << 0)        /* hrawclk 400 */
1404 #define CLKCFG_FSB_MASK                                 (7 << 0)
1405 #define CLKCFG_MEM_533                                  (1 << 4)
1406 #define CLKCFG_MEM_667                                  (2 << 4)
1407 #define CLKCFG_MEM_800                                  (3 << 4)
1408 #define CLKCFG_MEM_MASK                                 (7 << 4)
1409
1410 #define TSC1                    0x11001
1411 #define   TSE                   (1<<0)
1412 #define TR1                     0x11006
1413 #define TSFS                    0x11020
1414 #define   TSFS_SLOPE_MASK       0x0000ff00
1415 #define   TSFS_SLOPE_SHIFT      8
1416 #define   TSFS_INTR_MASK        0x000000ff
1417
1418 #define CRSTANDVID              0x11100
1419 #define PXVFREQ_BASE            0x11110 /* P[0-15]VIDFREQ (0x1114c) (Ironlake) */
1420 #define   PXVFREQ_PX_MASK       0x7f000000
1421 #define   PXVFREQ_PX_SHIFT      24
1422 #define VIDFREQ_BASE            0x11110
1423 #define VIDFREQ1                0x11110 /* VIDFREQ1-4 (0x1111c) (Cantiga) */
1424 #define VIDFREQ2                0x11114
1425 #define VIDFREQ3                0x11118
1426 #define VIDFREQ4                0x1111c
1427 #define   VIDFREQ_P0_MASK       0x1f000000
1428 #define   VIDFREQ_P0_SHIFT      24
1429 #define   VIDFREQ_P0_CSCLK_MASK 0x00f00000
1430 #define   VIDFREQ_P0_CSCLK_SHIFT 20
1431 #define   VIDFREQ_P0_CRCLK_MASK 0x000f0000
1432 #define   VIDFREQ_P0_CRCLK_SHIFT 16
1433 #define   VIDFREQ_P1_MASK       0x00001f00
1434 #define   VIDFREQ_P1_SHIFT      8
1435 #define   VIDFREQ_P1_CSCLK_MASK 0x000000f0
1436 #define   VIDFREQ_P1_CSCLK_SHIFT 4
1437 #define   VIDFREQ_P1_CRCLK_MASK 0x0000000f
1438 #define INTTOEXT_BASE_ILK       0x11300
1439 #define INTTOEXT_BASE           0x11120 /* INTTOEXT1-8 (0x1113c) */
1440 #define   INTTOEXT_MAP3_SHIFT   24
1441 #define   INTTOEXT_MAP3_MASK    (0x1f << INTTOEXT_MAP3_SHIFT)
1442 #define   INTTOEXT_MAP2_SHIFT   16
1443 #define   INTTOEXT_MAP2_MASK    (0x1f << INTTOEXT_MAP2_SHIFT)
1444 #define   INTTOEXT_MAP1_SHIFT   8
1445 #define   INTTOEXT_MAP1_MASK    (0x1f << INTTOEXT_MAP1_SHIFT)
1446 #define   INTTOEXT_MAP0_SHIFT   0
1447 #define   INTTOEXT_MAP0_MASK    (0x1f << INTTOEXT_MAP0_SHIFT)
1448 #define MEMSWCTL                0x11170 /* Ironlake only */
1449 #define   MEMCTL_CMD_MASK       0xe000
1450 #define   MEMCTL_CMD_SHIFT      13
1451 #define   MEMCTL_CMD_RCLK_OFF   0
1452 #define   MEMCTL_CMD_RCLK_ON    1
1453 #define   MEMCTL_CMD_CHFREQ     2
1454 #define   MEMCTL_CMD_CHVID      3
1455 #define   MEMCTL_CMD_VMMOFF     4
1456 #define   MEMCTL_CMD_VMMON      5
1457 #define   MEMCTL_CMD_STS        (1<<12) /* write 1 triggers command, clears
1458                                            when command complete */
1459 #define   MEMCTL_FREQ_MASK      0x0f00 /* jitter, from 0-15 */
1460 #define   MEMCTL_FREQ_SHIFT     8
1461 #define   MEMCTL_SFCAVM         (1<<7)
1462 #define   MEMCTL_TGT_VID_MASK   0x007f
1463 #define MEMIHYST                0x1117c
1464 #define MEMINTREN               0x11180 /* 16 bits */
1465 #define   MEMINT_RSEXIT_EN      (1<<8)
1466 #define   MEMINT_CX_SUPR_EN     (1<<7)
1467 #define   MEMINT_CONT_BUSY_EN   (1<<6)
1468 #define   MEMINT_AVG_BUSY_EN    (1<<5)
1469 #define   MEMINT_EVAL_CHG_EN    (1<<4)
1470 #define   MEMINT_MON_IDLE_EN    (1<<3)
1471 #define   MEMINT_UP_EVAL_EN     (1<<2)
1472 #define   MEMINT_DOWN_EVAL_EN   (1<<1)
1473 #define   MEMINT_SW_CMD_EN      (1<<0)
1474 #define MEMINTRSTR              0x11182 /* 16 bits */
1475 #define   MEM_RSEXIT_MASK       0xc000
1476 #define   MEM_RSEXIT_SHIFT      14
1477 #define   MEM_CONT_BUSY_MASK    0x3000
1478 #define   MEM_CONT_BUSY_SHIFT   12
1479 #define   MEM_AVG_BUSY_MASK     0x0c00
1480 #define   MEM_AVG_BUSY_SHIFT    10
1481 #define   MEM_EVAL_CHG_MASK     0x0300
1482 #define   MEM_EVAL_BUSY_SHIFT   8
1483 #define   MEM_MON_IDLE_MASK     0x00c0
1484 #define   MEM_MON_IDLE_SHIFT    6
1485 #define   MEM_UP_EVAL_MASK      0x0030
1486 #define   MEM_UP_EVAL_SHIFT     4
1487 #define   MEM_DOWN_EVAL_MASK    0x000c
1488 #define   MEM_DOWN_EVAL_SHIFT   2
1489 #define   MEM_SW_CMD_MASK       0x0003
1490 #define   MEM_INT_STEER_GFX     0
1491 #define   MEM_INT_STEER_CMR     1
1492 #define   MEM_INT_STEER_SMI     2
1493 #define   MEM_INT_STEER_SCI     3
1494 #define MEMINTRSTS              0x11184
1495 #define   MEMINT_RSEXIT         (1<<7)
1496 #define   MEMINT_CONT_BUSY      (1<<6)
1497 #define   MEMINT_AVG_BUSY       (1<<5)
1498 #define   MEMINT_EVAL_CHG       (1<<4)
1499 #define   MEMINT_MON_IDLE       (1<<3)
1500 #define   MEMINT_UP_EVAL        (1<<2)
1501 #define   MEMINT_DOWN_EVAL      (1<<1)
1502 #define   MEMINT_SW_CMD         (1<<0)
1503 #define MEMMODECTL              0x11190
1504 #define   MEMMODE_BOOST_EN      (1<<31)
1505 #define   MEMMODE_BOOST_FREQ_MASK 0x0f000000 /* jitter for boost, 0-15 */
1506 #define   MEMMODE_BOOST_FREQ_SHIFT 24
1507 #define   MEMMODE_IDLE_MODE_MASK 0x00030000
1508 #define   MEMMODE_IDLE_MODE_SHIFT 16
1509 #define   MEMMODE_IDLE_MODE_EVAL 0
1510 #define   MEMMODE_IDLE_MODE_CONT 1
1511 #define   MEMMODE_HWIDLE_EN     (1<<15)
1512 #define   MEMMODE_SWMODE_EN     (1<<14)
1513 #define   MEMMODE_RCLK_GATE     (1<<13)
1514 #define   MEMMODE_HW_UPDATE     (1<<12)
1515 #define   MEMMODE_FSTART_MASK   0x00000f00 /* starting jitter, 0-15 */
1516 #define   MEMMODE_FSTART_SHIFT  8
1517 #define   MEMMODE_FMAX_MASK     0x000000f0 /* max jitter, 0-15 */
1518 #define   MEMMODE_FMAX_SHIFT    4
1519 #define   MEMMODE_FMIN_MASK     0x0000000f /* min jitter, 0-15 */
1520 #define RCBMAXAVG               0x1119c
1521 #define MEMSWCTL2               0x1119e /* Cantiga only */
1522 #define   SWMEMCMD_RENDER_OFF   (0 << 13)
1523 #define   SWMEMCMD_RENDER_ON    (1 << 13)
1524 #define   SWMEMCMD_SWFREQ       (2 << 13)
1525 #define   SWMEMCMD_TARVID       (3 << 13)
1526 #define   SWMEMCMD_VRM_OFF      (4 << 13)
1527 #define   SWMEMCMD_VRM_ON       (5 << 13)
1528 #define   CMDSTS                (1<<12)
1529 #define   SFCAVM                (1<<11)
1530 #define   SWFREQ_MASK           0x0380 /* P0-7 */
1531 #define   SWFREQ_SHIFT          7
1532 #define   TARVID_MASK           0x001f
1533 #define MEMSTAT_CTG             0x111a0
1534 #define RCBMINAVG               0x111a0
1535 #define RCUPEI                  0x111b0
1536 #define RCDNEI                  0x111b4
1537 #define RSTDBYCTL               0x111b8
1538 #define   RS1EN                 (1<<31)
1539 #define   RS2EN                 (1<<30)
1540 #define   RS3EN                 (1<<29)
1541 #define   D3RS3EN               (1<<28) /* Display D3 imlies RS3 */
1542 #define   SWPROMORSX            (1<<27) /* RSx promotion timers ignored */
1543 #define   RCWAKERW              (1<<26) /* Resetwarn from PCH causes wakeup */
1544 #define   DPRSLPVREN            (1<<25) /* Fast voltage ramp enable */
1545 #define   GFXTGHYST             (1<<24) /* Hysteresis to allow trunk gating */
1546 #define   RCX_SW_EXIT           (1<<23) /* Leave RSx and prevent re-entry */
1547 #define   RSX_STATUS_MASK       (7<<20)
1548 #define   RSX_STATUS_ON         (0<<20)
1549 #define   RSX_STATUS_RC1        (1<<20)
1550 #define   RSX_STATUS_RC1E       (2<<20)
1551 #define   RSX_STATUS_RS1        (3<<20)
1552 #define   RSX_STATUS_RS2        (4<<20) /* aka rc6 */
1553 #define   RSX_STATUS_RSVD       (5<<20) /* deep rc6 unsupported on ilk */
1554 #define   RSX_STATUS_RS3        (6<<20) /* rs3 unsupported on ilk */
1555 #define   RSX_STATUS_RSVD2      (7<<20)
1556 #define   UWRCRSXE              (1<<19) /* wake counter limit prevents rsx */
1557 #define   RSCRP                 (1<<18) /* rs requests control on rs1/2 reqs */
1558 #define   JRSC                  (1<<17) /* rsx coupled to cpu c-state */
1559 #define   RS2INC0               (1<<16) /* allow rs2 in cpu c0 */
1560 #define   RS1CONTSAV_MASK       (3<<14)
1561 #define   RS1CONTSAV_NO_RS1     (0<<14) /* rs1 doesn't save/restore context */
1562 #define   RS1CONTSAV_RSVD       (1<<14)
1563 #define   RS1CONTSAV_SAVE_RS1   (2<<14) /* rs1 saves context */
1564 #define   RS1CONTSAV_FULL_RS1   (3<<14) /* rs1 saves and restores context */
1565 #define   NORMSLEXLAT_MASK      (3<<12)
1566 #define   SLOW_RS123            (0<<12)
1567 #define   SLOW_RS23             (1<<12)
1568 #define   SLOW_RS3              (2<<12)
1569 #define   NORMAL_RS123          (3<<12)
1570 #define   RCMODE_TIMEOUT        (1<<11) /* 0 is eval interval method */
1571 #define   IMPROMOEN             (1<<10) /* promo is immediate or delayed until next idle interval (only for timeout method above) */
1572 #define   RCENTSYNC             (1<<9) /* rs coupled to cpu c-state (3/6/7) */
1573 #define   STATELOCK             (1<<7) /* locked to rs_cstate if 0 */
1574 #define   RS_CSTATE_MASK        (3<<4)
1575 #define   RS_CSTATE_C367_RS1    (0<<4)
1576 #define   RS_CSTATE_C36_RS1_C7_RS2 (1<<4)
1577 #define   RS_CSTATE_RSVD        (2<<4)
1578 #define   RS_CSTATE_C367_RS2    (3<<4)
1579 #define   REDSAVES              (1<<3) /* no context save if was idle during rs0 */
1580 #define   REDRESTORES           (1<<2) /* no restore if was idle during rs0 */
1581 #define VIDCTL                  0x111c0
1582 #define VIDSTS                  0x111c8
1583 #define VIDSTART                0x111cc /* 8 bits */
1584 #define MEMSTAT_ILK                     0x111f8
1585 #define   MEMSTAT_VID_MASK      0x7f00
1586 #define   MEMSTAT_VID_SHIFT     8
1587 #define   MEMSTAT_PSTATE_MASK   0x00f8
1588 #define   MEMSTAT_PSTATE_SHIFT  3
1589 #define   MEMSTAT_MON_ACTV      (1<<2)
1590 #define   MEMSTAT_SRC_CTL_MASK  0x0003
1591 #define   MEMSTAT_SRC_CTL_CORE  0
1592 #define   MEMSTAT_SRC_CTL_TRB   1
1593 #define   MEMSTAT_SRC_CTL_THM   2
1594 #define   MEMSTAT_SRC_CTL_STDBY 3
1595 #define RCPREVBSYTUPAVG         0x113b8
1596 #define RCPREVBSYTDNAVG         0x113bc
1597 #define PMMISC                  0x11214
1598 #define   MCPPCE_EN             (1<<0) /* enable PM_MSG from PCH->MPC */
1599 #define SDEW                    0x1124c
1600 #define CSIEW0                  0x11250
1601 #define CSIEW1                  0x11254
1602 #define CSIEW2                  0x11258
1603 #define PEW                     0x1125c
1604 #define DEW                     0x11270
1605 #define MCHAFE                  0x112c0
1606 #define CSIEC                   0x112e0
1607 #define DMIEC                   0x112e4
1608 #define DDREC                   0x112e8
1609 #define PEG0EC                  0x112ec
1610 #define PEG1EC                  0x112f0
1611 #define GFXEC                   0x112f4
1612 #define RPPREVBSYTUPAVG         0x113b8
1613 #define RPPREVBSYTDNAVG         0x113bc
1614 #define ECR                     0x11600
1615 #define   ECR_GPFE              (1<<31)
1616 #define   ECR_IMONE             (1<<30)
1617 #define   ECR_CAP_MASK          0x0000001f /* Event range, 0-31 */
1618 #define OGW0                    0x11608
1619 #define OGW1                    0x1160c
1620 #define EG0                     0x11610
1621 #define EG1                     0x11614
1622 #define EG2                     0x11618
1623 #define EG3                     0x1161c
1624 #define EG4                     0x11620
1625 #define EG5                     0x11624
1626 #define EG6                     0x11628
1627 #define EG7                     0x1162c
1628 #define PXW                     0x11664
1629 #define PXWL                    0x11680
1630 #define LCFUSE02                0x116c0
1631 #define   LCFUSE_HIV_MASK       0x000000ff
1632 #define CSIPLL0                 0x12c10
1633 #define DDRMPLL1                0X12c20
1634 #define PEG_BAND_GAP_DATA       0x14d68
1635
1636 #define GEN6_GT_THREAD_STATUS_REG 0x13805c
1637 #define GEN6_GT_THREAD_STATUS_CORE_MASK 0x7
1638 #define GEN6_GT_THREAD_STATUS_CORE_MASK_HSW (0x7 | (0x07 << 16))
1639
1640 #define GEN6_GT_PERF_STATUS     0x145948
1641 #define GEN6_RP_STATE_LIMITS    0x145994
1642 #define GEN6_RP_STATE_CAP       0x145998
1643
1644 /*
1645  * Logical Context regs
1646  */
1647 #define CCID                    0x2180
1648 #define   CCID_EN               (1<<0)
1649 #define CXT_SIZE                0x21a0
1650 #define GEN6_CXT_POWER_SIZE(cxt_reg)    ((cxt_reg >> 24) & 0x3f)
1651 #define GEN6_CXT_RING_SIZE(cxt_reg)     ((cxt_reg >> 18) & 0x3f)
1652 #define GEN6_CXT_RENDER_SIZE(cxt_reg)   ((cxt_reg >> 12) & 0x3f)
1653 #define GEN6_CXT_EXTENDED_SIZE(cxt_reg) ((cxt_reg >> 6) & 0x3f)
1654 #define GEN6_CXT_PIPELINE_SIZE(cxt_reg) ((cxt_reg >> 0) & 0x3f)
1655 #define GEN6_CXT_TOTAL_SIZE(cxt_reg)    (GEN6_CXT_POWER_SIZE(cxt_reg) + \
1656                                         GEN6_CXT_RING_SIZE(cxt_reg) + \
1657                                         GEN6_CXT_RENDER_SIZE(cxt_reg) + \
1658                                         GEN6_CXT_EXTENDED_SIZE(cxt_reg) + \
1659                                         GEN6_CXT_PIPELINE_SIZE(cxt_reg))
1660 #define GEN7_CXT_SIZE           0x21a8
1661 #define GEN7_CXT_POWER_SIZE(ctx_reg)    ((ctx_reg >> 25) & 0x7f)
1662 #define GEN7_CXT_RING_SIZE(ctx_reg)     ((ctx_reg >> 22) & 0x7)
1663 #define GEN7_CXT_RENDER_SIZE(ctx_reg)   ((ctx_reg >> 16) & 0x3f)
1664 #define GEN7_CXT_EXTENDED_SIZE(ctx_reg) ((ctx_reg >> 9) & 0x7f)
1665 #define GEN7_CXT_GT1_SIZE(ctx_reg)      ((ctx_reg >> 6) & 0x7)
1666 #define GEN7_CXT_VFSTATE_SIZE(ctx_reg)  ((ctx_reg >> 0) & 0x3f)
1667 #define GEN7_CXT_TOTAL_SIZE(ctx_reg)    (GEN7_CXT_POWER_SIZE(ctx_reg) + \
1668                                          GEN7_CXT_RING_SIZE(ctx_reg) + \
1669                                          GEN7_CXT_RENDER_SIZE(ctx_reg) + \
1670                                          GEN7_CXT_EXTENDED_SIZE(ctx_reg) + \
1671                                          GEN7_CXT_GT1_SIZE(ctx_reg) + \
1672                                          GEN7_CXT_VFSTATE_SIZE(ctx_reg))
1673 #define HSW_CXT_POWER_SIZE(ctx_reg)     ((ctx_reg >> 26) & 0x3f)
1674 #define HSW_CXT_RING_SIZE(ctx_reg)      ((ctx_reg >> 23) & 0x7)
1675 #define HSW_CXT_RENDER_SIZE(ctx_reg)    ((ctx_reg >> 15) & 0xff)
1676 #define HSW_CXT_TOTAL_SIZE(ctx_reg)     (HSW_CXT_POWER_SIZE(ctx_reg) + \
1677                                          HSW_CXT_RING_SIZE(ctx_reg) + \
1678                                          HSW_CXT_RENDER_SIZE(ctx_reg) + \
1679                                          GEN7_CXT_VFSTATE_SIZE(ctx_reg))
1680
1681
1682 /*
1683  * Overlay regs
1684  */
1685
1686 #define OVADD                   0x30000
1687 #define DOVSTA                  0x30008
1688 #define OC_BUF                  (0x3<<20)
1689 #define OGAMC5                  0x30010
1690 #define OGAMC4                  0x30014
1691 #define OGAMC3                  0x30018
1692 #define OGAMC2                  0x3001c
1693 #define OGAMC1                  0x30020
1694 #define OGAMC0                  0x30024
1695
1696 /*
1697  * Display engine regs
1698  */
1699
1700 /* Pipe A timing regs */
1701 #define _HTOTAL_A       (dev_priv->info->display_mmio_offset + 0x60000)
1702 #define _HBLANK_A       (dev_priv->info->display_mmio_offset + 0x60004)
1703 #define _HSYNC_A        (dev_priv->info->display_mmio_offset + 0x60008)
1704 #define _VTOTAL_A       (dev_priv->info->display_mmio_offset + 0x6000c)
1705 #define _VBLANK_A       (dev_priv->info->display_mmio_offset + 0x60010)
1706 #define _VSYNC_A        (dev_priv->info->display_mmio_offset + 0x60014)
1707 #define _PIPEASRC       (dev_priv->info->display_mmio_offset + 0x6001c)
1708 #define _BCLRPAT_A      (dev_priv->info->display_mmio_offset + 0x60020)
1709 #define _VSYNCSHIFT_A   (dev_priv->info->display_mmio_offset + 0x60028)
1710
1711 /* Pipe B timing regs */
1712 #define _HTOTAL_B       (dev_priv->info->display_mmio_offset + 0x61000)
1713 #define _HBLANK_B       (dev_priv->info->display_mmio_offset + 0x61004)
1714 #define _HSYNC_B        (dev_priv->info->display_mmio_offset + 0x61008)
1715 #define _VTOTAL_B       (dev_priv->info->display_mmio_offset + 0x6100c)
1716 #define _VBLANK_B       (dev_priv->info->display_mmio_offset + 0x61010)
1717 #define _VSYNC_B        (dev_priv->info->display_mmio_offset + 0x61014)
1718 #define _PIPEBSRC       (dev_priv->info->display_mmio_offset + 0x6101c)
1719 #define _BCLRPAT_B      (dev_priv->info->display_mmio_offset + 0x61020)
1720 #define _VSYNCSHIFT_B   (dev_priv->info->display_mmio_offset + 0x61028)
1721
1722
1723 #define HTOTAL(trans) _TRANSCODER(trans, _HTOTAL_A, _HTOTAL_B)
1724 #define HBLANK(trans) _TRANSCODER(trans, _HBLANK_A, _HBLANK_B)
1725 #define HSYNC(trans) _TRANSCODER(trans, _HSYNC_A, _HSYNC_B)
1726 #define VTOTAL(trans) _TRANSCODER(trans, _VTOTAL_A, _VTOTAL_B)
1727 #define VBLANK(trans) _TRANSCODER(trans, _VBLANK_A, _VBLANK_B)
1728 #define VSYNC(trans) _TRANSCODER(trans, _VSYNC_A, _VSYNC_B)
1729 #define BCLRPAT(pipe) _PIPE(pipe, _BCLRPAT_A, _BCLRPAT_B)
1730 #define VSYNCSHIFT(trans) _TRANSCODER(trans, _VSYNCSHIFT_A, _VSYNCSHIFT_B)
1731
1732 /* VGA port control */
1733 #define ADPA                    0x61100
1734 #define PCH_ADPA                0xe1100
1735 #define VLV_ADPA                (VLV_DISPLAY_BASE + ADPA)
1736
1737 #define   ADPA_DAC_ENABLE       (1<<31)
1738 #define   ADPA_DAC_DISABLE      0
1739 #define   ADPA_PIPE_SELECT_MASK (1<<30)
1740 #define   ADPA_PIPE_A_SELECT    0
1741 #define   ADPA_PIPE_B_SELECT    (1<<30)
1742 #define   ADPA_PIPE_SELECT(pipe) ((pipe) << 30)
1743 /* CPT uses bits 29:30 for pch transcoder select */
1744 #define   ADPA_CRT_HOTPLUG_MASK  0x03ff0000 /* bit 25-16 */
1745 #define   ADPA_CRT_HOTPLUG_MONITOR_NONE  (0<<24)
1746 #define   ADPA_CRT_HOTPLUG_MONITOR_MASK  (3<<24)
1747 #define   ADPA_CRT_HOTPLUG_MONITOR_COLOR (3<<24)
1748 #define   ADPA_CRT_HOTPLUG_MONITOR_MONO  (2<<24)
1749 #define   ADPA_CRT_HOTPLUG_ENABLE        (1<<23)
1750 #define   ADPA_CRT_HOTPLUG_PERIOD_64     (0<<22)
1751 #define   ADPA_CRT_HOTPLUG_PERIOD_128    (1<<22)
1752 #define   ADPA_CRT_HOTPLUG_WARMUP_5MS    (0<<21)
1753 #define   ADPA_CRT_HOTPLUG_WARMUP_10MS   (1<<21)
1754 #define   ADPA_CRT_HOTPLUG_SAMPLE_2S     (0<<20)
1755 #define   ADPA_CRT_HOTPLUG_SAMPLE_4S     (1<<20)
1756 #define   ADPA_CRT_HOTPLUG_VOLTAGE_40    (0<<18)
1757 #define   ADPA_CRT_HOTPLUG_VOLTAGE_50    (1<<18)
1758 #define   ADPA_CRT_HOTPLUG_VOLTAGE_60    (2<<18)
1759 #define   ADPA_CRT_HOTPLUG_VOLTAGE_70    (3<<18)
1760 #define   ADPA_CRT_HOTPLUG_VOLREF_325MV  (0<<17)
1761 #define   ADPA_CRT_HOTPLUG_VOLREF_475MV  (1<<17)
1762 #define   ADPA_CRT_HOTPLUG_FORCE_TRIGGER (1<<16)
1763 #define   ADPA_USE_VGA_HVPOLARITY (1<<15)
1764 #define   ADPA_SETS_HVPOLARITY  0
1765 #define   ADPA_VSYNC_CNTL_DISABLE (1<<10)
1766 #define   ADPA_VSYNC_CNTL_ENABLE 0
1767 #define   ADPA_HSYNC_CNTL_DISABLE (1<<11)
1768 #define   ADPA_HSYNC_CNTL_ENABLE 0
1769 #define   ADPA_VSYNC_ACTIVE_HIGH (1<<4)
1770 #define   ADPA_VSYNC_ACTIVE_LOW 0
1771 #define   ADPA_HSYNC_ACTIVE_HIGH (1<<3)
1772 #define   ADPA_HSYNC_ACTIVE_LOW 0
1773 #define   ADPA_DPMS_MASK        (~(3<<10))
1774 #define   ADPA_DPMS_ON          (0<<10)
1775 #define   ADPA_DPMS_SUSPEND     (1<<10)
1776 #define   ADPA_DPMS_STANDBY     (2<<10)
1777 #define   ADPA_DPMS_OFF         (3<<10)
1778
1779
1780 /* Hotplug control (945+ only) */
1781 #define PORT_HOTPLUG_EN         (dev_priv->info->display_mmio_offset + 0x61110)
1782 #define   PORTB_HOTPLUG_INT_EN                  (1 << 29)
1783 #define   PORTC_HOTPLUG_INT_EN                  (1 << 28)
1784 #define   PORTD_HOTPLUG_INT_EN                  (1 << 27)
1785 #define   SDVOB_HOTPLUG_INT_EN                  (1 << 26)
1786 #define   SDVOC_HOTPLUG_INT_EN                  (1 << 25)
1787 #define   TV_HOTPLUG_INT_EN                     (1 << 18)
1788 #define   CRT_HOTPLUG_INT_EN                    (1 << 9)
1789 #define HOTPLUG_INT_EN_MASK                     (PORTB_HOTPLUG_INT_EN | \
1790                                                  PORTC_HOTPLUG_INT_EN | \
1791                                                  PORTD_HOTPLUG_INT_EN | \
1792                                                  SDVOC_HOTPLUG_INT_EN | \
1793                                                  SDVOB_HOTPLUG_INT_EN | \
1794                                                  CRT_HOTPLUG_INT_EN)
1795 #define   CRT_HOTPLUG_FORCE_DETECT              (1 << 3)
1796 #define CRT_HOTPLUG_ACTIVATION_PERIOD_32        (0 << 8)
1797 /* must use period 64 on GM45 according to docs */
1798 #define CRT_HOTPLUG_ACTIVATION_PERIOD_64        (1 << 8)
1799 #define CRT_HOTPLUG_DAC_ON_TIME_2M              (0 << 7)
1800 #define CRT_HOTPLUG_DAC_ON_TIME_4M              (1 << 7)
1801 #define CRT_HOTPLUG_VOLTAGE_COMPARE_40          (0 << 5)
1802 #define CRT_HOTPLUG_VOLTAGE_COMPARE_50          (1 << 5)
1803 #define CRT_HOTPLUG_VOLTAGE_COMPARE_60          (2 << 5)
1804 #define CRT_HOTPLUG_VOLTAGE_COMPARE_70          (3 << 5)
1805 #define CRT_HOTPLUG_VOLTAGE_COMPARE_MASK        (3 << 5)
1806 #define CRT_HOTPLUG_DETECT_DELAY_1G             (0 << 4)
1807 #define CRT_HOTPLUG_DETECT_DELAY_2G             (1 << 4)
1808 #define CRT_HOTPLUG_DETECT_VOLTAGE_325MV        (0 << 2)
1809 #define CRT_HOTPLUG_DETECT_VOLTAGE_475MV        (1 << 2)
1810
1811 #define PORT_HOTPLUG_STAT       (dev_priv->info->display_mmio_offset + 0x61114)
1812 /* HDMI/DP bits are gen4+ */
1813 #define   PORTB_HOTPLUG_LIVE_STATUS               (1 << 29)
1814 #define   PORTC_HOTPLUG_LIVE_STATUS               (1 << 28)
1815 #define   PORTD_HOTPLUG_LIVE_STATUS               (1 << 27)
1816 #define   PORTD_HOTPLUG_INT_STATUS              (3 << 21)
1817 #define   PORTC_HOTPLUG_INT_STATUS              (3 << 19)
1818 #define   PORTB_HOTPLUG_INT_STATUS              (3 << 17)
1819 /* CRT/TV common between gen3+ */
1820 #define   CRT_HOTPLUG_INT_STATUS                (1 << 11)
1821 #define   TV_HOTPLUG_INT_STATUS                 (1 << 10)
1822 #define   CRT_HOTPLUG_MONITOR_MASK              (3 << 8)
1823 #define   CRT_HOTPLUG_MONITOR_COLOR             (3 << 8)
1824 #define   CRT_HOTPLUG_MONITOR_MONO              (2 << 8)
1825 #define   CRT_HOTPLUG_MONITOR_NONE              (0 << 8)
1826 /* SDVO is different across gen3/4 */
1827 #define   SDVOC_HOTPLUG_INT_STATUS_G4X          (1 << 3)
1828 #define   SDVOB_HOTPLUG_INT_STATUS_G4X          (1 << 2)
1829 #define   SDVOC_HOTPLUG_INT_STATUS_I965         (3 << 4)
1830 #define   SDVOB_HOTPLUG_INT_STATUS_I965         (3 << 2)
1831 #define   SDVOC_HOTPLUG_INT_STATUS_I915         (1 << 7)
1832 #define   SDVOB_HOTPLUG_INT_STATUS_I915         (1 << 6)
1833 #define   HOTPLUG_INT_STATUS_G4X                (CRT_HOTPLUG_INT_STATUS | \
1834                                                  SDVOB_HOTPLUG_INT_STATUS_G4X | \
1835                                                  SDVOC_HOTPLUG_INT_STATUS_G4X | \
1836                                                  PORTB_HOTPLUG_INT_STATUS | \
1837                                                  PORTC_HOTPLUG_INT_STATUS | \
1838                                                  PORTD_HOTPLUG_INT_STATUS)
1839
1840 #define HOTPLUG_INT_STATUS_I965                 (CRT_HOTPLUG_INT_STATUS | \
1841                                                  SDVOB_HOTPLUG_INT_STATUS_I965 | \
1842                                                  SDVOC_HOTPLUG_INT_STATUS_I965 | \
1843                                                  PORTB_HOTPLUG_INT_STATUS | \
1844                                                  PORTC_HOTPLUG_INT_STATUS | \
1845                                                  PORTD_HOTPLUG_INT_STATUS)
1846
1847 #define HOTPLUG_INT_STATUS_I915                 (CRT_HOTPLUG_INT_STATUS | \
1848                                                  SDVOB_HOTPLUG_INT_STATUS_I915 | \
1849                                                  SDVOC_HOTPLUG_INT_STATUS_I915 | \
1850                                                  PORTB_HOTPLUG_INT_STATUS | \
1851                                                  PORTC_HOTPLUG_INT_STATUS | \
1852                                                  PORTD_HOTPLUG_INT_STATUS)
1853
1854 /* SDVO and HDMI port control.
1855  * The same register may be used for SDVO or HDMI */
1856 #define GEN3_SDVOB      0x61140
1857 #define GEN3_SDVOC      0x61160
1858 #define GEN4_HDMIB      GEN3_SDVOB
1859 #define GEN4_HDMIC      GEN3_SDVOC
1860 #define PCH_SDVOB       0xe1140
1861 #define PCH_HDMIB       PCH_SDVOB
1862 #define PCH_HDMIC       0xe1150
1863 #define PCH_HDMID       0xe1160
1864
1865 /* Gen 3 SDVO bits: */
1866 #define   SDVO_ENABLE                           (1 << 31)
1867 #define   SDVO_PIPE_SEL(pipe)                   ((pipe) << 30)
1868 #define   SDVO_PIPE_SEL_MASK                    (1 << 30)
1869 #define   SDVO_PIPE_B_SELECT                    (1 << 30)
1870 #define   SDVO_STALL_SELECT                     (1 << 29)
1871 #define   SDVO_INTERRUPT_ENABLE                 (1 << 26)
1872 /**
1873  * 915G/GM SDVO pixel multiplier.
1874  * Programmed value is multiplier - 1, up to 5x.
1875  * \sa DPLL_MD_UDI_MULTIPLIER_MASK
1876  */
1877 #define   SDVO_PORT_MULTIPLY_MASK               (7 << 23)
1878 #define   SDVO_PORT_MULTIPLY_SHIFT              23
1879 #define   SDVO_PHASE_SELECT_MASK                (15 << 19)
1880 #define   SDVO_PHASE_SELECT_DEFAULT             (6 << 19)
1881 #define   SDVO_CLOCK_OUTPUT_INVERT              (1 << 18)
1882 #define   SDVOC_GANG_MODE                       (1 << 16) /* Port C only */
1883 #define   SDVO_BORDER_ENABLE                    (1 << 7) /* SDVO only */
1884 #define   SDVOB_PCIE_CONCURRENCY                (1 << 3) /* Port B only */
1885 #define   SDVO_DETECTED                         (1 << 2)
1886 /* Bits to be preserved when writing */
1887 #define   SDVOB_PRESERVE_MASK ((1 << 17) | (1 << 16) | (1 << 14) | \
1888                                SDVO_INTERRUPT_ENABLE)
1889 #define   SDVOC_PRESERVE_MASK ((1 << 17) | SDVO_INTERRUPT_ENABLE)
1890
1891 /* Gen 4 SDVO/HDMI bits: */
1892 #define   SDVO_COLOR_FORMAT_8bpc                (0 << 26)
1893 #define   SDVO_ENCODING_SDVO                    (0 << 10)
1894 #define   SDVO_ENCODING_HDMI                    (2 << 10)
1895 #define   HDMI_MODE_SELECT_HDMI                 (1 << 9) /* HDMI only */
1896 #define   HDMI_MODE_SELECT_DVI                  (0 << 9) /* HDMI only */
1897 #define   HDMI_COLOR_RANGE_16_235               (1 << 8) /* HDMI only */
1898 #define   SDVO_AUDIO_ENABLE                     (1 << 6)
1899 /* VSYNC/HSYNC bits new with 965, default is to be set */
1900 #define   SDVO_VSYNC_ACTIVE_HIGH                (1 << 4)
1901 #define   SDVO_HSYNC_ACTIVE_HIGH                (1 << 3)
1902
1903 /* Gen 5 (IBX) SDVO/HDMI bits: */
1904 #define   HDMI_COLOR_FORMAT_12bpc               (3 << 26) /* HDMI only */
1905 #define   SDVOB_HOTPLUG_ENABLE                  (1 << 23) /* SDVO only */
1906
1907 /* Gen 6 (CPT) SDVO/HDMI bits: */
1908 #define   SDVO_PIPE_SEL_CPT(pipe)               ((pipe) << 29)
1909 #define   SDVO_PIPE_SEL_MASK_CPT                (3 << 29)
1910
1911
1912 /* DVO port control */
1913 #define DVOA                    0x61120
1914 #define DVOB                    0x61140
1915 #define DVOC                    0x61160
1916 #define   DVO_ENABLE                    (1 << 31)
1917 #define   DVO_PIPE_B_SELECT             (1 << 30)
1918 #define   DVO_PIPE_STALL_UNUSED         (0 << 28)
1919 #define   DVO_PIPE_STALL                (1 << 28)
1920 #define   DVO_PIPE_STALL_TV             (2 << 28)
1921 #define   DVO_PIPE_STALL_MASK           (3 << 28)
1922 #define   DVO_USE_VGA_SYNC              (1 << 15)
1923 #define   DVO_DATA_ORDER_I740           (0 << 14)
1924 #define   DVO_DATA_ORDER_FP             (1 << 14)
1925 #define   DVO_VSYNC_DISABLE             (1 << 11)
1926 #define   DVO_HSYNC_DISABLE             (1 << 10)
1927 #define   DVO_VSYNC_TRISTATE            (1 << 9)
1928 #define   DVO_HSYNC_TRISTATE            (1 << 8)
1929 #define   DVO_BORDER_ENABLE             (1 << 7)
1930 #define   DVO_DATA_ORDER_GBRG           (1 << 6)
1931 #define   DVO_DATA_ORDER_RGGB           (0 << 6)
1932 #define   DVO_DATA_ORDER_GBRG_ERRATA    (0 << 6)
1933 #define   DVO_DATA_ORDER_RGGB_ERRATA    (1 << 6)
1934 #define   DVO_VSYNC_ACTIVE_HIGH         (1 << 4)
1935 #define   DVO_HSYNC_ACTIVE_HIGH         (1 << 3)
1936 #define   DVO_BLANK_ACTIVE_HIGH         (1 << 2)
1937 #define   DVO_OUTPUT_CSTATE_PIXELS      (1 << 1)        /* SDG only */
1938 #define   DVO_OUTPUT_SOURCE_SIZE_PIXELS (1 << 0)        /* SDG only */
1939 #define   DVO_PRESERVE_MASK             (0x7<<24)
1940 #define DVOA_SRCDIM             0x61124
1941 #define DVOB_SRCDIM             0x61144
1942 #define DVOC_SRCDIM             0x61164
1943 #define   DVO_SRCDIM_HORIZONTAL_SHIFT   12
1944 #define   DVO_SRCDIM_VERTICAL_SHIFT     0
1945
1946 /* LVDS port control */
1947 #define LVDS                    0x61180
1948 /*
1949  * Enables the LVDS port.  This bit must be set before DPLLs are enabled, as
1950  * the DPLL semantics change when the LVDS is assigned to that pipe.
1951  */
1952 #define   LVDS_PORT_EN                  (1 << 31)
1953 /* Selects pipe B for LVDS data.  Must be set on pre-965. */
1954 #define   LVDS_PIPEB_SELECT             (1 << 30)
1955 #define   LVDS_PIPE_MASK                (1 << 30)
1956 #define   LVDS_PIPE(pipe)               ((pipe) << 30)
1957 /* LVDS dithering flag on 965/g4x platform */
1958 #define   LVDS_ENABLE_DITHER            (1 << 25)
1959 /* LVDS sync polarity flags. Set to invert (i.e. negative) */
1960 #define   LVDS_VSYNC_POLARITY           (1 << 21)
1961 #define   LVDS_HSYNC_POLARITY           (1 << 20)
1962
1963 /* Enable border for unscaled (or aspect-scaled) display */
1964 #define   LVDS_BORDER_ENABLE            (1 << 15)
1965 /*
1966  * Enables the A0-A2 data pairs and CLKA, containing 18 bits of color data per
1967  * pixel.
1968  */
1969 #define   LVDS_A0A2_CLKA_POWER_MASK     (3 << 8)
1970 #define   LVDS_A0A2_CLKA_POWER_DOWN     (0 << 8)
1971 #define   LVDS_A0A2_CLKA_POWER_UP       (3 << 8)
1972 /*
1973  * Controls the A3 data pair, which contains the additional LSBs for 24 bit
1974  * mode.  Only enabled if LVDS_A0A2_CLKA_POWER_UP also indicates it should be
1975  * on.
1976  */
1977 #define   LVDS_A3_POWER_MASK            (3 << 6)
1978 #define   LVDS_A3_POWER_DOWN            (0 << 6)
1979 #define   LVDS_A3_POWER_UP              (3 << 6)
1980 /*
1981  * Controls the CLKB pair.  This should only be set when LVDS_B0B3_POWER_UP
1982  * is set.
1983  */
1984 #define   LVDS_CLKB_POWER_MASK          (3 << 4)
1985 #define   LVDS_CLKB_POWER_DOWN          (0 << 4)
1986 #define   LVDS_CLKB_POWER_UP            (3 << 4)
1987 /*
1988  * Controls the B0-B3 data pairs.  This must be set to match the DPLL p2
1989  * setting for whether we are in dual-channel mode.  The B3 pair will
1990  * additionally only be powered up when LVDS_A3_POWER_UP is set.
1991  */
1992 #define   LVDS_B0B3_POWER_MASK          (3 << 2)
1993 #define   LVDS_B0B3_POWER_DOWN          (0 << 2)
1994 #define   LVDS_B0B3_POWER_UP            (3 << 2)
1995
1996 /* Video Data Island Packet control */
1997 #define VIDEO_DIP_DATA          0x61178
1998 /* Read the description of VIDEO_DIP_DATA (before Haswel) or VIDEO_DIP_ECC
1999  * (Haswell and newer) to see which VIDEO_DIP_DATA byte corresponds to each byte
2000  * of the infoframe structure specified by CEA-861. */
2001 #define   VIDEO_DIP_DATA_SIZE   32
2002 #define VIDEO_DIP_CTL           0x61170
2003 /* Pre HSW: */
2004 #define   VIDEO_DIP_ENABLE              (1 << 31)
2005 #define   VIDEO_DIP_PORT_B              (1 << 29)
2006 #define   VIDEO_DIP_PORT_C              (2 << 29)
2007 #define   VIDEO_DIP_PORT_D              (3 << 29)
2008 #define   VIDEO_DIP_PORT_MASK           (3 << 29)
2009 #define   VIDEO_DIP_ENABLE_GCP          (1 << 25)
2010 #define   VIDEO_DIP_ENABLE_AVI          (1 << 21)
2011 #define   VIDEO_DIP_ENABLE_VENDOR       (2 << 21)
2012 #define   VIDEO_DIP_ENABLE_GAMUT        (4 << 21)
2013 #define   VIDEO_DIP_ENABLE_SPD          (8 << 21)
2014 #define   VIDEO_DIP_SELECT_AVI          (0 << 19)
2015 #define   VIDEO_DIP_SELECT_VENDOR       (1 << 19)
2016 #define   VIDEO_DIP_SELECT_SPD          (3 << 19)
2017 #define   VIDEO_DIP_SELECT_MASK         (3 << 19)
2018 #define   VIDEO_DIP_FREQ_ONCE           (0 << 16)
2019 #define   VIDEO_DIP_FREQ_VSYNC          (1 << 16)
2020 #define   VIDEO_DIP_FREQ_2VSYNC         (2 << 16)
2021 #define   VIDEO_DIP_FREQ_MASK           (3 << 16)
2022 /* HSW and later: */
2023 #define   VIDEO_DIP_ENABLE_VSC_HSW      (1 << 20)
2024 #define   VIDEO_DIP_ENABLE_GCP_HSW      (1 << 16)
2025 #define   VIDEO_DIP_ENABLE_AVI_HSW      (1 << 12)
2026 #define   VIDEO_DIP_ENABLE_VS_HSW       (1 << 8)
2027 #define   VIDEO_DIP_ENABLE_GMP_HSW      (1 << 4)
2028 #define   VIDEO_DIP_ENABLE_SPD_HSW      (1 << 0)
2029
2030 /* Panel power sequencing */
2031 #define PP_STATUS       0x61200
2032 #define   PP_ON         (1 << 31)
2033 /*
2034  * Indicates that all dependencies of the panel are on:
2035  *
2036  * - PLL enabled
2037  * - pipe enabled
2038  * - LVDS/DVOB/DVOC on
2039  */
2040 #define   PP_READY              (1 << 30)
2041 #define   PP_SEQUENCE_NONE      (0 << 28)
2042 #define   PP_SEQUENCE_POWER_UP  (1 << 28)
2043 #define   PP_SEQUENCE_POWER_DOWN (2 << 28)
2044 #define   PP_SEQUENCE_MASK      (3 << 28)
2045 #define   PP_SEQUENCE_SHIFT     28
2046 #define   PP_CYCLE_DELAY_ACTIVE (1 << 27)
2047 #define   PP_SEQUENCE_STATE_MASK 0x0000000f
2048 #define   PP_SEQUENCE_STATE_OFF_IDLE    (0x0 << 0)
2049 #define   PP_SEQUENCE_STATE_OFF_S0_1    (0x1 << 0)
2050 #define   PP_SEQUENCE_STATE_OFF_S0_2    (0x2 << 0)
2051 #define   PP_SEQUENCE_STATE_OFF_S0_3    (0x3 << 0)
2052 #define   PP_SEQUENCE_STATE_ON_IDLE     (0x8 << 0)
2053 #define   PP_SEQUENCE_STATE_ON_S1_0     (0x9 << 0)
2054 #define   PP_SEQUENCE_STATE_ON_S1_2     (0xa << 0)
2055 #define   PP_SEQUENCE_STATE_ON_S1_3     (0xb << 0)
2056 #define   PP_SEQUENCE_STATE_RESET       (0xf << 0)
2057 #define PP_CONTROL      0x61204
2058 #define   POWER_TARGET_ON       (1 << 0)
2059 #define PP_ON_DELAYS    0x61208
2060 #define PP_OFF_DELAYS   0x6120c
2061 #define PP_DIVISOR      0x61210
2062
2063 /* Panel fitting */
2064 #define PFIT_CONTROL    (dev_priv->info->display_mmio_offset + 0x61230)
2065 #define   PFIT_ENABLE           (1 << 31)
2066 #define   PFIT_PIPE_MASK        (3 << 29)
2067 #define   PFIT_PIPE_SHIFT       29
2068 #define   VERT_INTERP_DISABLE   (0 << 10)
2069 #define   VERT_INTERP_BILINEAR  (1 << 10)
2070 #define   VERT_INTERP_MASK      (3 << 10)
2071 #define   VERT_AUTO_SCALE       (1 << 9)
2072 #define   HORIZ_INTERP_DISABLE  (0 << 6)
2073 #define   HORIZ_INTERP_BILINEAR (1 << 6)
2074 #define   HORIZ_INTERP_MASK     (3 << 6)
2075 #define   HORIZ_AUTO_SCALE      (1 << 5)
2076 #define   PANEL_8TO6_DITHER_ENABLE (1 << 3)
2077 #define   PFIT_FILTER_FUZZY     (0 << 24)
2078 #define   PFIT_SCALING_AUTO     (0 << 26)
2079 #define   PFIT_SCALING_PROGRAMMED (1 << 26)
2080 #define   PFIT_SCALING_PILLAR   (2 << 26)
2081 #define   PFIT_SCALING_LETTER   (3 << 26)
2082 #define PFIT_PGM_RATIOS (dev_priv->info->display_mmio_offset + 0x61234)
2083 /* Pre-965 */
2084 #define         PFIT_VERT_SCALE_SHIFT           20
2085 #define         PFIT_VERT_SCALE_MASK            0xfff00000
2086 #define         PFIT_HORIZ_SCALE_SHIFT          4
2087 #define         PFIT_HORIZ_SCALE_MASK           0x0000fff0
2088 /* 965+ */
2089 #define         PFIT_VERT_SCALE_SHIFT_965       16
2090 #define         PFIT_VERT_SCALE_MASK_965        0x1fff0000
2091 #define         PFIT_HORIZ_SCALE_SHIFT_965      0
2092 #define         PFIT_HORIZ_SCALE_MASK_965       0x00001fff
2093
2094 #define PFIT_AUTO_RATIOS (dev_priv->info->display_mmio_offset + 0x61238)
2095
2096 /* Backlight control */
2097 #define BLC_PWM_CTL2    (dev_priv->info->display_mmio_offset + 0x61250) /* 965+ only */
2098 #define   BLM_PWM_ENABLE                (1 << 31)
2099 #define   BLM_COMBINATION_MODE          (1 << 30) /* gen4 only */
2100 #define   BLM_PIPE_SELECT               (1 << 29)
2101 #define   BLM_PIPE_SELECT_IVB           (3 << 29)
2102 #define   BLM_PIPE_A                    (0 << 29)
2103 #define   BLM_PIPE_B                    (1 << 29)
2104 #define   BLM_PIPE_C                    (2 << 29) /* ivb + */
2105 #define   BLM_TRANSCODER_A              BLM_PIPE_A /* hsw */
2106 #define   BLM_TRANSCODER_B              BLM_PIPE_B
2107 #define   BLM_TRANSCODER_C              BLM_PIPE_C
2108 #define   BLM_TRANSCODER_EDP            (3 << 29)
2109 #define   BLM_PIPE(pipe)                ((pipe) << 29)
2110 #define   BLM_POLARITY_I965             (1 << 28) /* gen4 only */
2111 #define   BLM_PHASE_IN_INTERUPT_STATUS  (1 << 26)
2112 #define   BLM_PHASE_IN_ENABLE           (1 << 25)
2113 #define   BLM_PHASE_IN_INTERUPT_ENABL   (1 << 24)
2114 #define   BLM_PHASE_IN_TIME_BASE_SHIFT  (16)
2115 #define   BLM_PHASE_IN_TIME_BASE_MASK   (0xff << 16)
2116 #define   BLM_PHASE_IN_COUNT_SHIFT      (8)
2117 #define   BLM_PHASE_IN_COUNT_MASK       (0xff << 8)
2118 #define   BLM_PHASE_IN_INCR_SHIFT       (0)
2119 #define   BLM_PHASE_IN_INCR_MASK        (0xff << 0)
2120 #define BLC_PWM_CTL     (dev_priv->info->display_mmio_offset + 0x61254)
2121 /*
2122  * This is the most significant 15 bits of the number of backlight cycles in a
2123  * complete cycle of the modulated backlight control.
2124  *
2125  * The actual value is this field multiplied by two.
2126  */
2127 #define   BACKLIGHT_MODULATION_FREQ_SHIFT       (17)
2128 #define   BACKLIGHT_MODULATION_FREQ_MASK        (0x7fff << 17)
2129 #define   BLM_LEGACY_MODE                       (1 << 16) /* gen2 only */
2130 /*
2131  * This is the number of cycles out of the backlight modulation cycle for which
2132  * the backlight is on.
2133  *
2134  * This field must be no greater than the number of cycles in the complete
2135  * backlight modulation cycle.
2136  */
2137 #define   BACKLIGHT_DUTY_CYCLE_SHIFT            (0)
2138 #define   BACKLIGHT_DUTY_CYCLE_MASK             (0xffff)
2139 #define   BACKLIGHT_DUTY_CYCLE_MASK_PNV         (0xfffe)
2140 #define   BLM_POLARITY_PNV                      (1 << 0) /* pnv only */
2141
2142 #define BLC_HIST_CTL    (dev_priv->info->display_mmio_offset + 0x61260)
2143
2144 /* New registers for PCH-split platforms. Safe where new bits show up, the
2145  * register layout machtes with gen4 BLC_PWM_CTL[12]. */
2146 #define BLC_PWM_CPU_CTL2        0x48250
2147 #define BLC_PWM_CPU_CTL         0x48254
2148
2149 /* PCH CTL1 is totally different, all but the below bits are reserved. CTL2 is
2150  * like the normal CTL from gen4 and earlier. Hooray for confusing naming. */
2151 #define BLC_PWM_PCH_CTL1        0xc8250
2152 #define   BLM_PCH_PWM_ENABLE                    (1 << 31)
2153 #define   BLM_PCH_OVERRIDE_ENABLE               (1 << 30)
2154 #define   BLM_PCH_POLARITY                      (1 << 29)
2155 #define BLC_PWM_PCH_CTL2        0xc8254
2156
2157 /* TV port control */
2158 #define TV_CTL                  0x68000
2159 /** Enables the TV encoder */
2160 # define TV_ENC_ENABLE                  (1 << 31)
2161 /** Sources the TV encoder input from pipe B instead of A. */
2162 # define TV_ENC_PIPEB_SELECT            (1 << 30)
2163 /** Outputs composite video (DAC A only) */
2164 # define TV_ENC_OUTPUT_COMPOSITE        (0 << 28)
2165 /** Outputs SVideo video (DAC B/C) */
2166 # define TV_ENC_OUTPUT_SVIDEO           (1 << 28)
2167 /** Outputs Component video (DAC A/B/C) */
2168 # define TV_ENC_OUTPUT_COMPONENT        (2 << 28)
2169 /** Outputs Composite and SVideo (DAC A/B/C) */
2170 # define TV_ENC_OUTPUT_SVIDEO_COMPOSITE (3 << 28)
2171 # define TV_TRILEVEL_SYNC               (1 << 21)
2172 /** Enables slow sync generation (945GM only) */
2173 # define TV_SLOW_SYNC                   (1 << 20)
2174 /** Selects 4x oversampling for 480i and 576p */
2175 # define TV_OVERSAMPLE_4X               (0 << 18)
2176 /** Selects 2x oversampling for 720p and 1080i */
2177 # define TV_OVERSAMPLE_2X               (1 << 18)
2178 /** Selects no oversampling for 1080p */
2179 # define TV_OVERSAMPLE_NONE             (2 << 18)
2180 /** Selects 8x oversampling */
2181 # define TV_OVERSAMPLE_8X               (3 << 18)
2182 /** Selects progressive mode rather than interlaced */
2183 # define TV_PROGRESSIVE                 (1 << 17)
2184 /** Sets the colorburst to PAL mode.  Required for non-M PAL modes. */
2185 # define TV_PAL_BURST                   (1 << 16)
2186 /** Field for setting delay of Y compared to C */
2187 # define TV_YC_SKEW_MASK                (7 << 12)
2188 /** Enables a fix for 480p/576p standard definition modes on the 915GM only */
2189 # define TV_ENC_SDP_FIX                 (1 << 11)
2190 /**
2191  * Enables a fix for the 915GM only.
2192  *
2193  * Not sure what it does.
2194  */
2195 # define TV_ENC_C0_FIX                  (1 << 10)
2196 /** Bits that must be preserved by software */
2197 # define TV_CTL_SAVE                    ((1 << 11) | (3 << 9) | (7 << 6) | 0xf)
2198 # define TV_FUSE_STATE_MASK             (3 << 4)
2199 /** Read-only state that reports all features enabled */
2200 # define TV_FUSE_STATE_ENABLED          (0 << 4)
2201 /** Read-only state that reports that Macrovision is disabled in hardware*/
2202 # define TV_FUSE_STATE_NO_MACROVISION   (1 << 4)
2203 /** Read-only state that reports that TV-out is disabled in hardware. */
2204 # define TV_FUSE_STATE_DISABLED         (2 << 4)
2205 /** Normal operation */
2206 # define TV_TEST_MODE_NORMAL            (0 << 0)
2207 /** Encoder test pattern 1 - combo pattern */
2208 # define TV_TEST_MODE_PATTERN_1         (1 << 0)
2209 /** Encoder test pattern 2 - full screen vertical 75% color bars */
2210 # define TV_TEST_MODE_PATTERN_2         (2 << 0)
2211 /** Encoder test pattern 3 - full screen horizontal 75% color bars */
2212 # define TV_TEST_MODE_PATTERN_3         (3 << 0)
2213 /** Encoder test pattern 4 - random noise */
2214 # define TV_TEST_MODE_PATTERN_4         (4 << 0)
2215 /** Encoder test pattern 5 - linear color ramps */
2216 # define TV_TEST_MODE_PATTERN_5         (5 << 0)
2217 /**
2218  * This test mode forces the DACs to 50% of full output.
2219  *
2220  * This is used for load detection in combination with TVDAC_SENSE_MASK
2221  */
2222 # define TV_TEST_MODE_MONITOR_DETECT    (7 << 0)
2223 # define TV_TEST_MODE_MASK              (7 << 0)
2224
2225 #define TV_DAC                  0x68004
2226 # define TV_DAC_SAVE            0x00ffff00
2227 /**
2228  * Reports that DAC state change logic has reported change (RO).
2229  *
2230  * This gets cleared when TV_DAC_STATE_EN is cleared
2231 */
2232 # define TVDAC_STATE_CHG                (1 << 31)
2233 # define TVDAC_SENSE_MASK               (7 << 28)
2234 /** Reports that DAC A voltage is above the detect threshold */
2235 # define TVDAC_A_SENSE                  (1 << 30)
2236 /** Reports that DAC B voltage is above the detect threshold */
2237 # define TVDAC_B_SENSE                  (1 << 29)
2238 /** Reports that DAC C voltage is above the detect threshold */
2239 # define TVDAC_C_SENSE                  (1 << 28)
2240 /**
2241  * Enables DAC state detection logic, for load-based TV detection.
2242  *
2243  * The PLL of the chosen pipe (in TV_CTL) must be running, and the encoder set
2244  * to off, for load detection to work.
2245  */
2246 # define TVDAC_STATE_CHG_EN             (1 << 27)
2247 /** Sets the DAC A sense value to high */
2248 # define TVDAC_A_SENSE_CTL              (1 << 26)
2249 /** Sets the DAC B sense value to high */
2250 # define TVDAC_B_SENSE_CTL              (1 << 25)
2251 /** Sets the DAC C sense value to high */
2252 # define TVDAC_C_SENSE_CTL              (1 << 24)
2253 /** Overrides the ENC_ENABLE and DAC voltage levels */
2254 # define DAC_CTL_OVERRIDE               (1 << 7)
2255 /** Sets the slew rate.  Must be preserved in software */
2256 # define ENC_TVDAC_SLEW_FAST            (1 << 6)
2257 # define DAC_A_1_3_V                    (0 << 4)
2258 # define DAC_A_1_1_V                    (1 << 4)
2259 # define DAC_A_0_7_V                    (2 << 4)
2260 # define DAC_A_MASK                     (3 << 4)
2261 # define DAC_B_1_3_V                    (0 << 2)
2262 # define DAC_B_1_1_V                    (1 << 2)
2263 # define DAC_B_0_7_V                    (2 << 2)
2264 # define DAC_B_MASK                     (3 << 2)
2265 # define DAC_C_1_3_V                    (0 << 0)
2266 # define DAC_C_1_1_V                    (1 << 0)
2267 # define DAC_C_0_7_V                    (2 << 0)
2268 # define DAC_C_MASK                     (3 << 0)
2269
2270 /**
2271  * CSC coefficients are stored in a floating point format with 9 bits of
2272  * mantissa and 2 or 3 bits of exponent.  The exponent is represented as 2**-n,
2273  * where 2-bit exponents are unsigned n, and 3-bit exponents are signed n with
2274  * -1 (0x3) being the only legal negative value.
2275  */
2276 #define TV_CSC_Y                0x68010
2277 # define TV_RY_MASK                     0x07ff0000
2278 # define TV_RY_SHIFT                    16
2279 # define TV_GY_MASK                     0x00000fff
2280 # define TV_GY_SHIFT                    0
2281
2282 #define TV_CSC_Y2               0x68014
2283 # define TV_BY_MASK                     0x07ff0000
2284 # define TV_BY_SHIFT                    16
2285 /**
2286  * Y attenuation for component video.
2287  *
2288  * Stored in 1.9 fixed point.
2289  */
2290 # define TV_AY_MASK                     0x000003ff
2291 # define TV_AY_SHIFT                    0
2292
2293 #define TV_CSC_U                0x68018
2294 # define TV_RU_MASK                     0x07ff0000
2295 # define TV_RU_SHIFT                    16
2296 # define TV_GU_MASK                     0x000007ff
2297 # define TV_GU_SHIFT                    0
2298
2299 #define TV_CSC_U2               0x6801c
2300 # define TV_BU_MASK                     0x07ff0000
2301 # define TV_BU_SHIFT                    16
2302 /**
2303  * U attenuation for component video.
2304  *
2305  * Stored in 1.9 fixed point.
2306  */
2307 # define TV_AU_MASK                     0x000003ff
2308 # define TV_AU_SHIFT                    0
2309
2310 #define TV_CSC_V                0x68020
2311 # define TV_RV_MASK                     0x0fff0000
2312 # define TV_RV_SHIFT                    16
2313 # define TV_GV_MASK                     0x000007ff
2314 # define TV_GV_SHIFT                    0
2315
2316 #define TV_CSC_V2               0x68024
2317 # define TV_BV_MASK                     0x07ff0000
2318 # define TV_BV_SHIFT                    16
2319 /**
2320  * V attenuation for component video.
2321  *
2322  * Stored in 1.9 fixed point.
2323  */
2324 # define TV_AV_MASK                     0x000007ff
2325 # define TV_AV_SHIFT                    0
2326
2327 #define TV_CLR_KNOBS            0x68028
2328 /** 2s-complement brightness adjustment */
2329 # define TV_BRIGHTNESS_MASK             0xff000000
2330 # define TV_BRIGHTNESS_SHIFT            24
2331 /** Contrast adjustment, as a 2.6 unsigned floating point number */
2332 # define TV_CONTRAST_MASK               0x00ff0000
2333 # define TV_CONTRAST_SHIFT              16
2334 /** Saturation adjustment, as a 2.6 unsigned floating point number */
2335 # define TV_SATURATION_MASK             0x0000ff00
2336 # define TV_SATURATION_SHIFT            8
2337 /** Hue adjustment, as an integer phase angle in degrees */
2338 # define TV_HUE_MASK                    0x000000ff
2339 # define TV_HUE_SHIFT                   0
2340
2341 #define TV_CLR_LEVEL            0x6802c
2342 /** Controls the DAC level for black */
2343 # define TV_BLACK_LEVEL_MASK            0x01ff0000
2344 # define TV_BLACK_LEVEL_SHIFT           16
2345 /** Controls the DAC level for blanking */
2346 # define TV_BLANK_LEVEL_MASK            0x000001ff
2347 # define TV_BLANK_LEVEL_SHIFT           0
2348
2349 #define TV_H_CTL_1              0x68030
2350 /** Number of pixels in the hsync. */
2351 # define TV_HSYNC_END_MASK              0x1fff0000
2352 # define TV_HSYNC_END_SHIFT             16
2353 /** Total number of pixels minus one in the line (display and blanking). */
2354 # define TV_HTOTAL_MASK                 0x00001fff
2355 # define TV_HTOTAL_SHIFT                0
2356
2357 #define TV_H_CTL_2              0x68034
2358 /** Enables the colorburst (needed for non-component color) */
2359 # define TV_BURST_ENA                   (1 << 31)
2360 /** Offset of the colorburst from the start of hsync, in pixels minus one. */
2361 # define TV_HBURST_START_SHIFT          16
2362 # define TV_HBURST_START_MASK           0x1fff0000
2363 /** Length of the colorburst */
2364 # define TV_HBURST_LEN_SHIFT            0
2365 # define TV_HBURST_LEN_MASK             0x0001fff
2366
2367 #define TV_H_CTL_3              0x68038
2368 /** End of hblank, measured in pixels minus one from start of hsync */
2369 # define TV_HBLANK_END_SHIFT            16
2370 # define TV_HBLANK_END_MASK             0x1fff0000
2371 /** Start of hblank, measured in pixels minus one from start of hsync */
2372 # define TV_HBLANK_START_SHIFT          0
2373 # define TV_HBLANK_START_MASK           0x0001fff
2374
2375 #define TV_V_CTL_1              0x6803c
2376 /** XXX */
2377 # define TV_NBR_END_SHIFT               16
2378 # define TV_NBR_END_MASK                0x07ff0000
2379 /** XXX */
2380 # define TV_VI_END_F1_SHIFT             8
2381 # define TV_VI_END_F1_MASK              0x00003f00
2382 /** XXX */
2383 # define TV_VI_END_F2_SHIFT             0
2384 # define TV_VI_END_F2_MASK              0x0000003f
2385
2386 #define TV_V_CTL_2              0x68040
2387 /** Length of vsync, in half lines */
2388 # define TV_VSYNC_LEN_MASK              0x07ff0000
2389 # define TV_VSYNC_LEN_SHIFT             16
2390 /** Offset of the start of vsync in field 1, measured in one less than the
2391  * number of half lines.
2392  */
2393 # define TV_VSYNC_START_F1_MASK         0x00007f00
2394 # define TV_VSYNC_START_F1_SHIFT        8
2395 /**
2396  * Offset of the start of vsync in field 2, measured in one less than the
2397  * number of half lines.
2398  */
2399 # define TV_VSYNC_START_F2_MASK         0x0000007f
2400 # define TV_VSYNC_START_F2_SHIFT        0
2401
2402 #define TV_V_CTL_3              0x68044
2403 /** Enables generation of the equalization signal */
2404 # define TV_EQUAL_ENA                   (1 << 31)
2405 /** Length of vsync, in half lines */
2406 # define TV_VEQ_LEN_MASK                0x007f0000
2407 # define TV_VEQ_LEN_SHIFT               16
2408 /** Offset of the start of equalization in field 1, measured in one less than
2409  * the number of half lines.
2410  */
2411 # define TV_VEQ_START_F1_MASK           0x0007f00
2412 # define TV_VEQ_START_F1_SHIFT          8
2413 /**
2414  * Offset of the start of equalization in field 2, measured in one less than
2415  * the number of half lines.
2416  */
2417 # define TV_VEQ_START_F2_MASK           0x000007f
2418 # define TV_VEQ_START_F2_SHIFT          0
2419
2420 #define TV_V_CTL_4              0x68048
2421 /**
2422  * Offset to start of vertical colorburst, measured in one less than the
2423  * number of lines from vertical start.
2424  */
2425 # define TV_VBURST_START_F1_MASK        0x003f0000
2426 # define TV_VBURST_START_F1_SHIFT       16
2427 /**
2428  * Offset to the end of vertical colorburst, measured in one less than the
2429  * number of lines from the start of NBR.
2430  */
2431 # define TV_VBURST_END_F1_MASK          0x000000ff
2432 # define TV_VBURST_END_F1_SHIFT         0
2433
2434 #define TV_V_CTL_5              0x6804c
2435 /**
2436  * Offset to start of vertical colorburst, measured in one less than the
2437  * number of lines from vertical start.
2438  */
2439 # define TV_VBURST_START_F2_MASK        0x003f0000
2440 # define TV_VBURST_START_F2_SHIFT       16
2441 /**
2442  * Offset to the end of vertical colorburst, measured in one less than the
2443  * number of lines from the start of NBR.
2444  */
2445 # define TV_VBURST_END_F2_MASK          0x000000ff
2446 # define TV_VBURST_END_F2_SHIFT         0
2447
2448 #define TV_V_CTL_6              0x68050
2449 /**
2450  * Offset to start of vertical colorburst, measured in one less than the
2451  * number of lines from vertical start.
2452  */
2453 # define TV_VBURST_START_F3_MASK        0x003f0000
2454 # define TV_VBURST_START_F3_SHIFT       16
2455 /**
2456  * Offset to the end of vertical colorburst, measured in one less than the
2457  * number of lines from the start of NBR.
2458  */
2459 # define TV_VBURST_END_F3_MASK          0x000000ff
2460 # define TV_VBURST_END_F3_SHIFT         0
2461
2462 #define TV_V_CTL_7              0x68054
2463 /**
2464  * Offset to start of vertical colorburst, measured in one less than the
2465  * number of lines from vertical start.
2466  */
2467 # define TV_VBURST_START_F4_MASK        0x003f0000
2468 # define TV_VBURST_START_F4_SHIFT       16
2469 /**
2470  * Offset to the end of vertical colorburst, measured in one less than the
2471  * number of lines from the start of NBR.
2472  */
2473 # define TV_VBURST_END_F4_MASK          0x000000ff
2474 # define TV_VBURST_END_F4_SHIFT         0
2475
2476 #define TV_SC_CTL_1             0x68060
2477 /** Turns on the first subcarrier phase generation DDA */
2478 # define TV_SC_DDA1_EN                  (1 << 31)
2479 /** Turns on the first subcarrier phase generation DDA */
2480 # define TV_SC_DDA2_EN                  (1 << 30)
2481 /** Turns on the first subcarrier phase generation DDA */
2482 # define TV_SC_DDA3_EN                  (1 << 29)
2483 /** Sets the subcarrier DDA to reset frequency every other field */
2484 # define TV_SC_RESET_EVERY_2            (0 << 24)
2485 /** Sets the subcarrier DDA to reset frequency every fourth field */
2486 # define TV_SC_RESET_EVERY_4            (1 << 24)
2487 /** Sets the subcarrier DDA to reset frequency every eighth field */
2488 # define TV_SC_RESET_EVERY_8            (2 << 24)
2489 /** Sets the subcarrier DDA to never reset the frequency */
2490 # define TV_SC_RESET_NEVER              (3 << 24)
2491 /** Sets the peak amplitude of the colorburst.*/
2492 # define TV_BURST_LEVEL_MASK            0x00ff0000
2493 # define TV_BURST_LEVEL_SHIFT           16
2494 /** Sets the increment of the first subcarrier phase generation DDA */
2495 # define TV_SCDDA1_INC_MASK             0x00000fff
2496 # define TV_SCDDA1_INC_SHIFT            0
2497
2498 #define TV_SC_CTL_2             0x68064
2499 /** Sets the rollover for the second subcarrier phase generation DDA */
2500 # define TV_SCDDA2_SIZE_MASK            0x7fff0000
2501 # define TV_SCDDA2_SIZE_SHIFT           16
2502 /** Sets the increent of the second subcarrier phase generation DDA */
2503 # define TV_SCDDA2_INC_MASK             0x00007fff
2504 # define TV_SCDDA2_INC_SHIFT            0
2505
2506 #define TV_SC_CTL_3             0x68068
2507 /** Sets the rollover for the third subcarrier phase generation DDA */
2508 # define TV_SCDDA3_SIZE_MASK            0x7fff0000
2509 # define TV_SCDDA3_SIZE_SHIFT           16
2510 /** Sets the increent of the third subcarrier phase generation DDA */
2511 # define TV_SCDDA3_INC_MASK             0x00007fff
2512 # define TV_SCDDA3_INC_SHIFT            0
2513
2514 #define TV_WIN_POS              0x68070
2515 /** X coordinate of the display from the start of horizontal active */
2516 # define TV_XPOS_MASK                   0x1fff0000
2517 # define TV_XPOS_SHIFT                  16
2518 /** Y coordinate of the display from the start of vertical active (NBR) */
2519 # define TV_YPOS_MASK                   0x00000fff
2520 # define TV_YPOS_SHIFT                  0
2521
2522 #define TV_WIN_SIZE             0x68074
2523 /** Horizontal size of the display window, measured in pixels*/
2524 # define TV_XSIZE_MASK                  0x1fff0000
2525 # define TV_XSIZE_SHIFT                 16
2526 /**
2527  * Vertical size of the display window, measured in pixels.
2528  *
2529  * Must be even for interlaced modes.
2530  */
2531 # define TV_YSIZE_MASK                  0x00000fff
2532 # define TV_YSIZE_SHIFT                 0
2533
2534 #define TV_FILTER_CTL_1         0x68080
2535 /**
2536  * Enables automatic scaling calculation.
2537  *
2538  * If set, the rest of the registers are ignored, and the calculated values can
2539  * be read back from the register.
2540  */
2541 # define TV_AUTO_SCALE                  (1 << 31)
2542 /**
2543  * Disables the vertical filter.
2544  *
2545  * This is required on modes more than 1024 pixels wide */
2546 # define TV_V_FILTER_BYPASS             (1 << 29)
2547 /** Enables adaptive vertical filtering */
2548 # define TV_VADAPT                      (1 << 28)
2549 # define TV_VADAPT_MODE_MASK            (3 << 26)
2550 /** Selects the least adaptive vertical filtering mode */
2551 # define TV_VADAPT_MODE_LEAST           (0 << 26)
2552 /** Selects the moderately adaptive vertical filtering mode */
2553 # define TV_VADAPT_MODE_MODERATE        (1 << 26)
2554 /** Selects the most adaptive vertical filtering mode */
2555 # define TV_VADAPT_MODE_MOST            (3 << 26)
2556 /**
2557  * Sets the horizontal scaling factor.
2558  *
2559  * This should be the fractional part of the horizontal scaling factor divided
2560  * by the oversampling rate.  TV_HSCALE should be less than 1, and set to:
2561  *
2562  * (src width - 1) / ((oversample * dest width) - 1)
2563  */
2564 # define TV_HSCALE_FRAC_MASK            0x00003fff
2565 # define TV_HSCALE_FRAC_SHIFT           0
2566
2567 #define TV_FILTER_CTL_2         0x68084
2568 /**
2569  * Sets the integer part of the 3.15 fixed-point vertical scaling factor.
2570  *
2571  * TV_VSCALE should be (src height - 1) / ((interlace * dest height) - 1)
2572  */
2573 # define TV_VSCALE_INT_MASK             0x00038000
2574 # define TV_VSCALE_INT_SHIFT            15
2575 /**
2576  * Sets the fractional part of the 3.15 fixed-point vertical scaling factor.
2577  *
2578  * \sa TV_VSCALE_INT_MASK
2579  */
2580 # define TV_VSCALE_FRAC_MASK            0x00007fff
2581 # define TV_VSCALE_FRAC_SHIFT           0
2582
2583 #define TV_FILTER_CTL_3         0x68088
2584 /**
2585  * Sets the integer part of the 3.15 fixed-point vertical scaling factor.
2586  *
2587  * TV_VSCALE should be (src height - 1) / (1/4 * (dest height - 1))
2588  *
2589  * For progressive modes, TV_VSCALE_IP_INT should be set to zeroes.
2590  */
2591 # define TV_VSCALE_IP_INT_MASK          0x00038000
2592 # define TV_VSCALE_IP_INT_SHIFT         15
2593 /**
2594  * Sets the fractional part of the 3.15 fixed-point vertical scaling factor.
2595  *
2596  * For progressive modes, TV_VSCALE_IP_INT should be set to zeroes.
2597  *
2598  * \sa TV_VSCALE_IP_INT_MASK
2599  */
2600 # define TV_VSCALE_IP_FRAC_MASK         0x00007fff
2601 # define TV_VSCALE_IP_FRAC_SHIFT                0
2602
2603 #define TV_CC_CONTROL           0x68090
2604 # define TV_CC_ENABLE                   (1 << 31)
2605 /**
2606  * Specifies which field to send the CC data in.
2607  *
2608  * CC data is usually sent in field 0.
2609  */
2610 # define TV_CC_FID_MASK                 (1 << 27)
2611 # define TV_CC_FID_SHIFT                27
2612 /** Sets the horizontal position of the CC data.  Usually 135. */
2613 # define TV_CC_HOFF_MASK                0x03ff0000
2614 # define TV_CC_HOFF_SHIFT               16
2615 /** Sets the vertical position of the CC data.  Usually 21 */
2616 # define TV_CC_LINE_MASK                0x0000003f
2617 # define TV_CC_LINE_SHIFT               0
2618
2619 #define TV_CC_DATA              0x68094
2620 # define TV_CC_RDY                      (1 << 31)
2621 /** Second word of CC data to be transmitted. */
2622 # define TV_CC_DATA_2_MASK              0x007f0000
2623 # define TV_CC_DATA_2_SHIFT             16
2624 /** First word of CC data to be transmitted. */
2625 # define TV_CC_DATA_1_MASK              0x0000007f
2626 # define TV_CC_DATA_1_SHIFT             0
2627
2628 #define TV_H_LUMA_0             0x68100
2629 #define TV_H_LUMA_59            0x681ec
2630 #define TV_H_CHROMA_0           0x68200
2631 #define TV_H_CHROMA_59          0x682ec
2632 #define TV_V_LUMA_0             0x68300
2633 #define TV_V_LUMA_42            0x683a8
2634 #define TV_V_CHROMA_0           0x68400
2635 #define TV_V_CHROMA_42          0x684a8
2636
2637 /* Display Port */
2638 #define DP_A                            0x64000 /* eDP */
2639 #define DP_B                            0x64100
2640 #define DP_C                            0x64200
2641 #define DP_D                            0x64300
2642
2643 #define   DP_PORT_EN                    (1 << 31)
2644 #define   DP_PIPEB_SELECT               (1 << 30)
2645 #define   DP_PIPE_MASK                  (1 << 30)
2646
2647 /* Link training mode - select a suitable mode for each stage */
2648 #define   DP_LINK_TRAIN_PAT_1           (0 << 28)
2649 #define   DP_LINK_TRAIN_PAT_2           (1 << 28)
2650 #define   DP_LINK_TRAIN_PAT_IDLE        (2 << 28)
2651 #define   DP_LINK_TRAIN_OFF             (3 << 28)
2652 #define   DP_LINK_TRAIN_MASK            (3 << 28)
2653 #define   DP_LINK_TRAIN_SHIFT           28
2654
2655 /* CPT Link training mode */
2656 #define   DP_LINK_TRAIN_PAT_1_CPT       (0 << 8)
2657 #define   DP_LINK_TRAIN_PAT_2_CPT       (1 << 8)
2658 #define   DP_LINK_TRAIN_PAT_IDLE_CPT    (2 << 8)
2659 #define   DP_LINK_TRAIN_OFF_CPT         (3 << 8)
2660 #define   DP_LINK_TRAIN_MASK_CPT        (7 << 8)
2661 #define   DP_LINK_TRAIN_SHIFT_CPT       8
2662
2663 /* Signal voltages. These are mostly controlled by the other end */
2664 #define   DP_VOLTAGE_0_4                (0 << 25)
2665 #define   DP_VOLTAGE_0_6                (1 << 25)
2666 #define   DP_VOLTAGE_0_8                (2 << 25)
2667 #define   DP_VOLTAGE_1_2                (3 << 25)
2668 #define   DP_VOLTAGE_MASK               (7 << 25)
2669 #define   DP_VOLTAGE_SHIFT              25
2670
2671 /* Signal pre-emphasis levels, like voltages, the other end tells us what
2672  * they want
2673  */
2674 #define   DP_PRE_EMPHASIS_0             (0 << 22)
2675 #define   DP_PRE_EMPHASIS_3_5           (1 << 22)
2676 #define   DP_PRE_EMPHASIS_6             (2 << 22)
2677 #define   DP_PRE_EMPHASIS_9_5           (3 << 22)
2678 #define   DP_PRE_EMPHASIS_MASK          (7 << 22)
2679 #define   DP_PRE_EMPHASIS_SHIFT         22
2680
2681 /* How many wires to use. I guess 3 was too hard */
2682 #define   DP_PORT_WIDTH(width)          (((width) - 1) << 19)
2683 #define   DP_PORT_WIDTH_MASK            (7 << 19)
2684
2685 /* Mystic DPCD version 1.1 special mode */
2686 #define   DP_ENHANCED_FRAMING           (1 << 18)
2687
2688 /* eDP */
2689 #define   DP_PLL_FREQ_270MHZ            (0 << 16)
2690 #define   DP_PLL_FREQ_160MHZ            (1 << 16)
2691 #define   DP_PLL_FREQ_MASK              (3 << 16)
2692
2693 /** locked once port is enabled */
2694 #define   DP_PORT_REVERSAL              (1 << 15)
2695
2696 /* eDP */
2697 #define   DP_PLL_ENABLE                 (1 << 14)
2698
2699 /** sends the clock on lane 15 of the PEG for debug */
2700 #define   DP_CLOCK_OUTPUT_ENABLE        (1 << 13)
2701
2702 #define   DP_SCRAMBLING_DISABLE         (1 << 12)
2703 #define   DP_SCRAMBLING_DISABLE_IRONLAKE        (1 << 7)
2704
2705 /** limit RGB values to avoid confusing TVs */
2706 #define   DP_COLOR_RANGE_16_235         (1 << 8)
2707
2708 /** Turn on the audio link */
2709 #define   DP_AUDIO_OUTPUT_ENABLE        (1 << 6)
2710
2711 /** vs and hs sync polarity */
2712 #define   DP_SYNC_VS_HIGH               (1 << 4)
2713 #define   DP_SYNC_HS_HIGH               (1 << 3)
2714
2715 /** A fantasy */
2716 #define   DP_DETECTED                   (1 << 2)
2717
2718 /** The aux channel provides a way to talk to the
2719  * signal sink for DDC etc. Max packet size supported
2720  * is 20 bytes in each direction, hence the 5 fixed
2721  * data registers
2722  */
2723 #define DPA_AUX_CH_CTL                  0x64010
2724 #define DPA_AUX_CH_DATA1                0x64014
2725 #define DPA_AUX_CH_DATA2                0x64018
2726 #define DPA_AUX_CH_DATA3                0x6401c
2727 #define DPA_AUX_CH_DATA4                0x64020
2728 #define DPA_AUX_CH_DATA5                0x64024
2729
2730 #define DPB_AUX_CH_CTL                  0x64110
2731 #define DPB_AUX_CH_DATA1                0x64114
2732 #define DPB_AUX_CH_DATA2                0x64118
2733 #define DPB_AUX_CH_DATA3                0x6411c
2734 #define DPB_AUX_CH_DATA4                0x64120
2735 #define DPB_AUX_CH_DATA5                0x64124
2736
2737 #define DPC_AUX_CH_CTL                  0x64210
2738 #define DPC_AUX_CH_DATA1                0x64214
2739 #define DPC_AUX_CH_DATA2                0x64218
2740 #define DPC_AUX_CH_DATA3                0x6421c
2741 #define DPC_AUX_CH_DATA4                0x64220
2742 #define DPC_AUX_CH_DATA5                0x64224
2743
2744 #define DPD_AUX_CH_CTL                  0x64310
2745 #define DPD_AUX_CH_DATA1                0x64314
2746 #define DPD_AUX_CH_DATA2                0x64318
2747 #define DPD_AUX_CH_DATA3                0x6431c
2748 #define DPD_AUX_CH_DATA4                0x64320
2749 #define DPD_AUX_CH_DATA5                0x64324
2750
2751 #define   DP_AUX_CH_CTL_SEND_BUSY           (1 << 31)
2752 #define   DP_AUX_CH_CTL_DONE                (1 << 30)
2753 #define   DP_AUX_CH_CTL_INTERRUPT           (1 << 29)
2754 #define   DP_AUX_CH_CTL_TIME_OUT_ERROR      (1 << 28)
2755 #define   DP_AUX_CH_CTL_TIME_OUT_400us      (0 << 26)
2756 #define   DP_AUX_CH_CTL_TIME_OUT_600us      (1 << 26)
2757 #define   DP_AUX_CH_CTL_TIME_OUT_800us      (2 << 26)
2758 #define   DP_AUX_CH_CTL_TIME_OUT_1600us     (3 << 26)
2759 #define   DP_AUX_CH_CTL_TIME_OUT_MASK       (3 << 26)
2760 #define   DP_AUX_CH_CTL_RECEIVE_ERROR       (1 << 25)
2761 #define   DP_AUX_CH_CTL_MESSAGE_SIZE_MASK    (0x1f << 20)
2762 #define   DP_AUX_CH_CTL_MESSAGE_SIZE_SHIFT   20
2763 #define   DP_AUX_CH_CTL_PRECHARGE_2US_MASK   (0xf << 16)
2764 #define   DP_AUX_CH_CTL_PRECHARGE_2US_SHIFT  16
2765 #define   DP_AUX_CH_CTL_AUX_AKSV_SELECT     (1 << 15)
2766 #define   DP_AUX_CH_CTL_MANCHESTER_TEST     (1 << 14)
2767 #define   DP_AUX_CH_CTL_SYNC_TEST           (1 << 13)
2768 #define   DP_AUX_CH_CTL_DEGLITCH_TEST       (1 << 12)
2769 #define   DP_AUX_CH_CTL_PRECHARGE_TEST      (1 << 11)
2770 #define   DP_AUX_CH_CTL_BIT_CLOCK_2X_MASK    (0x7ff)
2771 #define   DP_AUX_CH_CTL_BIT_CLOCK_2X_SHIFT   0
2772
2773 /*
2774  * Computing GMCH M and N values for the Display Port link
2775  *
2776  * GMCH M/N = dot clock * bytes per pixel / ls_clk * # of lanes
2777  *
2778  * ls_clk (we assume) is the DP link clock (1.62 or 2.7 GHz)
2779  *
2780  * The GMCH value is used internally
2781  *
2782  * bytes_per_pixel is the number of bytes coming out of the plane,
2783  * which is after the LUTs, so we want the bytes for our color format.
2784  * For our current usage, this is always 3, one byte for R, G and B.
2785  */
2786 #define _PIPEA_DATA_M_G4X       0x70050
2787 #define _PIPEB_DATA_M_G4X       0x71050
2788
2789 /* Transfer unit size for display port - 1, default is 0x3f (for TU size 64) */
2790 #define  TU_SIZE(x)             (((x)-1) << 25) /* default size 64 */
2791 #define  TU_SIZE_SHIFT          25
2792 #define  TU_SIZE_MASK           (0x3f << 25)
2793
2794 #define  DATA_LINK_M_N_MASK     (0xffffff)
2795 #define  DATA_LINK_N_MAX        (0x800000)
2796
2797 #define _PIPEA_DATA_N_G4X       0x70054
2798 #define _PIPEB_DATA_N_G4X       0x71054
2799 #define   PIPE_GMCH_DATA_N_MASK                 (0xffffff)
2800
2801 /*
2802  * Computing Link M and N values for the Display Port link
2803  *
2804  * Link M / N = pixel_clock / ls_clk
2805  *
2806  * (the DP spec calls pixel_clock the 'strm_clk')
2807  *
2808  * The Link value is transmitted in the Main Stream
2809  * Attributes and VB-ID.
2810  */
2811
2812 #define _PIPEA_LINK_M_G4X       0x70060
2813 #define _PIPEB_LINK_M_G4X       0x71060
2814 #define   PIPEA_DP_LINK_M_MASK                  (0xffffff)
2815
2816 #define _PIPEA_LINK_N_G4X       0x70064
2817 #define _PIPEB_LINK_N_G4X       0x71064
2818 #define   PIPEA_DP_LINK_N_MASK                  (0xffffff)
2819
2820 #define PIPE_DATA_M_G4X(pipe) _PIPE(pipe, _PIPEA_DATA_M_G4X, _PIPEB_DATA_M_G4X)
2821 #define PIPE_DATA_N_G4X(pipe) _PIPE(pipe, _PIPEA_DATA_N_G4X, _PIPEB_DATA_N_G4X)
2822 #define PIPE_LINK_M_G4X(pipe) _PIPE(pipe, _PIPEA_LINK_M_G4X, _PIPEB_LINK_M_G4X)
2823 #define PIPE_LINK_N_G4X(pipe) _PIPE(pipe, _PIPEA_LINK_N_G4X, _PIPEB_LINK_N_G4X)
2824
2825 /* Display & cursor control */
2826
2827 /* Pipe A */
2828 #define _PIPEADSL               (dev_priv->info->display_mmio_offset + 0x70000)
2829 #define   DSL_LINEMASK_GEN2     0x00000fff
2830 #define   DSL_LINEMASK_GEN3     0x00001fff
2831 #define _PIPEACONF              (dev_priv->info->display_mmio_offset + 0x70008)
2832 #define   PIPECONF_ENABLE       (1<<31)
2833 #define   PIPECONF_DISABLE      0
2834 #define   PIPECONF_DOUBLE_WIDE  (1<<30)
2835 #define   I965_PIPECONF_ACTIVE  (1<<30)
2836 #define   PIPECONF_FRAME_START_DELAY_MASK (3<<27)
2837 #define   PIPECONF_SINGLE_WIDE  0
2838 #define   PIPECONF_PIPE_UNLOCKED 0
2839 #define   PIPECONF_PIPE_LOCKED  (1<<25)
2840 #define   PIPECONF_PALETTE      0
2841 #define   PIPECONF_GAMMA                (1<<24)
2842 #define   PIPECONF_FORCE_BORDER (1<<25)
2843 #define   PIPECONF_INTERLACE_MASK       (7 << 21)
2844 #define   PIPECONF_INTERLACE_MASK_HSW   (3 << 21)
2845 /* Note that pre-gen3 does not support interlaced display directly. Panel
2846  * fitting must be disabled on pre-ilk for interlaced. */
2847 #define   PIPECONF_PROGRESSIVE                  (0 << 21)
2848 #define   PIPECONF_INTERLACE_W_SYNC_SHIFT_PANEL (4 << 21) /* gen4 only */
2849 #define   PIPECONF_INTERLACE_W_SYNC_SHIFT       (5 << 21) /* gen4 only */
2850 #define   PIPECONF_INTERLACE_W_FIELD_INDICATION (6 << 21)
2851 #define   PIPECONF_INTERLACE_FIELD_0_ONLY       (7 << 21) /* gen3 only */
2852 /* Ironlake and later have a complete new set of values for interlaced. PFIT
2853  * means panel fitter required, PF means progressive fetch, DBL means power
2854  * saving pixel doubling. */
2855 #define   PIPECONF_PFIT_PF_INTERLACED_ILK       (1 << 21)
2856 #define   PIPECONF_INTERLACED_ILK               (3 << 21)
2857 #define   PIPECONF_INTERLACED_DBL_ILK           (4 << 21) /* ilk/snb only */
2858 #define   PIPECONF_PFIT_PF_INTERLACED_DBL_ILK   (5 << 21) /* ilk/snb only */
2859 #define   PIPECONF_INTERLACE_MODE_MASK          (7 << 21)
2860 #define   PIPECONF_CXSR_DOWNCLOCK       (1<<16)
2861 #define   PIPECONF_COLOR_RANGE_SELECT   (1 << 13)
2862 #define   PIPECONF_BPC_MASK     (0x7 << 5)
2863 #define   PIPECONF_8BPC         (0<<5)
2864 #define   PIPECONF_10BPC        (1<<5)
2865 #define   PIPECONF_6BPC         (2<<5)
2866 #define   PIPECONF_12BPC        (3<<5)
2867 #define   PIPECONF_DITHER_EN    (1<<4)
2868 #define   PIPECONF_DITHER_TYPE_MASK (0x0000000c)
2869 #define   PIPECONF_DITHER_TYPE_SP (0<<2)
2870 #define   PIPECONF_DITHER_TYPE_ST1 (1<<2)
2871 #define   PIPECONF_DITHER_TYPE_ST2 (2<<2)
2872 #define   PIPECONF_DITHER_TYPE_TEMP (3<<2)
2873 #define _PIPEASTAT              (dev_priv->info->display_mmio_offset + 0x70024)
2874 #define   PIPE_FIFO_UNDERRUN_STATUS             (1UL<<31)
2875 #define   SPRITE1_FLIPDONE_INT_EN_VLV           (1UL<<30)
2876 #define   PIPE_CRC_ERROR_ENABLE                 (1UL<<29)
2877 #define   PIPE_CRC_DONE_ENABLE                  (1UL<<28)
2878 #define   PIPE_GMBUS_EVENT_ENABLE               (1UL<<27)
2879 #define   PLANE_FLIP_DONE_INT_EN_VLV            (1UL<<26)
2880 #define   PIPE_HOTPLUG_INTERRUPT_ENABLE         (1UL<<26)
2881 #define   PIPE_VSYNC_INTERRUPT_ENABLE           (1UL<<25)
2882 #define   PIPE_DISPLAY_LINE_COMPARE_ENABLE      (1UL<<24)
2883 #define   PIPE_DPST_EVENT_ENABLE                (1UL<<23)
2884 #define   SPRITE0_FLIP_DONE_INT_EN_VLV          (1UL<<22)
2885 #define   PIPE_LEGACY_BLC_EVENT_ENABLE          (1UL<<22)
2886 #define   PIPE_ODD_FIELD_INTERRUPT_ENABLE       (1UL<<21)
2887 #define   PIPE_EVEN_FIELD_INTERRUPT_ENABLE      (1UL<<20)
2888 #define   PIPE_HOTPLUG_TV_INTERRUPT_ENABLE      (1UL<<18) /* pre-965 */
2889 #define   PIPE_START_VBLANK_INTERRUPT_ENABLE    (1UL<<18) /* 965 or later */
2890 #define   PIPE_VBLANK_INTERRUPT_ENABLE          (1UL<<17)
2891 #define   PIPEA_HBLANK_INT_EN_VLV               (1UL<<16)
2892 #define   PIPE_OVERLAY_UPDATED_ENABLE           (1UL<<16)
2893 #define   SPRITE1_FLIPDONE_INT_STATUS_VLV       (1UL<<15)
2894 #define   SPRITE0_FLIPDONE_INT_STATUS_VLV       (1UL<<14)
2895 #define   PIPE_CRC_ERROR_INTERRUPT_STATUS       (1UL<<13)
2896 #define   PIPE_CRC_DONE_INTERRUPT_STATUS        (1UL<<12)
2897 #define   PIPE_GMBUS_INTERRUPT_STATUS           (1UL<<11)
2898 #define   PLANE_FLIPDONE_INT_STATUS_VLV         (1UL<<10)
2899 #define   PIPE_HOTPLUG_INTERRUPT_STATUS         (1UL<<10)
2900 #define   PIPE_VSYNC_INTERRUPT_STATUS           (1UL<<9)
2901 #define   PIPE_DISPLAY_LINE_COMPARE_STATUS      (1UL<<8)
2902 #define   PIPE_DPST_EVENT_STATUS                (1UL<<7)
2903 #define   PIPE_LEGACY_BLC_EVENT_STATUS          (1UL<<6)
2904 #define   PIPE_ODD_FIELD_INTERRUPT_STATUS       (1UL<<5)
2905 #define   PIPE_EVEN_FIELD_INTERRUPT_STATUS      (1UL<<4)
2906 #define   PIPE_HOTPLUG_TV_INTERRUPT_STATUS      (1UL<<2) /* pre-965 */
2907 #define   PIPE_START_VBLANK_INTERRUPT_STATUS    (1UL<<2) /* 965 or later */
2908 #define   PIPE_VBLANK_INTERRUPT_STATUS          (1UL<<1)
2909 #define   PIPE_OVERLAY_UPDATED_STATUS           (1UL<<0)
2910
2911 #define PIPESRC(pipe) _PIPE(pipe, _PIPEASRC, _PIPEBSRC)
2912 #define PIPECONF(tran) _TRANSCODER(tran, _PIPEACONF, _PIPEBCONF)
2913 #define PIPEDSL(pipe)  _PIPE(pipe, _PIPEADSL, _PIPEBDSL)
2914 #define PIPEFRAME(pipe) _PIPE(pipe, _PIPEAFRAMEHIGH, _PIPEBFRAMEHIGH)
2915 #define PIPEFRAMEPIXEL(pipe)  _PIPE(pipe, _PIPEAFRAMEPIXEL, _PIPEBFRAMEPIXEL)
2916 #define PIPESTAT(pipe) _PIPE(pipe, _PIPEASTAT, _PIPEBSTAT)
2917
2918 #define VLV_DPFLIPSTAT                          (VLV_DISPLAY_BASE + 0x70028)
2919 #define   PIPEB_LINE_COMPARE_INT_EN             (1<<29)
2920 #define   PIPEB_HLINE_INT_EN                    (1<<28)
2921 #define   PIPEB_VBLANK_INT_EN                   (1<<27)
2922 #define   SPRITED_FLIPDONE_INT_EN               (1<<26)
2923 #define   SPRITEC_FLIPDONE_INT_EN               (1<<25)
2924 #define   PLANEB_FLIPDONE_INT_EN                (1<<24)
2925 #define   PIPEA_LINE_COMPARE_INT_EN             (1<<21)
2926 #define   PIPEA_HLINE_INT_EN                    (1<<20)
2927 #define   PIPEA_VBLANK_INT_EN                   (1<<19)
2928 #define   SPRITEB_FLIPDONE_INT_EN               (1<<18)
2929 #define   SPRITEA_FLIPDONE_INT_EN               (1<<17)
2930 #define   PLANEA_FLIPDONE_INT_EN                (1<<16)
2931
2932 #define DPINVGTT                                (VLV_DISPLAY_BASE + 0x7002c) /* VLV only */
2933 #define   CURSORB_INVALID_GTT_INT_EN            (1<<23)
2934 #define   CURSORA_INVALID_GTT_INT_EN            (1<<22)
2935 #define   SPRITED_INVALID_GTT_INT_EN            (1<<21)
2936 #define   SPRITEC_INVALID_GTT_INT_EN            (1<<20)
2937 #define   PLANEB_INVALID_GTT_INT_EN             (1<<19)
2938 #define   SPRITEB_INVALID_GTT_INT_EN            (1<<18)
2939 #define   SPRITEA_INVALID_GTT_INT_EN            (1<<17)
2940 #define   PLANEA_INVALID_GTT_INT_EN             (1<<16)
2941 #define   DPINVGTT_EN_MASK                      0xff0000
2942 #define   CURSORB_INVALID_GTT_STATUS            (1<<7)
2943 #define   CURSORA_INVALID_GTT_STATUS            (1<<6)
2944 #define   SPRITED_INVALID_GTT_STATUS            (1<<5)
2945 #define   SPRITEC_INVALID_GTT_STATUS            (1<<4)
2946 #define   PLANEB_INVALID_GTT_STATUS             (1<<3)
2947 #define   SPRITEB_INVALID_GTT_STATUS            (1<<2)
2948 #define   SPRITEA_INVALID_GTT_STATUS            (1<<1)
2949 #define   PLANEA_INVALID_GTT_STATUS             (1<<0)
2950 #define   DPINVGTT_STATUS_MASK                  0xff
2951
2952 #define DSPARB                  0x70030
2953 #define   DSPARB_CSTART_MASK    (0x7f << 7)
2954 #define   DSPARB_CSTART_SHIFT   7
2955 #define   DSPARB_BSTART_MASK    (0x7f)
2956 #define   DSPARB_BSTART_SHIFT   0
2957 #define   DSPARB_BEND_SHIFT     9 /* on 855 */
2958 #define   DSPARB_AEND_SHIFT     0
2959
2960 #define DSPFW1                  (dev_priv->info->display_mmio_offset + 0x70034)
2961 #define   DSPFW_SR_SHIFT        23
2962 #define   DSPFW_SR_MASK         (0x1ff<<23)
2963 #define   DSPFW_CURSORB_SHIFT   16
2964 #define   DSPFW_CURSORB_MASK    (0x3f<<16)
2965 #define   DSPFW_PLANEB_SHIFT    8
2966 #define   DSPFW_PLANEB_MASK     (0x7f<<8)
2967 #define   DSPFW_PLANEA_MASK     (0x7f)
2968 #define DSPFW2                  (dev_priv->info->display_mmio_offset + 0x70038)
2969 #define   DSPFW_CURSORA_MASK    0x00003f00
2970 #define   DSPFW_CURSORA_SHIFT   8
2971 #define   DSPFW_PLANEC_MASK     (0x7f)
2972 #define DSPFW3                  (dev_priv->info->display_mmio_offset + 0x7003c)
2973 #define   DSPFW_HPLL_SR_EN      (1<<31)
2974 #define   DSPFW_CURSOR_SR_SHIFT 24
2975 #define   PINEVIEW_SELF_REFRESH_EN      (1<<30)
2976 #define   DSPFW_CURSOR_SR_MASK          (0x3f<<24)
2977 #define   DSPFW_HPLL_CURSOR_SHIFT       16
2978 #define   DSPFW_HPLL_CURSOR_MASK        (0x3f<<16)
2979 #define   DSPFW_HPLL_SR_MASK            (0x1ff)
2980 #define DSPFW4                  (dev_priv->info->display_mmio_offset + 0x70070)
2981 #define DSPFW7                  (dev_priv->info->display_mmio_offset + 0x7007c)
2982
2983 /* drain latency register values*/
2984 #define DRAIN_LATENCY_PRECISION_32      32
2985 #define DRAIN_LATENCY_PRECISION_16      16
2986 #define VLV_DDL1                        (VLV_DISPLAY_BASE + 0x70050)
2987 #define DDL_CURSORA_PRECISION_32        (1<<31)
2988 #define DDL_CURSORA_PRECISION_16        (0<<31)
2989 #define DDL_CURSORA_SHIFT               24
2990 #define DDL_PLANEA_PRECISION_32         (1<<7)
2991 #define DDL_PLANEA_PRECISION_16         (0<<7)
2992 #define VLV_DDL2                        (VLV_DISPLAY_BASE + 0x70054)
2993 #define DDL_CURSORB_PRECISION_32        (1<<31)
2994 #define DDL_CURSORB_PRECISION_16        (0<<31)
2995 #define DDL_CURSORB_SHIFT               24
2996 #define DDL_PLANEB_PRECISION_32         (1<<7)
2997 #define DDL_PLANEB_PRECISION_16         (0<<7)
2998
2999 /* FIFO watermark sizes etc */
3000 #define G4X_FIFO_LINE_SIZE      64
3001 #define I915_FIFO_LINE_SIZE     64
3002 #define I830_FIFO_LINE_SIZE     32
3003
3004 #define VALLEYVIEW_FIFO_SIZE    255
3005 #define G4X_FIFO_SIZE           127
3006 #define I965_FIFO_SIZE          512
3007 #define I945_FIFO_SIZE          127
3008 #define I915_FIFO_SIZE          95
3009 #define I855GM_FIFO_SIZE        127 /* In cachelines */
3010 #define I830_FIFO_SIZE          95
3011
3012 #define VALLEYVIEW_MAX_WM       0xff
3013 #define G4X_MAX_WM              0x3f
3014 #define I915_MAX_WM             0x3f
3015
3016 #define PINEVIEW_DISPLAY_FIFO   512 /* in 64byte unit */
3017 #define PINEVIEW_FIFO_LINE_SIZE 64
3018 #define PINEVIEW_MAX_WM         0x1ff
3019 #define PINEVIEW_DFT_WM         0x3f
3020 #define PINEVIEW_DFT_HPLLOFF_WM 0
3021 #define PINEVIEW_GUARD_WM               10
3022 #define PINEVIEW_CURSOR_FIFO            64
3023 #define PINEVIEW_CURSOR_MAX_WM  0x3f
3024 #define PINEVIEW_CURSOR_DFT_WM  0
3025 #define PINEVIEW_CURSOR_GUARD_WM        5
3026
3027 #define VALLEYVIEW_CURSOR_MAX_WM 64
3028 #define I965_CURSOR_FIFO        64
3029 #define I965_CURSOR_MAX_WM      32
3030 #define I965_CURSOR_DFT_WM      8
3031
3032 /* define the Watermark register on Ironlake */
3033 #define WM0_PIPEA_ILK           0x45100
3034 #define  WM0_PIPE_PLANE_MASK    (0x7f<<16)
3035 #define  WM0_PIPE_PLANE_SHIFT   16
3036 #define  WM0_PIPE_SPRITE_MASK   (0x3f<<8)
3037 #define  WM0_PIPE_SPRITE_SHIFT  8
3038 #define  WM0_PIPE_CURSOR_MASK   (0x1f)
3039
3040 #define WM0_PIPEB_ILK           0x45104
3041 #define WM0_PIPEC_IVB           0x45200
3042 #define WM1_LP_ILK              0x45108
3043 #define  WM1_LP_SR_EN           (1<<31)
3044 #define  WM1_LP_LATENCY_SHIFT   24
3045 #define  WM1_LP_LATENCY_MASK    (0x7f<<24)
3046 #define  WM1_LP_FBC_MASK        (0xf<<20)
3047 #define  WM1_LP_FBC_SHIFT       20
3048 #define  WM1_LP_SR_MASK         (0x1ff<<8)
3049 #define  WM1_LP_SR_SHIFT        8
3050 #define  WM1_LP_CURSOR_MASK     (0x3f)
3051 #define WM2_LP_ILK              0x4510c
3052 #define  WM2_LP_EN              (1<<31)
3053 #define WM3_LP_ILK              0x45110
3054 #define  WM3_LP_EN              (1<<31)
3055 #define WM1S_LP_ILK             0x45120
3056 #define WM2S_LP_IVB             0x45124
3057 #define WM3S_LP_IVB             0x45128
3058 #define  WM1S_LP_EN             (1<<31)
3059
3060 /* Memory latency timer register */
3061 #define MLTR_ILK                0x11222
3062 #define  MLTR_WM1_SHIFT         0
3063 #define  MLTR_WM2_SHIFT         8
3064 /* the unit of memory self-refresh latency time is 0.5us */
3065 #define  ILK_SRLT_MASK          0x3f
3066 #define ILK_LATENCY(shift)      (I915_READ(MLTR_ILK) >> (shift) & ILK_SRLT_MASK)
3067 #define ILK_READ_WM1_LATENCY()  ILK_LATENCY(MLTR_WM1_SHIFT)
3068 #define ILK_READ_WM2_LATENCY()  ILK_LATENCY(MLTR_WM2_SHIFT)
3069
3070 /* define the fifo size on Ironlake */
3071 #define ILK_DISPLAY_FIFO        128
3072 #define ILK_DISPLAY_MAXWM       64
3073 #define ILK_DISPLAY_DFTWM       8
3074 #define ILK_CURSOR_FIFO         32
3075 #define ILK_CURSOR_MAXWM        16
3076 #define ILK_CURSOR_DFTWM        8
3077
3078 #define ILK_DISPLAY_SR_FIFO     512
3079 #define ILK_DISPLAY_MAX_SRWM    0x1ff
3080 #define ILK_DISPLAY_DFT_SRWM    0x3f
3081 #define ILK_CURSOR_SR_FIFO      64
3082 #define ILK_CURSOR_MAX_SRWM     0x3f
3083 #define ILK_CURSOR_DFT_SRWM     8
3084
3085 #define ILK_FIFO_LINE_SIZE      64
3086
3087 /* define the WM info on Sandybridge */
3088 #define SNB_DISPLAY_FIFO        128
3089 #define SNB_DISPLAY_MAXWM       0x7f    /* bit 16:22 */
3090 #define SNB_DISPLAY_DFTWM       8
3091 #define SNB_CURSOR_FIFO         32
3092 #define SNB_CURSOR_MAXWM        0x1f    /* bit 4:0 */
3093 #define SNB_CURSOR_DFTWM        8
3094
3095 #define SNB_DISPLAY_SR_FIFO     512
3096 #define SNB_DISPLAY_MAX_SRWM    0x1ff   /* bit 16:8 */
3097 #define SNB_DISPLAY_DFT_SRWM    0x3f
3098 #define SNB_CURSOR_SR_FIFO      64
3099 #define SNB_CURSOR_MAX_SRWM     0x3f    /* bit 5:0 */
3100 #define SNB_CURSOR_DFT_SRWM     8
3101
3102 #define SNB_FBC_MAX_SRWM        0xf     /* bit 23:20 */
3103
3104 #define SNB_FIFO_LINE_SIZE      64
3105
3106
3107 /* the address where we get all kinds of latency value */
3108 #define SSKPD                   0x5d10
3109 #define SSKPD_WM_MASK           0x3f
3110 #define SSKPD_WM0_SHIFT         0
3111 #define SSKPD_WM1_SHIFT         8
3112 #define SSKPD_WM2_SHIFT         16
3113 #define SSKPD_WM3_SHIFT         24
3114
3115 #define SNB_LATENCY(shift)      (I915_READ(MCHBAR_MIRROR_BASE_SNB + SSKPD) >> (shift) & SSKPD_WM_MASK)
3116 #define SNB_READ_WM0_LATENCY()          SNB_LATENCY(SSKPD_WM0_SHIFT)
3117 #define SNB_READ_WM1_LATENCY()          SNB_LATENCY(SSKPD_WM1_SHIFT)
3118 #define SNB_READ_WM2_LATENCY()          SNB_LATENCY(SSKPD_WM2_SHIFT)
3119 #define SNB_READ_WM3_LATENCY()          SNB_LATENCY(SSKPD_WM3_SHIFT)
3120
3121 /*
3122  * The two pipe frame counter registers are not synchronized, so
3123  * reading a stable value is somewhat tricky. The following code
3124  * should work:
3125  *
3126  *  do {
3127  *    high1 = ((INREG(PIPEAFRAMEHIGH) & PIPE_FRAME_HIGH_MASK) >>
3128  *             PIPE_FRAME_HIGH_SHIFT;
3129  *    low1 =  ((INREG(PIPEAFRAMEPIXEL) & PIPE_FRAME_LOW_MASK) >>
3130  *             PIPE_FRAME_LOW_SHIFT);
3131  *    high2 = ((INREG(PIPEAFRAMEHIGH) & PIPE_FRAME_HIGH_MASK) >>
3132  *             PIPE_FRAME_HIGH_SHIFT);
3133  *  } while (high1 != high2);
3134  *  frame = (high1 << 8) | low1;
3135  */
3136 #define _PIPEAFRAMEHIGH          (dev_priv->info->display_mmio_offset + 0x70040)
3137 #define   PIPE_FRAME_HIGH_MASK    0x0000ffff
3138 #define   PIPE_FRAME_HIGH_SHIFT   0
3139 #define _PIPEAFRAMEPIXEL         (dev_priv->info->display_mmio_offset + 0x70044)
3140 #define   PIPE_FRAME_LOW_MASK     0xff000000
3141 #define   PIPE_FRAME_LOW_SHIFT    24
3142 #define   PIPE_PIXEL_MASK         0x00ffffff
3143 #define   PIPE_PIXEL_SHIFT        0
3144 /* GM45+ just has to be different */
3145 #define _PIPEA_FRMCOUNT_GM45    0x70040
3146 #define _PIPEA_FLIPCOUNT_GM45   0x70044
3147 #define PIPE_FRMCOUNT_GM45(pipe) _PIPE(pipe, _PIPEA_FRMCOUNT_GM45, _PIPEB_FRMCOUNT_GM45)
3148
3149 /* Cursor A & B regs */
3150 #define _CURACNTR               (dev_priv->info->display_mmio_offset + 0x70080)
3151 /* Old style CUR*CNTR flags (desktop 8xx) */
3152 #define   CURSOR_ENABLE         0x80000000
3153 #define   CURSOR_GAMMA_ENABLE   0x40000000
3154 #define   CURSOR_STRIDE_MASK    0x30000000
3155 #define   CURSOR_PIPE_CSC_ENABLE (1<<24)
3156 #define   CURSOR_FORMAT_SHIFT   24
3157 #define   CURSOR_FORMAT_MASK    (0x07 << CURSOR_FORMAT_SHIFT)
3158 #define   CURSOR_FORMAT_2C      (0x00 << CURSOR_FORMAT_SHIFT)
3159 #define   CURSOR_FORMAT_3C      (0x01 << CURSOR_FORMAT_SHIFT)
3160 #define   CURSOR_FORMAT_4C      (0x02 << CURSOR_FORMAT_SHIFT)
3161 #define   CURSOR_FORMAT_ARGB    (0x04 << CURSOR_FORMAT_SHIFT)
3162 #define   CURSOR_FORMAT_XRGB    (0x05 << CURSOR_FORMAT_SHIFT)
3163 /* New style CUR*CNTR flags */
3164 #define   CURSOR_MODE           0x27
3165 #define   CURSOR_MODE_DISABLE   0x00
3166 #define   CURSOR_MODE_64_32B_AX 0x07
3167 #define   CURSOR_MODE_64_ARGB_AX ((1 << 5) | CURSOR_MODE_64_32B_AX)
3168 #define   MCURSOR_PIPE_SELECT   (1 << 28)
3169 #define   MCURSOR_PIPE_A        0x00
3170 #define   MCURSOR_PIPE_B        (1 << 28)
3171 #define   MCURSOR_GAMMA_ENABLE  (1 << 26)
3172 #define _CURABASE               (dev_priv->info->display_mmio_offset + 0x70084)
3173 #define _CURAPOS                (dev_priv->info->display_mmio_offset + 0x70088)
3174 #define   CURSOR_POS_MASK       0x007FF
3175 #define   CURSOR_POS_SIGN       0x8000
3176 #define   CURSOR_X_SHIFT        0
3177 #define   CURSOR_Y_SHIFT        16
3178 #define CURSIZE                 0x700a0
3179 #define _CURBCNTR               (dev_priv->info->display_mmio_offset + 0x700c0)
3180 #define _CURBBASE               (dev_priv->info->display_mmio_offset + 0x700c4)
3181 #define _CURBPOS                (dev_priv->info->display_mmio_offset + 0x700c8)
3182
3183 #define _CURBCNTR_IVB           0x71080
3184 #define _CURBBASE_IVB           0x71084
3185 #define _CURBPOS_IVB            0x71088
3186
3187 #define CURCNTR(pipe) _PIPE(pipe, _CURACNTR, _CURBCNTR)
3188 #define CURBASE(pipe) _PIPE(pipe, _CURABASE, _CURBBASE)
3189 #define CURPOS(pipe) _PIPE(pipe, _CURAPOS, _CURBPOS)
3190
3191 #define CURCNTR_IVB(pipe) _PIPE(pipe, _CURACNTR, _CURBCNTR_IVB)
3192 #define CURBASE_IVB(pipe) _PIPE(pipe, _CURABASE, _CURBBASE_IVB)
3193 #define CURPOS_IVB(pipe) _PIPE(pipe, _CURAPOS, _CURBPOS_IVB)
3194
3195 /* Display A control */
3196 #define _DSPACNTR                (dev_priv->info->display_mmio_offset + 0x70180)
3197 #define   DISPLAY_PLANE_ENABLE                  (1<<31)
3198 #define   DISPLAY_PLANE_DISABLE                 0
3199 #define   DISPPLANE_GAMMA_ENABLE                (1<<30)
3200 #define   DISPPLANE_GAMMA_DISABLE               0
3201 #define   DISPPLANE_PIXFORMAT_MASK              (0xf<<26)
3202 #define   DISPPLANE_YUV422                      (0x0<<26)
3203 #define   DISPPLANE_8BPP                        (0x2<<26)
3204 #define   DISPPLANE_BGRA555                     (0x3<<26)
3205 #define   DISPPLANE_BGRX555                     (0x4<<26)
3206 #define   DISPPLANE_BGRX565                     (0x5<<26)
3207 #define   DISPPLANE_BGRX888                     (0x6<<26)
3208 #define   DISPPLANE_BGRA888                     (0x7<<26)
3209 #define   DISPPLANE_RGBX101010                  (0x8<<26)
3210 #define   DISPPLANE_RGBA101010                  (0x9<<26)
3211 #define   DISPPLANE_BGRX101010                  (0xa<<26)
3212 #define   DISPPLANE_RGBX161616                  (0xc<<26)
3213 #define   DISPPLANE_RGBX888                     (0xe<<26)
3214 #define   DISPPLANE_RGBA888                     (0xf<<26)
3215 #define   DISPPLANE_STEREO_ENABLE               (1<<25)
3216 #define   DISPPLANE_STEREO_DISABLE              0
3217 #define   DISPPLANE_PIPE_CSC_ENABLE             (1<<24)
3218 #define   DISPPLANE_SEL_PIPE_SHIFT              24
3219 #define   DISPPLANE_SEL_PIPE_MASK               (3<<DISPPLANE_SEL_PIPE_SHIFT)
3220 #define   DISPPLANE_SEL_PIPE_A                  0
3221 #define   DISPPLANE_SEL_PIPE_B                  (1<<DISPPLANE_SEL_PIPE_SHIFT)
3222 #define   DISPPLANE_SRC_KEY_ENABLE              (1<<22)
3223 #define   DISPPLANE_SRC_KEY_DISABLE             0
3224 #define   DISPPLANE_LINE_DOUBLE                 (1<<20)
3225 #define   DISPPLANE_NO_LINE_DOUBLE              0
3226 #define   DISPPLANE_STEREO_POLARITY_FIRST       0
3227 #define   DISPPLANE_STEREO_POLARITY_SECOND      (1<<18)
3228 #define   DISPPLANE_TRICKLE_FEED_DISABLE        (1<<14) /* Ironlake */
3229 #define   DISPPLANE_TILED                       (1<<10)
3230 #define _DSPAADDR               (dev_priv->info->display_mmio_offset + 0x70184)
3231 #define _DSPASTRIDE             (dev_priv->info->display_mmio_offset + 0x70188)
3232 #define _DSPAPOS                (dev_priv->info->display_mmio_offset + 0x7018C) /* reserved */
3233 #define _DSPASIZE               (dev_priv->info->display_mmio_offset + 0x70190)
3234 #define _DSPASURF               (dev_priv->info->display_mmio_offset + 0x7019C) /* 965+ only */
3235 #define _DSPATILEOFF            (dev_priv->info->display_mmio_offset + 0x701A4) /* 965+ only */
3236 #define _DSPAOFFSET             (dev_priv->info->display_mmio_offset + 0x701A4) /* HSW */
3237 #define _DSPASURFLIVE           (dev_priv->info->display_mmio_offset + 0x701AC)
3238
3239 #define DSPCNTR(plane) _PIPE(plane, _DSPACNTR, _DSPBCNTR)
3240 #define DSPADDR(plane) _PIPE(plane, _DSPAADDR, _DSPBADDR)
3241 #define DSPSTRIDE(plane) _PIPE(plane, _DSPASTRIDE, _DSPBSTRIDE)
3242 #define DSPPOS(plane) _PIPE(plane, _DSPAPOS, _DSPBPOS)
3243 #define DSPSIZE(plane) _PIPE(plane, _DSPASIZE, _DSPBSIZE)
3244 #define DSPSURF(plane) _PIPE(plane, _DSPASURF, _DSPBSURF)
3245 #define DSPTILEOFF(plane) _PIPE(plane, _DSPATILEOFF, _DSPBTILEOFF)
3246 #define DSPLINOFF(plane) DSPADDR(plane)
3247 #define DSPOFFSET(plane) _PIPE(plane, _DSPAOFFSET, _DSPBOFFSET)
3248 #define DSPSURFLIVE(plane) _PIPE(plane, _DSPASURFLIVE, _DSPBSURFLIVE)
3249
3250 /* Display/Sprite base address macros */
3251 #define DISP_BASEADDR_MASK      (0xfffff000)
3252 #define I915_LO_DISPBASE(val)   (val & ~DISP_BASEADDR_MASK)
3253 #define I915_HI_DISPBASE(val)   (val & DISP_BASEADDR_MASK)
3254 #define I915_MODIFY_DISPBASE(reg, gfx_addr) \
3255                 (I915_WRITE((reg), (gfx_addr) | I915_LO_DISPBASE(I915_READ(reg))))
3256
3257 /* VBIOS flags */
3258 #define SWF00                   (dev_priv->info->display_mmio_offset + 0x71410)
3259 #define SWF01                   (dev_priv->info->display_mmio_offset + 0x71414)
3260 #define SWF02                   (dev_priv->info->display_mmio_offset + 0x71418)
3261 #define SWF03                   (dev_priv->info->display_mmio_offset + 0x7141c)
3262 #define SWF04                   (dev_priv->info->display_mmio_offset + 0x71420)
3263 #define SWF05                   (dev_priv->info->display_mmio_offset + 0x71424)
3264 #define SWF06                   (dev_priv->info->display_mmio_offset + 0x71428)
3265 #define SWF10                   (dev_priv->info->display_mmio_offset + 0x70410)
3266 #define SWF11                   (dev_priv->info->display_mmio_offset + 0x70414)
3267 #define SWF14                   (dev_priv->info->display_mmio_offset + 0x71420)
3268 #define SWF30                   (dev_priv->info->display_mmio_offset + 0x72414)
3269 #define SWF31                   (dev_priv->info->display_mmio_offset + 0x72418)
3270 #define SWF32                   (dev_priv->info->display_mmio_offset + 0x7241c)
3271
3272 /* Pipe B */
3273 #define _PIPEBDSL               (dev_priv->info->display_mmio_offset + 0x71000)
3274 #define _PIPEBCONF              (dev_priv->info->display_mmio_offset + 0x71008)
3275 #define _PIPEBSTAT              (dev_priv->info->display_mmio_offset + 0x71024)
3276 #define _PIPEBFRAMEHIGH         (dev_priv->info->display_mmio_offset + 0x71040)
3277 #define _PIPEBFRAMEPIXEL        (dev_priv->info->display_mmio_offset + 0x71044)
3278 #define _PIPEB_FRMCOUNT_GM45    0x71040
3279 #define _PIPEB_FLIPCOUNT_GM45   0x71044
3280
3281
3282 /* Display B control */
3283 #define _DSPBCNTR               (dev_priv->info->display_mmio_offset + 0x71180)
3284 #define   DISPPLANE_ALPHA_TRANS_ENABLE          (1<<15)
3285 #define   DISPPLANE_ALPHA_TRANS_DISABLE         0
3286 #define   DISPPLANE_SPRITE_ABOVE_DISPLAY        0
3287 #define   DISPPLANE_SPRITE_ABOVE_OVERLAY        (1)
3288 #define _DSPBADDR               (dev_priv->info->display_mmio_offset + 0x71184)
3289 #define _DSPBSTRIDE             (dev_priv->info->display_mmio_offset + 0x71188)
3290 #define _DSPBPOS                (dev_priv->info->display_mmio_offset + 0x7118C)
3291 #define _DSPBSIZE               (dev_priv->info->display_mmio_offset + 0x71190)
3292 #define _DSPBSURF               (dev_priv->info->display_mmio_offset + 0x7119C)
3293 #define _DSPBTILEOFF            (dev_priv->info->display_mmio_offset + 0x711A4)
3294 #define _DSPBOFFSET             (dev_priv->info->display_mmio_offset + 0x711A4)
3295 #define _DSPBSURFLIVE           (dev_priv->info->display_mmio_offset + 0x711AC)
3296
3297 /* Sprite A control */
3298 #define _DVSACNTR               0x72180
3299 #define   DVS_ENABLE            (1<<31)
3300 #define   DVS_GAMMA_ENABLE      (1<<30)
3301 #define   DVS_PIXFORMAT_MASK    (3<<25)
3302 #define   DVS_FORMAT_YUV422     (0<<25)
3303 #define   DVS_FORMAT_RGBX101010 (1<<25)
3304 #define   DVS_FORMAT_RGBX888    (2<<25)
3305 #define   DVS_FORMAT_RGBX161616 (3<<25)
3306 #define   DVS_PIPE_CSC_ENABLE   (1<<24)
3307 #define   DVS_SOURCE_KEY        (1<<22)
3308 #define   DVS_RGB_ORDER_XBGR    (1<<20)
3309 #define   DVS_YUV_BYTE_ORDER_MASK (3<<16)
3310 #define   DVS_YUV_ORDER_YUYV    (0<<16)
3311 #define   DVS_YUV_ORDER_UYVY    (1<<16)
3312 #define   DVS_YUV_ORDER_YVYU    (2<<16)
3313 #define   DVS_YUV_ORDER_VYUY    (3<<16)
3314 #define   DVS_DEST_KEY          (1<<2)
3315 #define   DVS_TRICKLE_FEED_DISABLE (1<<14)
3316 #define   DVS_TILED             (1<<10)
3317 #define _DVSALINOFF             0x72184
3318 #define _DVSASTRIDE             0x72188
3319 #define _DVSAPOS                0x7218c
3320 #define _DVSASIZE               0x72190
3321 #define _DVSAKEYVAL             0x72194
3322 #define _DVSAKEYMSK             0x72198
3323 #define _DVSASURF               0x7219c
3324 #define _DVSAKEYMAXVAL          0x721a0
3325 #define _DVSATILEOFF            0x721a4
3326 #define _DVSASURFLIVE           0x721ac
3327 #define _DVSASCALE              0x72204
3328 #define   DVS_SCALE_ENABLE      (1<<31)
3329 #define   DVS_FILTER_MASK       (3<<29)
3330 #define   DVS_FILTER_MEDIUM     (0<<29)
3331 #define   DVS_FILTER_ENHANCING  (1<<29)
3332 #define   DVS_FILTER_SOFTENING  (2<<29)
3333 #define   DVS_VERTICAL_OFFSET_HALF (1<<28) /* must be enabled below */
3334 #define   DVS_VERTICAL_OFFSET_ENABLE (1<<27)
3335 #define _DVSAGAMC               0x72300
3336
3337 #define _DVSBCNTR               0x73180
3338 #define _DVSBLINOFF             0x73184
3339 #define _DVSBSTRIDE             0x73188
3340 #define _DVSBPOS                0x7318c
3341 #define _DVSBSIZE               0x73190
3342 #define _DVSBKEYVAL             0x73194
3343 #define _DVSBKEYMSK             0x73198
3344 #define _DVSBSURF               0x7319c
3345 #define _DVSBKEYMAXVAL          0x731a0
3346 #define _DVSBTILEOFF            0x731a4
3347 #define _DVSBSURFLIVE           0x731ac
3348 #define _DVSBSCALE              0x73204
3349 #define _DVSBGAMC               0x73300
3350
3351 #define DVSCNTR(pipe) _PIPE(pipe, _DVSACNTR, _DVSBCNTR)
3352 #define DVSLINOFF(pipe) _PIPE(pipe, _DVSALINOFF, _DVSBLINOFF)
3353 #define DVSSTRIDE(pipe) _PIPE(pipe, _DVSASTRIDE, _DVSBSTRIDE)
3354 #define DVSPOS(pipe) _PIPE(pipe, _DVSAPOS, _DVSBPOS)
3355 #define DVSSURF(pipe) _PIPE(pipe, _DVSASURF, _DVSBSURF)
3356 #define DVSKEYMAX(pipe) _PIPE(pipe, _DVSAKEYMAXVAL, _DVSBKEYMAXVAL)
3357 #define DVSSIZE(pipe) _PIPE(pipe, _DVSASIZE, _DVSBSIZE)
3358 #define DVSSCALE(pipe) _PIPE(pipe, _DVSASCALE, _DVSBSCALE)
3359 #define DVSTILEOFF(pipe) _PIPE(pipe, _DVSATILEOFF, _DVSBTILEOFF)
3360 #define DVSKEYVAL(pipe) _PIPE(pipe, _DVSAKEYVAL, _DVSBKEYVAL)
3361 #define DVSKEYMSK(pipe) _PIPE(pipe, _DVSAKEYMSK, _DVSBKEYMSK)
3362 #define DVSSURFLIVE(pipe) _PIPE(pipe, _DVSASURFLIVE, _DVSBSURFLIVE)
3363
3364 #define _SPRA_CTL               0x70280
3365 #define   SPRITE_ENABLE                 (1<<31)
3366 #define   SPRITE_GAMMA_ENABLE           (1<<30)
3367 #define   SPRITE_PIXFORMAT_MASK         (7<<25)
3368 #define   SPRITE_FORMAT_YUV422          (0<<25)
3369 #define   SPRITE_FORMAT_RGBX101010      (1<<25)
3370 #define   SPRITE_FORMAT_RGBX888         (2<<25)
3371 #define   SPRITE_FORMAT_RGBX161616      (3<<25)
3372 #define   SPRITE_FORMAT_YUV444          (4<<25)
3373 #define   SPRITE_FORMAT_XR_BGR101010    (5<<25) /* Extended range */
3374 #define   SPRITE_PIPE_CSC_ENABLE        (1<<24)
3375 #define   SPRITE_SOURCE_KEY             (1<<22)
3376 #define   SPRITE_RGB_ORDER_RGBX         (1<<20) /* only for 888 and 161616 */
3377 #define   SPRITE_YUV_TO_RGB_CSC_DISABLE (1<<19)
3378 #define   SPRITE_YUV_CSC_FORMAT_BT709   (1<<18) /* 0 is BT601 */
3379 #define   SPRITE_YUV_BYTE_ORDER_MASK    (3<<16)
3380 #define   SPRITE_YUV_ORDER_YUYV         (0<<16)
3381 #define   SPRITE_YUV_ORDER_UYVY         (1<<16)
3382 #define   SPRITE_YUV_ORDER_YVYU         (2<<16)
3383 #define   SPRITE_YUV_ORDER_VYUY         (3<<16)
3384 #define   SPRITE_TRICKLE_FEED_DISABLE   (1<<14)
3385 #define   SPRITE_INT_GAMMA_ENABLE       (1<<13)
3386 #define   SPRITE_TILED                  (1<<10)
3387 #define   SPRITE_DEST_KEY               (1<<2)
3388 #define _SPRA_LINOFF            0x70284
3389 #define _SPRA_STRIDE            0x70288
3390 #define _SPRA_POS               0x7028c
3391 #define _SPRA_SIZE              0x70290
3392 #define _SPRA_KEYVAL            0x70294
3393 #define _SPRA_KEYMSK            0x70298
3394 #define _SPRA_SURF              0x7029c
3395 #define _SPRA_KEYMAX            0x702a0
3396 #define _SPRA_TILEOFF           0x702a4
3397 #define _SPRA_OFFSET            0x702a4
3398 #define _SPRA_SURFLIVE          0x702ac
3399 #define _SPRA_SCALE             0x70304
3400 #define   SPRITE_SCALE_ENABLE   (1<<31)
3401 #define   SPRITE_FILTER_MASK    (3<<29)
3402 #define   SPRITE_FILTER_MEDIUM  (0<<29)
3403 #define   SPRITE_FILTER_ENHANCING       (1<<29)
3404 #define   SPRITE_FILTER_SOFTENING       (2<<29)
3405 #define   SPRITE_VERTICAL_OFFSET_HALF   (1<<28) /* must be enabled below */
3406 #define   SPRITE_VERTICAL_OFFSET_ENABLE (1<<27)
3407 #define _SPRA_GAMC              0x70400
3408
3409 #define _SPRB_CTL               0x71280
3410 #define _SPRB_LINOFF            0x71284
3411 #define _SPRB_STRIDE            0x71288
3412 #define _SPRB_POS               0x7128c
3413 #define _SPRB_SIZE              0x71290
3414 #define _SPRB_KEYVAL            0x71294
3415 #define _SPRB_KEYMSK            0x71298
3416 #define _SPRB_SURF              0x7129c
3417 #define _SPRB_KEYMAX            0x712a0
3418 #define _SPRB_TILEOFF           0x712a4
3419 #define _SPRB_OFFSET            0x712a4
3420 #define _SPRB_SURFLIVE          0x712ac
3421 #define _SPRB_SCALE             0x71304
3422 #define _SPRB_GAMC              0x71400
3423
3424 #define SPRCTL(pipe) _PIPE(pipe, _SPRA_CTL, _SPRB_CTL)
3425 #define SPRLINOFF(pipe) _PIPE(pipe, _SPRA_LINOFF, _SPRB_LINOFF)
3426 #define SPRSTRIDE(pipe) _PIPE(pipe, _SPRA_STRIDE, _SPRB_STRIDE)
3427 #define SPRPOS(pipe) _PIPE(pipe, _SPRA_POS, _SPRB_POS)
3428 #define SPRSIZE(pipe) _PIPE(pipe, _SPRA_SIZE, _SPRB_SIZE)
3429 #define SPRKEYVAL(pipe) _PIPE(pipe, _SPRA_KEYVAL, _SPRB_KEYVAL)
3430 #define SPRKEYMSK(pipe) _PIPE(pipe, _SPRA_KEYMSK, _SPRB_KEYMSK)
3431 #define SPRSURF(pipe) _PIPE(pipe, _SPRA_SURF, _SPRB_SURF)
3432 #define SPRKEYMAX(pipe) _PIPE(pipe, _SPRA_KEYMAX, _SPRB_KEYMAX)
3433 #define SPRTILEOFF(pipe) _PIPE(pipe, _SPRA_TILEOFF, _SPRB_TILEOFF)
3434 #define SPROFFSET(pipe) _PIPE(pipe, _SPRA_OFFSET, _SPRB_OFFSET)
3435 #define SPRSCALE(pipe) _PIPE(pipe, _SPRA_SCALE, _SPRB_SCALE)
3436 #define SPRGAMC(pipe) _PIPE(pipe, _SPRA_GAMC, _SPRB_GAMC)
3437 #define SPRSURFLIVE(pipe) _PIPE(pipe, _SPRA_SURFLIVE, _SPRB_SURFLIVE)
3438
3439 #define _SPACNTR                0x72180
3440 #define   SP_ENABLE                     (1<<31)
3441 #define   SP_GEAMMA_ENABLE              (1<<30)
3442 #define   SP_PIXFORMAT_MASK             (0xf<<26)
3443 #define   SP_FORMAT_YUV422              (0<<26)
3444 #define   SP_FORMAT_BGR565              (5<<26)
3445 #define   SP_FORMAT_BGRX8888            (6<<26)
3446 #define   SP_FORMAT_BGRA8888            (7<<26)
3447 #define   SP_FORMAT_RGBX1010102         (8<<26)
3448 #define   SP_FORMAT_RGBA1010102         (9<<26)
3449 #define   SP_FORMAT_RGBX8888            (0xe<<26)
3450 #define   SP_FORMAT_RGBA8888            (0xf<<26)
3451 #define   SP_SOURCE_KEY                 (1<<22)
3452 #define   SP_YUV_BYTE_ORDER_MASK        (3<<16)
3453 #define   SP_YUV_ORDER_YUYV             (0<<16)
3454 #define   SP_YUV_ORDER_UYVY             (1<<16)
3455 #define   SP_YUV_ORDER_YVYU             (2<<16)
3456 #define   SP_YUV_ORDER_VYUY             (3<<16)
3457 #define   SP_TILED                      (1<<10)
3458 #define _SPALINOFF              0x72184
3459 #define _SPASTRIDE              0x72188
3460 #define _SPAPOS                 0x7218c
3461 #define _SPASIZE                0x72190
3462 #define _SPAKEYMINVAL           0x72194
3463 #define _SPAKEYMSK              0x72198
3464 #define _SPASURF                0x7219c
3465 #define _SPAKEYMAXVAL           0x721a0
3466 #define _SPATILEOFF             0x721a4
3467 #define _SPACONSTALPHA          0x721a8
3468 #define _SPAGAMC                0x721f4
3469
3470 #define _SPBCNTR                0x72280
3471 #define _SPBLINOFF              0x72284
3472 #define _SPBSTRIDE              0x72288
3473 #define _SPBPOS                 0x7228c
3474 #define _SPBSIZE                0x72290
3475 #define _SPBKEYMINVAL           0x72294
3476 #define _SPBKEYMSK              0x72298
3477 #define _SPBSURF                0x7229c
3478 #define _SPBKEYMAXVAL           0x722a0
3479 #define _SPBTILEOFF             0x722a4
3480 #define _SPBCONSTALPHA          0x722a8
3481 #define _SPBGAMC                0x722f4
3482
3483 #define SPCNTR(pipe, plane) _PIPE(pipe * 2 + plane, _SPACNTR, _SPBCNTR)
3484 #define SPLINOFF(pipe, plane) _PIPE(pipe * 2 + plane, _SPALINOFF, _SPBLINOFF)
3485 #define SPSTRIDE(pipe, plane) _PIPE(pipe * 2 + plane, _SPASTRIDE, _SPBSTRIDE)
3486 #define SPPOS(pipe, plane) _PIPE(pipe * 2 + plane, _SPAPOS, _SPBPOS)
3487 #define SPSIZE(pipe, plane) _PIPE(pipe * 2 + plane, _SPASIZE, _SPBSIZE)
3488 #define SPKEYMINVAL(pipe, plane) _PIPE(pipe * 2 + plane, _SPAKEYMINVAL, _SPBKEYMINVAL)
3489 #define SPKEYMSK(pipe, plane) _PIPE(pipe * 2 + plane, _SPAKEYMSK, _SPBKEYMSK)
3490 #define SPSURF(pipe, plane) _PIPE(pipe * 2 + plane, _SPASURF, _SPBSURF)
3491 #define SPKEYMAXVAL(pipe, plane) _PIPE(pipe * 2 + plane, _SPAKEYMAXVAL, _SPBKEYMAXVAL)
3492 #define SPTILEOFF(pipe, plane) _PIPE(pipe * 2 + plane, _SPATILEOFF, _SPBTILEOFF)
3493 #define SPCONSTALPHA(pipe, plane) _PIPE(pipe * 2 + plane, _SPACONSTALPHA, _SPBCONSTALPHA)
3494 #define SPGAMC(pipe, plane) _PIPE(pipe * 2 + plane, _SPAGAMC, _SPBGAMC)
3495
3496 /* VBIOS regs */
3497 #define VGACNTRL                0x71400
3498 # define VGA_DISP_DISABLE                       (1 << 31)
3499 # define VGA_2X_MODE                            (1 << 30)
3500 # define VGA_PIPE_B_SELECT                      (1 << 29)
3501
3502 #define VLV_VGACNTRL            (VLV_DISPLAY_BASE + 0x71400)
3503
3504 /* Ironlake */
3505
3506 #define CPU_VGACNTRL    0x41000
3507
3508 #define DIGITAL_PORT_HOTPLUG_CNTRL      0x44030
3509 #define  DIGITAL_PORTA_HOTPLUG_ENABLE           (1 << 4)
3510 #define  DIGITAL_PORTA_SHORT_PULSE_2MS          (0 << 2)
3511 #define  DIGITAL_PORTA_SHORT_PULSE_4_5MS        (1 << 2)
3512 #define  DIGITAL_PORTA_SHORT_PULSE_6MS          (2 << 2)
3513 #define  DIGITAL_PORTA_SHORT_PULSE_100MS        (3 << 2)
3514 #define  DIGITAL_PORTA_NO_DETECT                (0 << 0)
3515 #define  DIGITAL_PORTA_LONG_PULSE_DETECT_MASK   (1 << 1)
3516 #define  DIGITAL_PORTA_SHORT_PULSE_DETECT_MASK  (1 << 0)
3517
3518 /* refresh rate hardware control */
3519 #define RR_HW_CTL       0x45300
3520 #define  RR_HW_LOW_POWER_FRAMES_MASK    0xff
3521 #define  RR_HW_HIGH_POWER_FRAMES_MASK   0xff00
3522
3523 #define FDI_PLL_BIOS_0  0x46000
3524 #define  FDI_PLL_FB_CLOCK_MASK  0xff
3525 #define FDI_PLL_BIOS_1  0x46004
3526 #define FDI_PLL_BIOS_2  0x46008
3527 #define DISPLAY_PORT_PLL_BIOS_0         0x4600c
3528 #define DISPLAY_PORT_PLL_BIOS_1         0x46010
3529 #define DISPLAY_PORT_PLL_BIOS_2         0x46014
3530
3531 #define PCH_3DCGDIS0            0x46020
3532 # define MARIUNIT_CLOCK_GATE_DISABLE            (1 << 18)
3533 # define SVSMUNIT_CLOCK_GATE_DISABLE            (1 << 1)
3534
3535 #define PCH_3DCGDIS1            0x46024
3536 # define VFMUNIT_CLOCK_GATE_DISABLE             (1 << 11)
3537
3538 #define FDI_PLL_FREQ_CTL        0x46030
3539 #define  FDI_PLL_FREQ_CHANGE_REQUEST    (1<<24)
3540 #define  FDI_PLL_FREQ_LOCK_LIMIT_MASK   0xfff00
3541 #define  FDI_PLL_FREQ_DISABLE_COUNT_LIMIT_MASK  0xff
3542
3543
3544 #define _PIPEA_DATA_M1           (dev_priv->info->display_mmio_offset + 0x60030)
3545 #define  PIPE_DATA_M1_OFFSET    0
3546 #define _PIPEA_DATA_N1           (dev_priv->info->display_mmio_offset + 0x60034)
3547 #define  PIPE_DATA_N1_OFFSET    0
3548
3549 #define _PIPEA_DATA_M2           (dev_priv->info->display_mmio_offset + 0x60038)
3550 #define  PIPE_DATA_M2_OFFSET    0
3551 #define _PIPEA_DATA_N2           (dev_priv->info->display_mmio_offset + 0x6003c)
3552 #define  PIPE_DATA_N2_OFFSET    0
3553
3554 #define _PIPEA_LINK_M1           (dev_priv->info->display_mmio_offset + 0x60040)
3555 #define  PIPE_LINK_M1_OFFSET    0
3556 #define _PIPEA_LINK_N1           (dev_priv->info->display_mmio_offset + 0x60044)
3557 #define  PIPE_LINK_N1_OFFSET    0
3558
3559 #define _PIPEA_LINK_M2           (dev_priv->info->display_mmio_offset + 0x60048)
3560 #define  PIPE_LINK_M2_OFFSET    0
3561 #define _PIPEA_LINK_N2           (dev_priv->info->display_mmio_offset + 0x6004c)
3562 #define  PIPE_LINK_N2_OFFSET    0
3563
3564 /* PIPEB timing regs are same start from 0x61000 */
3565
3566 #define _PIPEB_DATA_M1           (dev_priv->info->display_mmio_offset + 0x61030)
3567 #define _PIPEB_DATA_N1           (dev_priv->info->display_mmio_offset + 0x61034)
3568
3569 #define _PIPEB_DATA_M2           (dev_priv->info->display_mmio_offset + 0x61038)
3570 #define _PIPEB_DATA_N2           (dev_priv->info->display_mmio_offset + 0x6103c)
3571
3572 #define _PIPEB_LINK_M1           (dev_priv->info->display_mmio_offset + 0x61040)
3573 #define _PIPEB_LINK_N1           (dev_priv->info->display_mmio_offset + 0x61044)
3574
3575 #define _PIPEB_LINK_M2           (dev_priv->info->display_mmio_offset + 0x61048)
3576 #define _PIPEB_LINK_N2           (dev_priv->info->display_mmio_offset + 0x6104c)
3577
3578 #define PIPE_DATA_M1(tran) _TRANSCODER(tran, _PIPEA_DATA_M1, _PIPEB_DATA_M1)
3579 #define PIPE_DATA_N1(tran) _TRANSCODER(tran, _PIPEA_DATA_N1, _PIPEB_DATA_N1)
3580 #define PIPE_DATA_M2(tran) _TRANSCODER(tran, _PIPEA_DATA_M2, _PIPEB_DATA_M2)
3581 #define PIPE_DATA_N2(tran) _TRANSCODER(tran, _PIPEA_DATA_N2, _PIPEB_DATA_N2)
3582 #define PIPE_LINK_M1(tran) _TRANSCODER(tran, _PIPEA_LINK_M1, _PIPEB_LINK_M1)
3583 #define PIPE_LINK_N1(tran) _TRANSCODER(tran, _PIPEA_LINK_N1, _PIPEB_LINK_N1)
3584 #define PIPE_LINK_M2(tran) _TRANSCODER(tran, _PIPEA_LINK_M2, _PIPEB_LINK_M2)
3585 #define PIPE_LINK_N2(tran) _TRANSCODER(tran, _PIPEA_LINK_N2, _PIPEB_LINK_N2)
3586
3587 /* CPU panel fitter */
3588 /* IVB+ has 3 fitters, 0 is 7x5 capable, the other two only 3x3 */
3589 #define _PFA_CTL_1               0x68080
3590 #define _PFB_CTL_1               0x68880
3591 #define  PF_ENABLE              (1<<31)
3592 #define  PF_PIPE_SEL_MASK_IVB   (3<<29)
3593 #define  PF_PIPE_SEL_IVB(pipe)  ((pipe)<<29)
3594 #define  PF_FILTER_MASK         (3<<23)
3595 #define  PF_FILTER_PROGRAMMED   (0<<23)
3596 #define  PF_FILTER_MED_3x3      (1<<23)
3597 #define  PF_FILTER_EDGE_ENHANCE (2<<23)
3598 #define  PF_FILTER_EDGE_SOFTEN  (3<<23)
3599 #define _PFA_WIN_SZ             0x68074
3600 #define _PFB_WIN_SZ             0x68874
3601 #define _PFA_WIN_POS            0x68070
3602 #define _PFB_WIN_POS            0x68870
3603 #define _PFA_VSCALE             0x68084
3604 #define _PFB_VSCALE             0x68884
3605 #define _PFA_HSCALE             0x68090
3606 #define _PFB_HSCALE             0x68890
3607
3608 #define PF_CTL(pipe)            _PIPE(pipe, _PFA_CTL_1, _PFB_CTL_1)
3609 #define PF_WIN_SZ(pipe)         _PIPE(pipe, _PFA_WIN_SZ, _PFB_WIN_SZ)
3610 #define PF_WIN_POS(pipe)        _PIPE(pipe, _PFA_WIN_POS, _PFB_WIN_POS)
3611 #define PF_VSCALE(pipe)         _PIPE(pipe, _PFA_VSCALE, _PFB_VSCALE)
3612 #define PF_HSCALE(pipe)         _PIPE(pipe, _PFA_HSCALE, _PFB_HSCALE)
3613
3614 /* legacy palette */
3615 #define _LGC_PALETTE_A           0x4a000
3616 #define _LGC_PALETTE_B           0x4a800
3617 #define LGC_PALETTE(pipe) _PIPE(pipe, _LGC_PALETTE_A, _LGC_PALETTE_B)
3618
3619 /* interrupts */
3620 #define DE_MASTER_IRQ_CONTROL   (1 << 31)
3621 #define DE_SPRITEB_FLIP_DONE    (1 << 29)
3622 #define DE_SPRITEA_FLIP_DONE    (1 << 28)
3623 #define DE_PLANEB_FLIP_DONE     (1 << 27)
3624 #define DE_PLANEA_FLIP_DONE     (1 << 26)
3625 #define DE_PCU_EVENT            (1 << 25)
3626 #define DE_GTT_FAULT            (1 << 24)
3627 #define DE_POISON               (1 << 23)
3628 #define DE_PERFORM_COUNTER      (1 << 22)
3629 #define DE_PCH_EVENT            (1 << 21)
3630 #define DE_AUX_CHANNEL_A        (1 << 20)
3631 #define DE_DP_A_HOTPLUG         (1 << 19)
3632 #define DE_GSE                  (1 << 18)
3633 #define DE_PIPEB_VBLANK         (1 << 15)
3634 #define DE_PIPEB_EVEN_FIELD     (1 << 14)
3635 #define DE_PIPEB_ODD_FIELD      (1 << 13)
3636 #define DE_PIPEB_LINE_COMPARE   (1 << 12)
3637 #define DE_PIPEB_VSYNC          (1 << 11)
3638 #define DE_PIPEB_FIFO_UNDERRUN  (1 << 8)
3639 #define DE_PIPEA_VBLANK         (1 << 7)
3640 #define DE_PIPEA_EVEN_FIELD     (1 << 6)
3641 #define DE_PIPEA_ODD_FIELD      (1 << 5)
3642 #define DE_PIPEA_LINE_COMPARE   (1 << 4)
3643 #define DE_PIPEA_VSYNC          (1 << 3)
3644 #define DE_PIPEA_FIFO_UNDERRUN  (1 << 0)
3645
3646 /* More Ivybridge lolz */
3647 #define DE_ERR_INT_IVB                  (1<<30)
3648 #define DE_GSE_IVB                      (1<<29)
3649 #define DE_PCH_EVENT_IVB                (1<<28)
3650 #define DE_DP_A_HOTPLUG_IVB             (1<<27)
3651 #define DE_AUX_CHANNEL_A_IVB            (1<<26)
3652 #define DE_SPRITEC_FLIP_DONE_IVB        (1<<14)
3653 #define DE_PLANEC_FLIP_DONE_IVB         (1<<13)
3654 #define DE_PIPEC_VBLANK_IVB             (1<<10)
3655 #define DE_SPRITEB_FLIP_DONE_IVB        (1<<9)
3656 #define DE_PLANEB_FLIP_DONE_IVB         (1<<8)
3657 #define DE_PIPEB_VBLANK_IVB             (1<<5)
3658 #define DE_SPRITEA_FLIP_DONE_IVB        (1<<4)
3659 #define DE_PLANEA_FLIP_DONE_IVB         (1<<3)
3660 #define DE_PIPEA_VBLANK_IVB             (1<<0)
3661
3662 #define VLV_MASTER_IER                  0x4400c /* Gunit master IER */
3663 #define   MASTER_INTERRUPT_ENABLE       (1<<31)
3664
3665 #define DEISR   0x44000
3666 #define DEIMR   0x44004
3667 #define DEIIR   0x44008
3668 #define DEIER   0x4400c
3669
3670 /* GT interrupt.
3671  * Note that for gen6+ the ring-specific interrupt bits do alias with the
3672  * corresponding bits in the per-ring interrupt control registers. */
3673 #define GT_GEN6_BLT_FLUSHDW_NOTIFY_INTERRUPT    (1 << 26)
3674 #define GT_GEN6_BLT_CS_ERROR_INTERRUPT          (1 << 25)
3675 #define GT_GEN6_BLT_USER_INTERRUPT              (1 << 22)
3676 #define GT_GEN6_BSD_CS_ERROR_INTERRUPT          (1 << 15)
3677 #define GT_GEN6_BSD_USER_INTERRUPT              (1 << 12)
3678 #define GT_BSD_USER_INTERRUPT                   (1 << 5) /* ilk only */
3679 #define GT_GEN7_L3_PARITY_ERROR_INTERRUPT       (1 << 5)
3680 #define GT_PIPE_NOTIFY                          (1 << 4)
3681 #define GT_RENDER_CS_ERROR_INTERRUPT            (1 << 3)
3682 #define GT_SYNC_STATUS                          (1 << 2)
3683 #define GT_USER_INTERRUPT                       (1 << 0)
3684
3685 #define GTISR   0x44010
3686 #define GTIMR   0x44014
3687 #define GTIIR   0x44018
3688 #define GTIER   0x4401c
3689
3690 #define ILK_DISPLAY_CHICKEN2    0x42004
3691 /* Required on all Ironlake and Sandybridge according to the B-Spec. */
3692 #define  ILK_ELPIN_409_SELECT   (1 << 25)
3693 #define  ILK_DPARB_GATE (1<<22)
3694 #define  ILK_VSDPFD_FULL        (1<<21)
3695 #define ILK_DISPLAY_CHICKEN_FUSES       0x42014
3696 #define  ILK_INTERNAL_GRAPHICS_DISABLE  (1<<31)
3697 #define  ILK_INTERNAL_DISPLAY_DISABLE   (1<<30)
3698 #define  ILK_DISPLAY_DEBUG_DISABLE      (1<<29)
3699 #define  ILK_HDCP_DISABLE               (1<<25)
3700 #define  ILK_eDP_A_DISABLE              (1<<24)
3701 #define  ILK_DESKTOP                    (1<<23)
3702
3703 #define ILK_DSPCLK_GATE_D                       0x42020
3704 #define   ILK_VRHUNIT_CLOCK_GATE_DISABLE        (1 << 28)
3705 #define   ILK_DPFCUNIT_CLOCK_GATE_DISABLE       (1 << 9)
3706 #define   ILK_DPFCRUNIT_CLOCK_GATE_DISABLE      (1 << 8)
3707 #define   ILK_DPFDUNIT_CLOCK_GATE_ENABLE        (1 << 7)
3708 #define   ILK_DPARBUNIT_CLOCK_GATE_ENABLE       (1 << 5)
3709
3710 #define IVB_CHICKEN3    0x4200c
3711 # define CHICKEN3_DGMG_REQ_OUT_FIX_DISABLE      (1 << 5)
3712 # define CHICKEN3_DGMG_DONE_FIX_DISABLE         (1 << 2)
3713
3714 #define DISP_ARB_CTL    0x45000
3715 #define  DISP_TILE_SURFACE_SWIZZLING    (1<<13)
3716 #define  DISP_FBC_WM_DIS                (1<<15)
3717 #define GEN7_MSG_CTL    0x45010
3718 #define  WAIT_FOR_PCH_RESET_ACK         (1<<1)
3719 #define  WAIT_FOR_PCH_FLR_ACK           (1<<0)
3720
3721 /* GEN7 chicken */
3722 #define GEN7_COMMON_SLICE_CHICKEN1              0x7010
3723 # define GEN7_CSC1_RHWO_OPT_DISABLE_IN_RCC      ((1<<10) | (1<<26))
3724
3725 #define GEN7_L3CNTLREG1                         0xB01C
3726 #define  GEN7_WA_FOR_GEN7_L3_CONTROL                    0x3C4FFF8C
3727 #define  GEN7_L3AGDIS                           (1<<19)
3728
3729 #define GEN7_L3_CHICKEN_MODE_REGISTER           0xB030
3730 #define  GEN7_WA_L3_CHICKEN_MODE                                0x20000000
3731
3732 #define GEN7_L3SQCREG4                          0xb034
3733 #define  L3SQ_URB_READ_CAM_MATCH_DISABLE        (1<<27)
3734
3735 /* WaCatErrorRejectionIssue */
3736 #define GEN7_SQ_CHICKEN_MBCUNIT_CONFIG          0x9030
3737 #define  GEN7_SQ_CHICKEN_MBCUNIT_SQINTMOB       (1<<11)
3738
3739 #define HSW_FUSE_STRAP          0x42014
3740 #define  HSW_CDCLK_LIMIT        (1 << 24)
3741
3742 /* PCH */
3743
3744 /* south display engine interrupt: IBX */
3745 #define SDE_AUDIO_POWER_D       (1 << 27)
3746 #define SDE_AUDIO_POWER_C       (1 << 26)
3747 #define SDE_AUDIO_POWER_B       (1 << 25)
3748 #define SDE_AUDIO_POWER_SHIFT   (25)
3749 #define SDE_AUDIO_POWER_MASK    (7 << SDE_AUDIO_POWER_SHIFT)
3750 #define SDE_GMBUS               (1 << 24)
3751 #define SDE_AUDIO_HDCP_TRANSB   (1 << 23)
3752 #define SDE_AUDIO_HDCP_TRANSA   (1 << 22)
3753 #define SDE_AUDIO_HDCP_MASK     (3 << 22)
3754 #define SDE_AUDIO_TRANSB        (1 << 21)
3755 #define SDE_AUDIO_TRANSA        (1 << 20)
3756 #define SDE_AUDIO_TRANS_MASK    (3 << 20)
3757 #define SDE_POISON              (1 << 19)
3758 /* 18 reserved */
3759 #define SDE_FDI_RXB             (1 << 17)
3760 #define SDE_FDI_RXA             (1 << 16)
3761 #define SDE_FDI_MASK            (3 << 16)
3762 #define SDE_AUXD                (1 << 15)
3763 #define SDE_AUXC                (1 << 14)
3764 #define SDE_AUXB                (1 << 13)
3765 #define SDE_AUX_MASK            (7 << 13)
3766 /* 12 reserved */
3767 #define SDE_CRT_HOTPLUG         (1 << 11)
3768 #define SDE_PORTD_HOTPLUG       (1 << 10)
3769 #define SDE_PORTC_HOTPLUG       (1 << 9)
3770 #define SDE_PORTB_HOTPLUG       (1 << 8)
3771 #define SDE_SDVOB_HOTPLUG       (1 << 6)
3772 #define SDE_HOTPLUG_MASK        (SDE_CRT_HOTPLUG | \
3773                                  SDE_SDVOB_HOTPLUG |    \
3774                                  SDE_PORTB_HOTPLUG |    \
3775                                  SDE_PORTC_HOTPLUG |    \
3776                                  SDE_PORTD_HOTPLUG)
3777 #define SDE_TRANSB_CRC_DONE     (1 << 5)
3778 #define SDE_TRANSB_CRC_ERR      (1 << 4)
3779 #define SDE_TRANSB_FIFO_UNDER   (1 << 3)
3780 #define SDE_TRANSA_CRC_DONE     (1 << 2)
3781 #define SDE_TRANSA_CRC_ERR      (1 << 1)
3782 #define SDE_TRANSA_FIFO_UNDER   (1 << 0)
3783 #define SDE_TRANS_MASK          (0x3f)
3784
3785 /* south display engine interrupt: CPT/PPT */
3786 #define SDE_AUDIO_POWER_D_CPT   (1 << 31)
3787 #define SDE_AUDIO_POWER_C_CPT   (1 << 30)
3788 #define SDE_AUDIO_POWER_B_CPT   (1 << 29)
3789 #define SDE_AUDIO_POWER_SHIFT_CPT   29
3790 #define SDE_AUDIO_POWER_MASK_CPT    (7 << 29)
3791 #define SDE_AUXD_CPT            (1 << 27)
3792 #define SDE_AUXC_CPT            (1 << 26)
3793 #define SDE_AUXB_CPT            (1 << 25)
3794 #define SDE_AUX_MASK_CPT        (7 << 25)
3795 #define SDE_PORTD_HOTPLUG_CPT   (1 << 23)
3796 #define SDE_PORTC_HOTPLUG_CPT   (1 << 22)
3797 #define SDE_PORTB_HOTPLUG_CPT   (1 << 21)
3798 #define SDE_CRT_HOTPLUG_CPT     (1 << 19)
3799 #define SDE_SDVOB_HOTPLUG_CPT   (1 << 18)
3800 #define SDE_HOTPLUG_MASK_CPT    (SDE_CRT_HOTPLUG_CPT |          \
3801                                  SDE_SDVOB_HOTPLUG_CPT |        \
3802                                  SDE_PORTD_HOTPLUG_CPT |        \
3803                                  SDE_PORTC_HOTPLUG_CPT |        \
3804                                  SDE_PORTB_HOTPLUG_CPT)
3805 #define SDE_GMBUS_CPT           (1 << 17)
3806 #define SDE_ERROR_CPT           (1 << 16)
3807 #define SDE_AUDIO_CP_REQ_C_CPT  (1 << 10)
3808 #define SDE_AUDIO_CP_CHG_C_CPT  (1 << 9)
3809 #define SDE_FDI_RXC_CPT         (1 << 8)
3810 #define SDE_AUDIO_CP_REQ_B_CPT  (1 << 6)
3811 #define SDE_AUDIO_CP_CHG_B_CPT  (1 << 5)
3812 #define SDE_FDI_RXB_CPT         (1 << 4)
3813 #define SDE_AUDIO_CP_REQ_A_CPT  (1 << 2)
3814 #define SDE_AUDIO_CP_CHG_A_CPT  (1 << 1)
3815 #define SDE_FDI_RXA_CPT         (1 << 0)
3816 #define SDE_AUDIO_CP_REQ_CPT    (SDE_AUDIO_CP_REQ_C_CPT | \
3817                                  SDE_AUDIO_CP_REQ_B_CPT | \
3818                                  SDE_AUDIO_CP_REQ_A_CPT)
3819 #define SDE_AUDIO_CP_CHG_CPT    (SDE_AUDIO_CP_CHG_C_CPT | \
3820                                  SDE_AUDIO_CP_CHG_B_CPT | \
3821                                  SDE_AUDIO_CP_CHG_A_CPT)
3822 #define SDE_FDI_MASK_CPT        (SDE_FDI_RXC_CPT | \
3823                                  SDE_FDI_RXB_CPT | \
3824                                  SDE_FDI_RXA_CPT)
3825
3826 #define SDEISR  0xc4000
3827 #define SDEIMR  0xc4004
3828 #define SDEIIR  0xc4008
3829 #define SDEIER  0xc400c
3830
3831 #define SERR_INT                        0xc4040
3832 #define  SERR_INT_POISON                (1<<31)
3833 #define  SERR_INT_TRANS_C_FIFO_UNDERRUN (1<<6)
3834 #define  SERR_INT_TRANS_B_FIFO_UNDERRUN (1<<3)
3835 #define  SERR_INT_TRANS_A_FIFO_UNDERRUN (1<<0)
3836
3837 /* digital port hotplug */
3838 #define PCH_PORT_HOTPLUG        0xc4030         /* SHOTPLUG_CTL */
3839 #define PORTD_HOTPLUG_ENABLE            (1 << 20)
3840 #define PORTD_PULSE_DURATION_2ms        (0)
3841 #define PORTD_PULSE_DURATION_4_5ms      (1 << 18)
3842 #define PORTD_PULSE_DURATION_6ms        (2 << 18)
3843 #define PORTD_PULSE_DURATION_100ms      (3 << 18)
3844 #define PORTD_PULSE_DURATION_MASK       (3 << 18)
3845 #define PORTD_HOTPLUG_STATUS_MASK       (0x3 << 16)
3846 #define  PORTD_HOTPLUG_NO_DETECT        (0 << 16)
3847 #define  PORTD_HOTPLUG_SHORT_DETECT     (1 << 16)
3848 #define  PORTD_HOTPLUG_LONG_DETECT      (2 << 16)
3849 #define PORTC_HOTPLUG_ENABLE            (1 << 12)
3850 #define PORTC_PULSE_DURATION_2ms        (0)
3851 #define PORTC_PULSE_DURATION_4_5ms      (1 << 10)
3852 #define PORTC_PULSE_DURATION_6ms        (2 << 10)
3853 #define PORTC_PULSE_DURATION_100ms      (3 << 10)
3854 #define PORTC_PULSE_DURATION_MASK       (3 << 10)
3855 #define PORTC_HOTPLUG_STATUS_MASK       (0x3 << 8)
3856 #define  PORTC_HOTPLUG_NO_DETECT        (0 << 8)
3857 #define  PORTC_HOTPLUG_SHORT_DETECT     (1 << 8)
3858 #define  PORTC_HOTPLUG_LONG_DETECT      (2 << 8)
3859 #define PORTB_HOTPLUG_ENABLE            (1 << 4)
3860 #define PORTB_PULSE_DURATION_2ms        (0)
3861 #define PORTB_PULSE_DURATION_4_5ms      (1 << 2)
3862 #define PORTB_PULSE_DURATION_6ms        (2 << 2)
3863 #define PORTB_PULSE_DURATION_100ms      (3 << 2)
3864 #define PORTB_PULSE_DURATION_MASK       (3 << 2)
3865 #define PORTB_HOTPLUG_STATUS_MASK       (0x3 << 0)
3866 #define  PORTB_HOTPLUG_NO_DETECT        (0 << 0)
3867 #define  PORTB_HOTPLUG_SHORT_DETECT     (1 << 0)
3868 #define  PORTB_HOTPLUG_LONG_DETECT      (2 << 0)
3869
3870 #define PCH_GPIOA               0xc5010
3871 #define PCH_GPIOB               0xc5014
3872 #define PCH_GPIOC               0xc5018
3873 #define PCH_GPIOD               0xc501c
3874 #define PCH_GPIOE               0xc5020
3875 #define PCH_GPIOF               0xc5024
3876
3877 #define PCH_GMBUS0              0xc5100
3878 #define PCH_GMBUS1              0xc5104
3879 #define PCH_GMBUS2              0xc5108
3880 #define PCH_GMBUS3              0xc510c
3881 #define PCH_GMBUS4              0xc5110
3882 #define PCH_GMBUS5              0xc5120
3883
3884 #define _PCH_DPLL_A              0xc6014
3885 #define _PCH_DPLL_B              0xc6018
3886 #define _PCH_DPLL(pll) (pll == 0 ? _PCH_DPLL_A : _PCH_DPLL_B)
3887
3888 #define _PCH_FPA0                0xc6040
3889 #define  FP_CB_TUNE             (0x3<<22)
3890 #define _PCH_FPA1                0xc6044
3891 #define _PCH_FPB0                0xc6048
3892 #define _PCH_FPB1                0xc604c
3893 #define _PCH_FP0(pll) (pll == 0 ? _PCH_FPA0 : _PCH_FPB0)
3894 #define _PCH_FP1(pll) (pll == 0 ? _PCH_FPA1 : _PCH_FPB1)
3895
3896 #define PCH_DPLL_TEST           0xc606c
3897
3898 #define PCH_DREF_CONTROL        0xC6200
3899 #define  DREF_CONTROL_MASK      0x7fc3
3900 #define  DREF_CPU_SOURCE_OUTPUT_DISABLE         (0<<13)
3901 #define  DREF_CPU_SOURCE_OUTPUT_DOWNSPREAD      (2<<13)
3902 #define  DREF_CPU_SOURCE_OUTPUT_NONSPREAD       (3<<13)
3903 #define  DREF_CPU_SOURCE_OUTPUT_MASK            (3<<13)
3904 #define  DREF_SSC_SOURCE_DISABLE                (0<<11)
3905 #define  DREF_SSC_SOURCE_ENABLE                 (2<<11)
3906 #define  DREF_SSC_SOURCE_MASK                   (3<<11)
3907 #define  DREF_NONSPREAD_SOURCE_DISABLE          (0<<9)
3908 #define  DREF_NONSPREAD_CK505_ENABLE            (1<<9)
3909 #define  DREF_NONSPREAD_SOURCE_ENABLE           (2<<9)
3910 #define  DREF_NONSPREAD_SOURCE_MASK             (3<<9)
3911 #define  DREF_SUPERSPREAD_SOURCE_DISABLE        (0<<7)
3912 #define  DREF_SUPERSPREAD_SOURCE_ENABLE         (2<<7)
3913 #define  DREF_SUPERSPREAD_SOURCE_MASK           (3<<7)
3914 #define  DREF_SSC4_DOWNSPREAD                   (0<<6)
3915 #define  DREF_SSC4_CENTERSPREAD                 (1<<6)
3916 #define  DREF_SSC1_DISABLE                      (0<<1)
3917 #define  DREF_SSC1_ENABLE                       (1<<1)
3918 #define  DREF_SSC4_DISABLE                      (0)
3919 #define  DREF_SSC4_ENABLE                       (1)
3920
3921 #define PCH_RAWCLK_FREQ         0xc6204
3922 #define  FDL_TP1_TIMER_SHIFT    12
3923 #define  FDL_TP1_TIMER_MASK     (3<<12)
3924 #define  FDL_TP2_TIMER_SHIFT    10
3925 #define  FDL_TP2_TIMER_MASK     (3<<10)
3926 #define  RAWCLK_FREQ_MASK       0x3ff
3927
3928 #define PCH_DPLL_TMR_CFG        0xc6208
3929
3930 #define PCH_SSC4_PARMS          0xc6210
3931 #define PCH_SSC4_AUX_PARMS      0xc6214
3932
3933 #define PCH_DPLL_SEL            0xc7000
3934 #define  TRANSA_DPLL_ENABLE     (1<<3)
3935 #define  TRANSA_DPLLB_SEL       (1<<0)
3936 #define  TRANSA_DPLLA_SEL       0
3937 #define  TRANSB_DPLL_ENABLE     (1<<7)
3938 #define  TRANSB_DPLLB_SEL       (1<<4)
3939 #define  TRANSB_DPLLA_SEL       (0)
3940 #define  TRANSC_DPLL_ENABLE     (1<<11)
3941 #define  TRANSC_DPLLB_SEL       (1<<8)
3942 #define  TRANSC_DPLLA_SEL       (0)
3943
3944 /* transcoder */
3945
3946 #define _PCH_TRANS_HTOTAL_A             0xe0000
3947 #define  TRANS_HTOTAL_SHIFT             16
3948 #define  TRANS_HACTIVE_SHIFT            0
3949 #define _PCH_TRANS_HBLANK_A             0xe0004
3950 #define  TRANS_HBLANK_END_SHIFT         16
3951 #define  TRANS_HBLANK_START_SHIFT       0
3952 #define _PCH_TRANS_HSYNC_A              0xe0008
3953 #define  TRANS_HSYNC_END_SHIFT          16
3954 #define  TRANS_HSYNC_START_SHIFT        0
3955 #define _PCH_TRANS_VTOTAL_A             0xe000c
3956 #define  TRANS_VTOTAL_SHIFT             16
3957 #define  TRANS_VACTIVE_SHIFT            0
3958 #define _PCH_TRANS_VBLANK_A             0xe0010
3959 #define  TRANS_VBLANK_END_SHIFT         16
3960 #define  TRANS_VBLANK_START_SHIFT       0
3961 #define _PCH_TRANS_VSYNC_A              0xe0014
3962 #define  TRANS_VSYNC_END_SHIFT          16
3963 #define  TRANS_VSYNC_START_SHIFT        0
3964 #define _PCH_TRANS_VSYNCSHIFT_A         0xe0028
3965
3966 #define _PCH_TRANSA_DATA_M1     0xe0030
3967 #define _PCH_TRANSA_DATA_N1     0xe0034
3968 #define _PCH_TRANSA_DATA_M2     0xe0038
3969 #define _PCH_TRANSA_DATA_N2     0xe003c
3970 #define _PCH_TRANSA_LINK_M1     0xe0040
3971 #define _PCH_TRANSA_LINK_N1     0xe0044
3972 #define _PCH_TRANSA_LINK_M2     0xe0048
3973 #define _PCH_TRANSA_LINK_N2     0xe004c
3974
3975 /* Per-transcoder DIP controls */
3976
3977 #define _VIDEO_DIP_CTL_A         0xe0200
3978 #define _VIDEO_DIP_DATA_A        0xe0208
3979 #define _VIDEO_DIP_GCP_A         0xe0210
3980
3981 #define _VIDEO_DIP_CTL_B         0xe1200
3982 #define _VIDEO_DIP_DATA_B        0xe1208
3983 #define _VIDEO_DIP_GCP_B         0xe1210
3984
3985 #define TVIDEO_DIP_CTL(pipe) _PIPE(pipe, _VIDEO_DIP_CTL_A, _VIDEO_DIP_CTL_B)
3986 #define TVIDEO_DIP_DATA(pipe) _PIPE(pipe, _VIDEO_DIP_DATA_A, _VIDEO_DIP_DATA_B)
3987 #define TVIDEO_DIP_GCP(pipe) _PIPE(pipe, _VIDEO_DIP_GCP_A, _VIDEO_DIP_GCP_B)
3988
3989 #define VLV_VIDEO_DIP_CTL_A             (VLV_DISPLAY_BASE + 0x60200)
3990 #define VLV_VIDEO_DIP_DATA_A            (VLV_DISPLAY_BASE + 0x60208)
3991 #define VLV_VIDEO_DIP_GDCP_PAYLOAD_A    (VLV_DISPLAY_BASE + 0x60210)
3992
3993 #define VLV_VIDEO_DIP_CTL_B             (VLV_DISPLAY_BASE + 0x61170)
3994 #define VLV_VIDEO_DIP_DATA_B            (VLV_DISPLAY_BASE + 0x61174)
3995 #define VLV_VIDEO_DIP_GDCP_PAYLOAD_B    (VLV_DISPLAY_BASE + 0x61178)
3996
3997 #define VLV_TVIDEO_DIP_CTL(pipe) \
3998          _PIPE(pipe, VLV_VIDEO_DIP_CTL_A, VLV_VIDEO_DIP_CTL_B)
3999 #define VLV_TVIDEO_DIP_DATA(pipe) \
4000          _PIPE(pipe, VLV_VIDEO_DIP_DATA_A, VLV_VIDEO_DIP_DATA_B)
4001 #define VLV_TVIDEO_DIP_GCP(pipe) \
4002         _PIPE(pipe, VLV_VIDEO_DIP_GDCP_PAYLOAD_A, VLV_VIDEO_DIP_GDCP_PAYLOAD_B)
4003
4004 /* Haswell DIP controls */
4005 #define HSW_VIDEO_DIP_CTL_A             0x60200
4006 #define HSW_VIDEO_DIP_AVI_DATA_A        0x60220
4007 #define HSW_VIDEO_DIP_VS_DATA_A         0x60260
4008 #define HSW_VIDEO_DIP_SPD_DATA_A        0x602A0
4009 #define HSW_VIDEO_DIP_GMP_DATA_A        0x602E0
4010 #define HSW_VIDEO_DIP_VSC_DATA_A        0x60320
4011 #define HSW_VIDEO_DIP_AVI_ECC_A         0x60240
4012 #define HSW_VIDEO_DIP_VS_ECC_A          0x60280
4013 #define HSW_VIDEO_DIP_SPD_ECC_A         0x602C0
4014 #define HSW_VIDEO_DIP_GMP_ECC_A         0x60300
4015 #define HSW_VIDEO_DIP_VSC_ECC_A         0x60344
4016 #define HSW_VIDEO_DIP_GCP_A             0x60210
4017
4018 #define HSW_VIDEO_DIP_CTL_B             0x61200
4019 #define HSW_VIDEO_DIP_AVI_DATA_B        0x61220
4020 #define HSW_VIDEO_DIP_VS_DATA_B         0x61260
4021 #define HSW_VIDEO_DIP_SPD_DATA_B        0x612A0
4022 #define HSW_VIDEO_DIP_GMP_DATA_B        0x612E0
4023 #define HSW_VIDEO_DIP_VSC_DATA_B        0x61320
4024 #define HSW_VIDEO_DIP_BVI_ECC_B         0x61240
4025 #define HSW_VIDEO_DIP_VS_ECC_B          0x61280
4026 #define HSW_VIDEO_DIP_SPD_ECC_B         0x612C0
4027 #define HSW_VIDEO_DIP_GMP_ECC_B         0x61300
4028 #define HSW_VIDEO_DIP_VSC_ECC_B         0x61344
4029 #define HSW_VIDEO_DIP_GCP_B             0x61210
4030
4031 #define HSW_TVIDEO_DIP_CTL(trans) \
4032          _TRANSCODER(trans, HSW_VIDEO_DIP_CTL_A, HSW_VIDEO_DIP_CTL_B)
4033 #define HSW_TVIDEO_DIP_AVI_DATA(trans) \
4034          _TRANSCODER(trans, HSW_VIDEO_DIP_AVI_DATA_A, HSW_VIDEO_DIP_AVI_DATA_B)
4035 #define HSW_TVIDEO_DIP_SPD_DATA(trans) \
4036          _TRANSCODER(trans, HSW_VIDEO_DIP_SPD_DATA_A, HSW_VIDEO_DIP_SPD_DATA_B)
4037 #define HSW_TVIDEO_DIP_GCP(trans) \
4038         _TRANSCODER(trans, HSW_VIDEO_DIP_GCP_A, HSW_VIDEO_DIP_GCP_B)
4039 #define HSW_TVIDEO_DIP_VSC_DATA(trans) \
4040          _TRANSCODER(trans, HSW_VIDEO_DIP_VSC_DATA_A, HSW_VIDEO_DIP_VSC_DATA_B)
4041
4042 #define _PCH_TRANS_HTOTAL_B          0xe1000
4043 #define _PCH_TRANS_HBLANK_B          0xe1004
4044 #define _PCH_TRANS_HSYNC_B           0xe1008
4045 #define _PCH_TRANS_VTOTAL_B          0xe100c
4046 #define _PCH_TRANS_VBLANK_B          0xe1010
4047 #define _PCH_TRANS_VSYNC_B           0xe1014
4048 #define _PCH_TRANS_VSYNCSHIFT_B  0xe1028
4049
4050 #define PCH_TRANS_HTOTAL(pipe) _PIPE(pipe, _PCH_TRANS_HTOTAL_A, _PCH_TRANS_HTOTAL_B)
4051 #define PCH_TRANS_HBLANK(pipe) _PIPE(pipe, _PCH_TRANS_HBLANK_A, _PCH_TRANS_HBLANK_B)
4052 #define PCH_TRANS_HSYNC(pipe) _PIPE(pipe, _PCH_TRANS_HSYNC_A, _PCH_TRANS_HSYNC_B)
4053 #define PCH_TRANS_VTOTAL(pipe) _PIPE(pipe, _PCH_TRANS_VTOTAL_A, _PCH_TRANS_VTOTAL_B)
4054 #define PCH_TRANS_VBLANK(pipe) _PIPE(pipe, _PCH_TRANS_VBLANK_A, _PCH_TRANS_VBLANK_B)
4055 #define PCH_TRANS_VSYNC(pipe) _PIPE(pipe, _PCH_TRANS_VSYNC_A, _PCH_TRANS_VSYNC_B)
4056 #define PCH_TRANS_VSYNCSHIFT(pipe) _PIPE(pipe, _PCH_TRANS_VSYNCSHIFT_A, \
4057                                          _PCH_TRANS_VSYNCSHIFT_B)
4058
4059 #define _PCH_TRANSB_DATA_M1     0xe1030
4060 #define _PCH_TRANSB_DATA_N1     0xe1034
4061 #define _PCH_TRANSB_DATA_M2     0xe1038
4062 #define _PCH_TRANSB_DATA_N2     0xe103c
4063 #define _PCH_TRANSB_LINK_M1     0xe1040
4064 #define _PCH_TRANSB_LINK_N1     0xe1044
4065 #define _PCH_TRANSB_LINK_M2     0xe1048
4066 #define _PCH_TRANSB_LINK_N2     0xe104c
4067
4068 #define PCH_TRANS_DATA_M1(pipe) _PIPE(pipe, _PCH_TRANSA_DATA_M1, _PCH_TRANSB_DATA_M1)
4069 #define PCH_TRANS_DATA_N1(pipe) _PIPE(pipe, _PCH_TRANSA_DATA_N1, _PCH_TRANSB_DATA_N1)
4070 #define PCH_TRANS_DATA_M2(pipe) _PIPE(pipe, _PCH_TRANSA_DATA_M2, _PCH_TRANSB_DATA_M2)
4071 #define PCH_TRANS_DATA_N2(pipe) _PIPE(pipe, _PCH_TRANSA_DATA_N2, _PCH_TRANSB_DATA_N2)
4072 #define PCH_TRANS_LINK_M1(pipe) _PIPE(pipe, _PCH_TRANSA_LINK_M1, _PCH_TRANSB_LINK_M1)
4073 #define PCH_TRANS_LINK_N1(pipe) _PIPE(pipe, _PCH_TRANSA_LINK_N1, _PCH_TRANSB_LINK_N1)
4074 #define PCH_TRANS_LINK_M2(pipe) _PIPE(pipe, _PCH_TRANSA_LINK_M2, _PCH_TRANSB_LINK_M2)
4075 #define PCH_TRANS_LINK_N2(pipe) _PIPE(pipe, _PCH_TRANSA_LINK_N2, _PCH_TRANSB_LINK_N2)
4076
4077 #define _PCH_TRANSACONF              0xf0008
4078 #define _PCH_TRANSBCONF              0xf1008
4079 #define PCH_TRANSCONF(pipe) _PIPE(pipe, _PCH_TRANSACONF, _PCH_TRANSBCONF)
4080 #define LPT_TRANSCONF           _PCH_TRANSACONF /* lpt has only one transcoder */
4081 #define  TRANS_DISABLE          (0<<31)
4082 #define  TRANS_ENABLE           (1<<31)
4083 #define  TRANS_STATE_MASK       (1<<30)
4084 #define  TRANS_STATE_DISABLE    (0<<30)
4085 #define  TRANS_STATE_ENABLE     (1<<30)
4086 #define  TRANS_FSYNC_DELAY_HB1  (0<<27)
4087 #define  TRANS_FSYNC_DELAY_HB2  (1<<27)
4088 #define  TRANS_FSYNC_DELAY_HB3  (2<<27)
4089 #define  TRANS_FSYNC_DELAY_HB4  (3<<27)
4090 #define  TRANS_INTERLACE_MASK   (7<<21)
4091 #define  TRANS_PROGRESSIVE      (0<<21)
4092 #define  TRANS_INTERLACED       (3<<21)
4093 #define  TRANS_LEGACY_INTERLACED_ILK (2<<21)
4094 #define  TRANS_8BPC             (0<<5)
4095 #define  TRANS_10BPC            (1<<5)
4096 #define  TRANS_6BPC             (2<<5)
4097 #define  TRANS_12BPC            (3<<5)
4098
4099 #define _TRANSA_CHICKEN1         0xf0060
4100 #define _TRANSB_CHICKEN1         0xf1060
4101 #define TRANS_CHICKEN1(pipe) _PIPE(pipe, _TRANSA_CHICKEN1, _TRANSB_CHICKEN1)
4102 #define  TRANS_CHICKEN1_DP0UNIT_GC_DISABLE      (1<<4)
4103 #define _TRANSA_CHICKEN2         0xf0064
4104 #define _TRANSB_CHICKEN2         0xf1064
4105 #define TRANS_CHICKEN2(pipe) _PIPE(pipe, _TRANSA_CHICKEN2, _TRANSB_CHICKEN2)
4106 #define  TRANS_CHICKEN2_TIMING_OVERRIDE                 (1<<31)
4107 #define  TRANS_CHICKEN2_FDI_POLARITY_REVERSED           (1<<29)
4108 #define  TRANS_CHICKEN2_FRAME_START_DELAY_MASK          (3<<27)
4109 #define  TRANS_CHICKEN2_DISABLE_DEEP_COLOR_COUNTER      (1<<26)
4110 #define  TRANS_CHICKEN2_DISABLE_DEEP_COLOR_MODESWITCH   (1<<25)
4111
4112 #define SOUTH_CHICKEN1          0xc2000
4113 #define  FDIA_PHASE_SYNC_SHIFT_OVR      19
4114 #define  FDIA_PHASE_SYNC_SHIFT_EN       18
4115 #define  FDI_PHASE_SYNC_OVR(pipe) (1<<(FDIA_PHASE_SYNC_SHIFT_OVR - ((pipe) * 2)))
4116 #define  FDI_PHASE_SYNC_EN(pipe) (1<<(FDIA_PHASE_SYNC_SHIFT_EN - ((pipe) * 2)))
4117 #define  FDI_BC_BIFURCATION_SELECT      (1 << 12)
4118 #define SOUTH_CHICKEN2          0xc2004
4119 #define  FDI_MPHY_IOSFSB_RESET_STATUS   (1<<13)
4120 #define  FDI_MPHY_IOSFSB_RESET_CTL      (1<<12)
4121 #define  DPLS_EDP_PPS_FIX_DIS           (1<<0)
4122
4123 #define _FDI_RXA_CHICKEN         0xc200c
4124 #define _FDI_RXB_CHICKEN         0xc2010
4125 #define  FDI_RX_PHASE_SYNC_POINTER_OVR  (1<<1)
4126 #define  FDI_RX_PHASE_SYNC_POINTER_EN   (1<<0)
4127 #define FDI_RX_CHICKEN(pipe) _PIPE(pipe, _FDI_RXA_CHICKEN, _FDI_RXB_CHICKEN)
4128
4129 #define SOUTH_DSPCLK_GATE_D     0xc2020
4130 #define  PCH_DPLSUNIT_CLOCK_GATE_DISABLE (1<<29)
4131 #define  PCH_LP_PARTITION_LEVEL_DISABLE  (1<<12)
4132
4133 /* CPU: FDI_TX */
4134 #define _FDI_TXA_CTL             0x60100
4135 #define _FDI_TXB_CTL             0x61100
4136 #define FDI_TX_CTL(pipe) _PIPE(pipe, _FDI_TXA_CTL, _FDI_TXB_CTL)
4137 #define  FDI_TX_DISABLE         (0<<31)
4138 #define  FDI_TX_ENABLE          (1<<31)
4139 #define  FDI_LINK_TRAIN_PATTERN_1       (0<<28)
4140 #define  FDI_LINK_TRAIN_PATTERN_2       (1<<28)
4141 #define  FDI_LINK_TRAIN_PATTERN_IDLE    (2<<28)
4142 #define  FDI_LINK_TRAIN_NONE            (3<<28)
4143 #define  FDI_LINK_TRAIN_VOLTAGE_0_4V    (0<<25)
4144 #define  FDI_LINK_TRAIN_VOLTAGE_0_6V    (1<<25)
4145 #define  FDI_LINK_TRAIN_VOLTAGE_0_8V    (2<<25)
4146 #define  FDI_LINK_TRAIN_VOLTAGE_1_2V    (3<<25)
4147 #define  FDI_LINK_TRAIN_PRE_EMPHASIS_NONE (0<<22)
4148 #define  FDI_LINK_TRAIN_PRE_EMPHASIS_1_5X (1<<22)
4149 #define  FDI_LINK_TRAIN_PRE_EMPHASIS_2X   (2<<22)
4150 #define  FDI_LINK_TRAIN_PRE_EMPHASIS_3X   (3<<22)
4151 /* ILK always use 400mV 0dB for voltage swing and pre-emphasis level.
4152    SNB has different settings. */
4153 /* SNB A-stepping */
4154 #define  FDI_LINK_TRAIN_400MV_0DB_SNB_A         (0x38<<22)
4155 #define  FDI_LINK_TRAIN_400MV_6DB_SNB_A         (0x02<<22)
4156 #define  FDI_LINK_TRAIN_600MV_3_5DB_SNB_A       (0x01<<22)
4157 #define  FDI_LINK_TRAIN_800MV_0DB_SNB_A         (0x0<<22)
4158 /* SNB B-stepping */
4159 #define  FDI_LINK_TRAIN_400MV_0DB_SNB_B         (0x0<<22)
4160 #define  FDI_LINK_TRAIN_400MV_6DB_SNB_B         (0x3a<<22)
4161 #define  FDI_LINK_TRAIN_600MV_3_5DB_SNB_B       (0x39<<22)
4162 #define  FDI_LINK_TRAIN_800MV_0DB_SNB_B         (0x38<<22)
4163 #define  FDI_LINK_TRAIN_VOL_EMP_MASK            (0x3f<<22)
4164 #define  FDI_DP_PORT_WIDTH_SHIFT                19
4165 #define  FDI_DP_PORT_WIDTH_MASK                 (7 << FDI_DP_PORT_WIDTH_SHIFT)
4166 #define  FDI_DP_PORT_WIDTH(width)           (((width) - 1) << FDI_DP_PORT_WIDTH_SHIFT)
4167 #define  FDI_TX_ENHANCE_FRAME_ENABLE    (1<<18)
4168 /* Ironlake: hardwired to 1 */
4169 #define  FDI_TX_PLL_ENABLE              (1<<14)
4170
4171 /* Ivybridge has different bits for lolz */
4172 #define  FDI_LINK_TRAIN_PATTERN_1_IVB       (0<<8)
4173 #define  FDI_LINK_TRAIN_PATTERN_2_IVB       (1<<8)
4174 #define  FDI_LINK_TRAIN_PATTERN_IDLE_IVB    (2<<8)
4175 #define  FDI_LINK_TRAIN_NONE_IVB            (3<<8)
4176
4177 /* both Tx and Rx */
4178 #define  FDI_COMPOSITE_SYNC             (1<<11)
4179 #define  FDI_LINK_TRAIN_AUTO            (1<<10)
4180 #define  FDI_SCRAMBLING_ENABLE          (0<<7)
4181 #define  FDI_SCRAMBLING_DISABLE         (1<<7)
4182
4183 /* FDI_RX, FDI_X is hard-wired to Transcoder_X */
4184 #define _FDI_RXA_CTL             0xf000c
4185 #define _FDI_RXB_CTL             0xf100c
4186 #define FDI_RX_CTL(pipe) _PIPE(pipe, _FDI_RXA_CTL, _FDI_RXB_CTL)
4187 #define  FDI_RX_ENABLE          (1<<31)
4188 /* train, dp width same as FDI_TX */
4189 #define  FDI_FS_ERRC_ENABLE             (1<<27)
4190 #define  FDI_FE_ERRC_ENABLE             (1<<26)
4191 #define  FDI_RX_POLARITY_REVERSED_LPT   (1<<16)
4192 #define  FDI_8BPC                       (0<<16)
4193 #define  FDI_10BPC                      (1<<16)
4194 #define  FDI_6BPC                       (2<<16)
4195 #define  FDI_12BPC                      (3<<16)
4196 #define  FDI_RX_LINK_REVERSAL_OVERRIDE  (1<<15)
4197 #define  FDI_DMI_LINK_REVERSE_MASK      (1<<14)
4198 #define  FDI_RX_PLL_ENABLE              (1<<13)
4199 #define  FDI_FS_ERR_CORRECT_ENABLE      (1<<11)
4200 #define  FDI_FE_ERR_CORRECT_ENABLE      (1<<10)
4201 #define  FDI_FS_ERR_REPORT_ENABLE       (1<<9)
4202 #define  FDI_FE_ERR_REPORT_ENABLE       (1<<8)
4203 #define  FDI_RX_ENHANCE_FRAME_ENABLE    (1<<6)
4204 #define  FDI_PCDCLK                     (1<<4)
4205 /* CPT */
4206 #define  FDI_AUTO_TRAINING                      (1<<10)
4207 #define  FDI_LINK_TRAIN_PATTERN_1_CPT           (0<<8)
4208 #define  FDI_LINK_TRAIN_PATTERN_2_CPT           (1<<8)
4209 #define  FDI_LINK_TRAIN_PATTERN_IDLE_CPT        (2<<8)
4210 #define  FDI_LINK_TRAIN_NORMAL_CPT              (3<<8)
4211 #define  FDI_LINK_TRAIN_PATTERN_MASK_CPT        (3<<8)
4212
4213 #define _FDI_RXA_MISC                   0xf0010
4214 #define _FDI_RXB_MISC                   0xf1010
4215 #define  FDI_RX_PWRDN_LANE1_MASK        (3<<26)
4216 #define  FDI_RX_PWRDN_LANE1_VAL(x)      ((x)<<26)
4217 #define  FDI_RX_PWRDN_LANE0_MASK        (3<<24)
4218 #define  FDI_RX_PWRDN_LANE0_VAL(x)      ((x)<<24)
4219 #define  FDI_RX_TP1_TO_TP2_48           (2<<20)
4220 #define  FDI_RX_TP1_TO_TP2_64           (3<<20)
4221 #define  FDI_RX_FDI_DELAY_90            (0x90<<0)
4222 #define FDI_RX_MISC(pipe) _PIPE(pipe, _FDI_RXA_MISC, _FDI_RXB_MISC)
4223
4224 #define _FDI_RXA_TUSIZE1         0xf0030
4225 #define _FDI_RXA_TUSIZE2         0xf0038
4226 #define _FDI_RXB_TUSIZE1         0xf1030
4227 #define _FDI_RXB_TUSIZE2         0xf1038
4228 #define FDI_RX_TUSIZE1(pipe) _PIPE(pipe, _FDI_RXA_TUSIZE1, _FDI_RXB_TUSIZE1)
4229 #define FDI_RX_TUSIZE2(pipe) _PIPE(pipe, _FDI_RXA_TUSIZE2, _FDI_RXB_TUSIZE2)
4230
4231 /* FDI_RX interrupt register format */
4232 #define FDI_RX_INTER_LANE_ALIGN         (1<<10)
4233 #define FDI_RX_SYMBOL_LOCK              (1<<9) /* train 2 */
4234 #define FDI_RX_BIT_LOCK                 (1<<8) /* train 1 */
4235 #define FDI_RX_TRAIN_PATTERN_2_FAIL     (1<<7)
4236 #define FDI_RX_FS_CODE_ERR              (1<<6)
4237 #define FDI_RX_FE_CODE_ERR              (1<<5)
4238 #define FDI_RX_SYMBOL_ERR_RATE_ABOVE    (1<<4)
4239 #define FDI_RX_HDCP_LINK_FAIL           (1<<3)
4240 #define FDI_RX_PIXEL_FIFO_OVERFLOW      (1<<2)
4241 #define FDI_RX_CROSS_CLOCK_OVERFLOW     (1<<1)
4242 #define FDI_RX_SYMBOL_QUEUE_OVERFLOW    (1<<0)
4243
4244 #define _FDI_RXA_IIR             0xf0014
4245 #define _FDI_RXA_IMR             0xf0018
4246 #define _FDI_RXB_IIR             0xf1014
4247 #define _FDI_RXB_IMR             0xf1018
4248 #define FDI_RX_IIR(pipe) _PIPE(pipe, _FDI_RXA_IIR, _FDI_RXB_IIR)
4249 #define FDI_RX_IMR(pipe) _PIPE(pipe, _FDI_RXA_IMR, _FDI_RXB_IMR)
4250
4251 #define FDI_PLL_CTL_1           0xfe000
4252 #define FDI_PLL_CTL_2           0xfe004
4253
4254 #define PCH_LVDS        0xe1180
4255 #define  LVDS_DETECTED  (1 << 1)
4256
4257 /* vlv has 2 sets of panel control regs. */
4258 #define PIPEA_PP_STATUS         (VLV_DISPLAY_BASE + 0x61200)
4259 #define PIPEA_PP_CONTROL        (VLV_DISPLAY_BASE + 0x61204)
4260 #define PIPEA_PP_ON_DELAYS      (VLV_DISPLAY_BASE + 0x61208)
4261 #define PIPEA_PP_OFF_DELAYS     (VLV_DISPLAY_BASE + 0x6120c)
4262 #define PIPEA_PP_DIVISOR        (VLV_DISPLAY_BASE + 0x61210)
4263
4264 #define PIPEB_PP_STATUS         (VLV_DISPLAY_BASE + 0x61300)
4265 #define PIPEB_PP_CONTROL        (VLV_DISPLAY_BASE + 0x61304)
4266 #define PIPEB_PP_ON_DELAYS      (VLV_DISPLAY_BASE + 0x61308)
4267 #define PIPEB_PP_OFF_DELAYS     (VLV_DISPLAY_BASE + 0x6130c)
4268 #define PIPEB_PP_DIVISOR        (VLV_DISPLAY_BASE + 0x61310)
4269
4270 #define VLV_PIPE_PP_STATUS(pipe) _PIPE(pipe, PIPEA_PP_STATUS, PIPEB_PP_STATUS)
4271 #define VLV_PIPE_PP_CONTROL(pipe) _PIPE(pipe, PIPEA_PP_CONTROL, PIPEB_PP_CONTROL)
4272 #define VLV_PIPE_PP_ON_DELAYS(pipe) \
4273                 _PIPE(pipe, PIPEA_PP_ON_DELAYS, PIPEB_PP_ON_DELAYS)
4274 #define VLV_PIPE_PP_OFF_DELAYS(pipe) \
4275                 _PIPE(pipe, PIPEA_PP_OFF_DELAYS, PIPEB_PP_OFF_DELAYS)
4276 #define VLV_PIPE_PP_DIVISOR(pipe) \
4277                 _PIPE(pipe, PIPEA_PP_DIVISOR, PIPEB_PP_DIVISOR)
4278
4279 #define PCH_PP_STATUS           0xc7200
4280 #define PCH_PP_CONTROL          0xc7204
4281 #define  PANEL_UNLOCK_REGS      (0xabcd << 16)
4282 #define  PANEL_UNLOCK_MASK      (0xffff << 16)
4283 #define  EDP_FORCE_VDD          (1 << 3)
4284 #define  EDP_BLC_ENABLE         (1 << 2)
4285 #define  PANEL_POWER_RESET      (1 << 1)
4286 #define  PANEL_POWER_OFF        (0 << 0)
4287 #define  PANEL_POWER_ON         (1 << 0)
4288 #define PCH_PP_ON_DELAYS        0xc7208
4289 #define  PANEL_PORT_SELECT_MASK (3 << 30)
4290 #define  PANEL_PORT_SELECT_LVDS (0 << 30)
4291 #define  PANEL_PORT_SELECT_DPA  (1 << 30)
4292 #define  EDP_PANEL              (1 << 30)
4293 #define  PANEL_PORT_SELECT_DPC  (2 << 30)
4294 #define  PANEL_PORT_SELECT_DPD  (3 << 30)
4295 #define  PANEL_POWER_UP_DELAY_MASK      (0x1fff0000)
4296 #define  PANEL_POWER_UP_DELAY_SHIFT     16
4297 #define  PANEL_LIGHT_ON_DELAY_MASK      (0x1fff)
4298 #define  PANEL_LIGHT_ON_DELAY_SHIFT     0
4299
4300 #define PCH_PP_OFF_DELAYS       0xc720c
4301 #define  PANEL_POWER_PORT_SELECT_MASK   (0x3 << 30)
4302 #define  PANEL_POWER_PORT_LVDS          (0 << 30)
4303 #define  PANEL_POWER_PORT_DP_A          (1 << 30)
4304 #define  PANEL_POWER_PORT_DP_C          (2 << 30)
4305 #define  PANEL_POWER_PORT_DP_D          (3 << 30)
4306 #define  PANEL_POWER_DOWN_DELAY_MASK    (0x1fff0000)
4307 #define  PANEL_POWER_DOWN_DELAY_SHIFT   16
4308 #define  PANEL_LIGHT_OFF_DELAY_MASK     (0x1fff)
4309 #define  PANEL_LIGHT_OFF_DELAY_SHIFT    0
4310
4311 #define PCH_PP_DIVISOR          0xc7210
4312 #define  PP_REFERENCE_DIVIDER_MASK      (0xffffff00)
4313 #define  PP_REFERENCE_DIVIDER_SHIFT     8
4314 #define  PANEL_POWER_CYCLE_DELAY_MASK   (0x1f)
4315 #define  PANEL_POWER_CYCLE_DELAY_SHIFT  0
4316
4317 #define PCH_DP_B                0xe4100
4318 #define PCH_DPB_AUX_CH_CTL      0xe4110
4319 #define PCH_DPB_AUX_CH_DATA1    0xe4114
4320 #define PCH_DPB_AUX_CH_DATA2    0xe4118
4321 #define PCH_DPB_AUX_CH_DATA3    0xe411c
4322 #define PCH_DPB_AUX_CH_DATA4    0xe4120
4323 #define PCH_DPB_AUX_CH_DATA5    0xe4124
4324
4325 #define PCH_DP_C                0xe4200
4326 #define PCH_DPC_AUX_CH_CTL      0xe4210
4327 #define PCH_DPC_AUX_CH_DATA1    0xe4214
4328 #define PCH_DPC_AUX_CH_DATA2    0xe4218
4329 #define PCH_DPC_AUX_CH_DATA3    0xe421c
4330 #define PCH_DPC_AUX_CH_DATA4    0xe4220
4331 #define PCH_DPC_AUX_CH_DATA5    0xe4224
4332
4333 #define PCH_DP_D                0xe4300
4334 #define PCH_DPD_AUX_CH_CTL      0xe4310
4335 #define PCH_DPD_AUX_CH_DATA1    0xe4314
4336 #define PCH_DPD_AUX_CH_DATA2    0xe4318
4337 #define PCH_DPD_AUX_CH_DATA3    0xe431c
4338 #define PCH_DPD_AUX_CH_DATA4    0xe4320
4339 #define PCH_DPD_AUX_CH_DATA5    0xe4324
4340
4341 /* CPT */
4342 #define  PORT_TRANS_A_SEL_CPT   0
4343 #define  PORT_TRANS_B_SEL_CPT   (1<<29)
4344 #define  PORT_TRANS_C_SEL_CPT   (2<<29)
4345 #define  PORT_TRANS_SEL_MASK    (3<<29)
4346 #define  PORT_TRANS_SEL_CPT(pipe)       ((pipe) << 29)
4347 #define  PORT_TO_PIPE(val)      (((val) & (1<<30)) >> 30)
4348 #define  PORT_TO_PIPE_CPT(val)  (((val) & PORT_TRANS_SEL_MASK) >> 29)
4349
4350 #define TRANS_DP_CTL_A          0xe0300
4351 #define TRANS_DP_CTL_B          0xe1300
4352 #define TRANS_DP_CTL_C          0xe2300
4353 #define TRANS_DP_CTL(pipe)      _PIPE(pipe, TRANS_DP_CTL_A, TRANS_DP_CTL_B)
4354 #define  TRANS_DP_OUTPUT_ENABLE (1<<31)
4355 #define  TRANS_DP_PORT_SEL_B    (0<<29)
4356 #define  TRANS_DP_PORT_SEL_C    (1<<29)
4357 #define  TRANS_DP_PORT_SEL_D    (2<<29)
4358 #define  TRANS_DP_PORT_SEL_NONE (3<<29)
4359 #define  TRANS_DP_PORT_SEL_MASK (3<<29)
4360 #define  TRANS_DP_AUDIO_ONLY    (1<<26)
4361 #define  TRANS_DP_ENH_FRAMING   (1<<18)
4362 #define  TRANS_DP_8BPC          (0<<9)
4363 #define  TRANS_DP_10BPC         (1<<9)
4364 #define  TRANS_DP_6BPC          (2<<9)
4365 #define  TRANS_DP_12BPC         (3<<9)
4366 #define  TRANS_DP_BPC_MASK      (3<<9)
4367 #define  TRANS_DP_VSYNC_ACTIVE_HIGH     (1<<4)
4368 #define  TRANS_DP_VSYNC_ACTIVE_LOW      0
4369 #define  TRANS_DP_HSYNC_ACTIVE_HIGH     (1<<3)
4370 #define  TRANS_DP_HSYNC_ACTIVE_LOW      0
4371 #define  TRANS_DP_SYNC_MASK     (3<<3)
4372
4373 /* SNB eDP training params */
4374 /* SNB A-stepping */
4375 #define  EDP_LINK_TRAIN_400MV_0DB_SNB_A         (0x38<<22)
4376 #define  EDP_LINK_TRAIN_400MV_6DB_SNB_A         (0x02<<22)
4377 #define  EDP_LINK_TRAIN_600MV_3_5DB_SNB_A       (0x01<<22)
4378 #define  EDP_LINK_TRAIN_800MV_0DB_SNB_A         (0x0<<22)
4379 /* SNB B-stepping */
4380 #define  EDP_LINK_TRAIN_400_600MV_0DB_SNB_B     (0x0<<22)
4381 #define  EDP_LINK_TRAIN_400MV_3_5DB_SNB_B       (0x1<<22)
4382 #define  EDP_LINK_TRAIN_400_600MV_6DB_SNB_B     (0x3a<<22)
4383 #define  EDP_LINK_TRAIN_600_800MV_3_5DB_SNB_B   (0x39<<22)
4384 #define  EDP_LINK_TRAIN_800_1200MV_0DB_SNB_B    (0x38<<22)
4385 #define  EDP_LINK_TRAIN_VOL_EMP_MASK_SNB        (0x3f<<22)
4386
4387 /* IVB */
4388 #define EDP_LINK_TRAIN_400MV_0DB_IVB            (0x24 <<22)
4389 #define EDP_LINK_TRAIN_400MV_3_5DB_IVB          (0x2a <<22)
4390 #define EDP_LINK_TRAIN_400MV_6DB_IVB            (0x2f <<22)
4391 #define EDP_LINK_TRAIN_600MV_0DB_IVB            (0x30 <<22)
4392 #define EDP_LINK_TRAIN_600MV_3_5DB_IVB          (0x36 <<22)
4393 #define EDP_LINK_TRAIN_800MV_0DB_IVB            (0x38 <<22)
4394 #define EDP_LINK_TRAIN_800MV_3_5DB_IVB          (0x33 <<22)
4395
4396 /* legacy values */
4397 #define EDP_LINK_TRAIN_500MV_0DB_IVB            (0x00 <<22)
4398 #define EDP_LINK_TRAIN_1000MV_0DB_IVB           (0x20 <<22)
4399 #define EDP_LINK_TRAIN_500MV_3_5DB_IVB          (0x02 <<22)
4400 #define EDP_LINK_TRAIN_1000MV_3_5DB_IVB         (0x22 <<22)
4401 #define EDP_LINK_TRAIN_1000MV_6DB_IVB           (0x23 <<22)
4402
4403 #define  EDP_LINK_TRAIN_VOL_EMP_MASK_IVB        (0x3f<<22)
4404
4405 #define  FORCEWAKE                              0xA18C
4406 #define  FORCEWAKE_VLV                          0x1300b0
4407 #define  FORCEWAKE_ACK_VLV                      0x1300b4
4408 #define  FORCEWAKE_MEDIA_VLV                    0x1300b8
4409 #define  FORCEWAKE_ACK_MEDIA_VLV                0x1300bc
4410 #define  FORCEWAKE_ACK_HSW                      0x130044
4411 #define  FORCEWAKE_ACK                          0x130090
4412 #define  VLV_GTLC_WAKE_CTRL                     0x130090
4413 #define  VLV_GTLC_PW_STATUS                     0x130094
4414 #define  FORCEWAKE_MT                           0xa188 /* multi-threaded */
4415 #define   FORCEWAKE_KERNEL                      0x1
4416 #define   FORCEWAKE_USER                        0x2
4417 #define  FORCEWAKE_MT_ACK                       0x130040
4418 #define  ECOBUS                                 0xa180
4419 #define    FORCEWAKE_MT_ENABLE                  (1<<5)
4420
4421 #define  GTFIFODBG                              0x120000
4422 #define    GT_FIFO_CPU_ERROR_MASK               7
4423 #define    GT_FIFO_OVFERR                       (1<<2)
4424 #define    GT_FIFO_IAWRERR                      (1<<1)
4425 #define    GT_FIFO_IARDERR                      (1<<0)
4426
4427 #define  GT_FIFO_FREE_ENTRIES                   0x120008
4428 #define    GT_FIFO_NUM_RESERVED_ENTRIES         20
4429
4430 #define GEN6_UCGCTL1                            0x9400
4431 # define GEN6_BLBUNIT_CLOCK_GATE_DISABLE                (1 << 5)
4432 # define GEN6_CSUNIT_CLOCK_GATE_DISABLE                 (1 << 7)
4433
4434 #define GEN6_UCGCTL2                            0x9404
4435 # define GEN7_VDSUNIT_CLOCK_GATE_DISABLE                (1 << 30)
4436 # define GEN7_TDLUNIT_CLOCK_GATE_DISABLE                (1 << 22)
4437 # define GEN6_RCZUNIT_CLOCK_GATE_DISABLE                (1 << 13)
4438 # define GEN6_RCPBUNIT_CLOCK_GATE_DISABLE               (1 << 12)
4439 # define GEN6_RCCUNIT_CLOCK_GATE_DISABLE                (1 << 11)
4440
4441 #define GEN7_UCGCTL4                            0x940c
4442 #define  GEN7_L3BANK2X_CLOCK_GATE_DISABLE       (1<<25)
4443
4444 #define GEN6_RPNSWREQ                           0xA008
4445 #define   GEN6_TURBO_DISABLE                    (1<<31)
4446 #define   GEN6_FREQUENCY(x)                     ((x)<<25)
4447 #define   HSW_FREQUENCY(x)                      ((x)<<24)
4448 #define   GEN6_OFFSET(x)                        ((x)<<19)
4449 #define   GEN6_AGGRESSIVE_TURBO                 (0<<15)
4450 #define GEN6_RC_VIDEO_FREQ                      0xA00C
4451 #define GEN6_RC_CONTROL                         0xA090
4452 #define   GEN6_RC_CTL_RC6pp_ENABLE              (1<<16)
4453 #define   GEN6_RC_CTL_RC6p_ENABLE               (1<<17)
4454 #define   GEN6_RC_CTL_RC6_ENABLE                (1<<18)
4455 #define   GEN6_RC_CTL_RC1e_ENABLE               (1<<20)
4456 #define   GEN6_RC_CTL_RC7_ENABLE                (1<<22)
4457 #define   GEN7_RC_CTL_TO_MODE                   (1<<28)
4458 #define   GEN6_RC_CTL_EI_MODE(x)                ((x)<<27)
4459 #define   GEN6_RC_CTL_HW_ENABLE                 (1<<31)
4460 #define GEN6_RP_DOWN_TIMEOUT                    0xA010
4461 #define GEN6_RP_INTERRUPT_LIMITS                0xA014
4462 #define GEN6_RPSTAT1                            0xA01C
4463 #define   GEN6_CAGF_SHIFT                       8
4464 #define   HSW_CAGF_SHIFT                        7
4465 #define   GEN6_CAGF_MASK                        (0x7f << GEN6_CAGF_SHIFT)
4466 #define   HSW_CAGF_MASK                         (0x7f << HSW_CAGF_SHIFT)
4467 #define GEN6_RP_CONTROL                         0xA024
4468 #define   GEN6_RP_MEDIA_TURBO                   (1<<11)
4469 #define   GEN6_RP_MEDIA_MODE_MASK               (3<<9)
4470 #define   GEN6_RP_MEDIA_HW_TURBO_MODE           (3<<9)
4471 #define   GEN6_RP_MEDIA_HW_NORMAL_MODE          (2<<9)
4472 #define   GEN6_RP_MEDIA_HW_MODE                 (1<<9)
4473 #define   GEN6_RP_MEDIA_SW_MODE                 (0<<9)
4474 #define   GEN6_RP_MEDIA_IS_GFX                  (1<<8)
4475 #define   GEN6_RP_ENABLE                        (1<<7)
4476 #define   GEN6_RP_UP_IDLE_MIN                   (0x1<<3)
4477 #define   GEN6_RP_UP_BUSY_AVG                   (0x2<<3)
4478 #define   GEN6_RP_UP_BUSY_CONT                  (0x4<<3)
4479 #define   GEN7_RP_DOWN_IDLE_AVG                 (0x2<<0)
4480 #define   GEN6_RP_DOWN_IDLE_CONT                (0x1<<0)
4481 #define GEN6_RP_UP_THRESHOLD                    0xA02C
4482 #define GEN6_RP_DOWN_THRESHOLD                  0xA030
4483 #define GEN6_RP_CUR_UP_EI                       0xA050
4484 #define   GEN6_CURICONT_MASK                    0xffffff
4485 #define GEN6_RP_CUR_UP                          0xA054
4486 #define   GEN6_CURBSYTAVG_MASK                  0xffffff
4487 #define GEN6_RP_PREV_UP                         0xA058
4488 #define GEN6_RP_CUR_DOWN_EI                     0xA05C
4489 #define   GEN6_CURIAVG_MASK                     0xffffff
4490 #define GEN6_RP_CUR_DOWN                        0xA060
4491 #define GEN6_RP_PREV_DOWN                       0xA064
4492 #define GEN6_RP_UP_EI                           0xA068
4493 #define GEN6_RP_DOWN_EI                         0xA06C
4494 #define GEN6_RP_IDLE_HYSTERSIS                  0xA070
4495 #define GEN6_RC_STATE                           0xA094
4496 #define GEN6_RC1_WAKE_RATE_LIMIT                0xA098
4497 #define GEN6_RC6_WAKE_RATE_LIMIT                0xA09C
4498 #define GEN6_RC6pp_WAKE_RATE_LIMIT              0xA0A0
4499 #define GEN6_RC_EVALUATION_INTERVAL             0xA0A8
4500 #define GEN6_RC_IDLE_HYSTERSIS                  0xA0AC
4501 #define GEN6_RC_SLEEP                           0xA0B0
4502 #define GEN6_RC1e_THRESHOLD                     0xA0B4
4503 #define GEN6_RC6_THRESHOLD                      0xA0B8
4504 #define GEN6_RC6p_THRESHOLD                     0xA0BC
4505 #define GEN6_RC6pp_THRESHOLD                    0xA0C0
4506 #define GEN6_PMINTRMSK                          0xA168
4507
4508 #define GEN6_PMISR                              0x44020
4509 #define GEN6_PMIMR                              0x44024 /* rps_lock */
4510 #define GEN6_PMIIR                              0x44028
4511 #define GEN6_PMIER                              0x4402C
4512 #define  GEN6_PM_MBOX_EVENT                     (1<<25)
4513 #define  GEN6_PM_THERMAL_EVENT                  (1<<24)
4514 #define  GEN6_PM_RP_DOWN_TIMEOUT                (1<<6)
4515 #define  GEN6_PM_RP_UP_THRESHOLD                (1<<5)
4516 #define  GEN6_PM_RP_DOWN_THRESHOLD              (1<<4)
4517 #define  GEN6_PM_RP_UP_EI_EXPIRED               (1<<2)
4518 #define  GEN6_PM_RP_DOWN_EI_EXPIRED             (1<<1)
4519 #define  GEN6_PM_DEFERRED_EVENTS                (GEN6_PM_RP_UP_THRESHOLD | \
4520                                                  GEN6_PM_RP_DOWN_THRESHOLD | \
4521                                                  GEN6_PM_RP_DOWN_TIMEOUT)
4522
4523 #define GEN6_GT_GFX_RC6_LOCKED                  0x138104
4524 #define GEN6_GT_GFX_RC6                         0x138108
4525 #define GEN6_GT_GFX_RC6p                        0x13810C
4526 #define GEN6_GT_GFX_RC6pp                       0x138110
4527
4528 #define GEN6_PCODE_MAILBOX                      0x138124
4529 #define   GEN6_PCODE_READY                      (1<<31)
4530 #define   GEN6_READ_OC_PARAMS                   0xc
4531 #define   GEN6_PCODE_WRITE_MIN_FREQ_TABLE       0x8
4532 #define   GEN6_PCODE_READ_MIN_FREQ_TABLE        0x9
4533 #define   GEN6_PCODE_WRITE_RC6VIDS              0x4
4534 #define   GEN6_PCODE_READ_RC6VIDS               0x5
4535 #define   GEN6_ENCODE_RC6_VID(mv)               (((mv) - 245) / 5)
4536 #define   GEN6_DECODE_RC6_VID(vids)             (((vids) * 5) + 245)
4537 #define GEN6_PCODE_DATA                         0x138128
4538 #define   GEN6_PCODE_FREQ_IA_RATIO_SHIFT        8
4539 #define   GEN6_PCODE_FREQ_RING_RATIO_SHIFT      16
4540
4541 #define VLV_IOSF_DOORBELL_REQ                   0x182100
4542 #define   IOSF_DEVFN_SHIFT                      24
4543 #define   IOSF_OPCODE_SHIFT                     16
4544 #define   IOSF_PORT_SHIFT                       8
4545 #define   IOSF_BYTE_ENABLES_SHIFT               4
4546 #define   IOSF_BAR_SHIFT                        1
4547 #define   IOSF_SB_BUSY                          (1<<0)
4548 #define   IOSF_PORT_PUNIT                       0x4
4549 #define   IOSF_PORT_NC                          0x11
4550 #define VLV_IOSF_DATA                           0x182104
4551 #define VLV_IOSF_ADDR                           0x182108
4552
4553 #define PUNIT_OPCODE_REG_READ                   6
4554 #define PUNIT_OPCODE_REG_WRITE                  7
4555
4556 #define PUNIT_REG_GPU_LFM                       0xd3
4557 #define PUNIT_REG_GPU_FREQ_REQ                  0xd4
4558 #define PUNIT_REG_GPU_FREQ_STS                  0xd8
4559 #define PUNIT_REG_MEDIA_TURBO_FREQ_REQ          0xdc
4560
4561 #define PUNIT_FUSE_BUS2                         0xf6 /* bits 47:40 */
4562 #define PUNIT_FUSE_BUS1                         0xf5 /* bits 55:48 */
4563
4564 #define IOSF_NC_FB_GFX_FREQ_FUSE                0x1c
4565 #define   FB_GFX_MAX_FREQ_FUSE_SHIFT            3
4566 #define   FB_GFX_MAX_FREQ_FUSE_MASK             0x000007f8
4567 #define   FB_GFX_FGUARANTEED_FREQ_FUSE_SHIFT    11
4568 #define   FB_GFX_FGUARANTEED_FREQ_FUSE_MASK     0x0007f800
4569 #define IOSF_NC_FB_GFX_FMAX_FUSE_HI             0x34
4570 #define   FB_FMAX_VMIN_FREQ_HI_MASK             0x00000007
4571 #define IOSF_NC_FB_GFX_FMAX_FUSE_LO             0x30
4572 #define   FB_FMAX_VMIN_FREQ_LO_SHIFT            27
4573 #define   FB_FMAX_VMIN_FREQ_LO_MASK             0xf8000000
4574
4575 #define GEN6_GT_CORE_STATUS             0x138060
4576 #define   GEN6_CORE_CPD_STATE_MASK      (7<<4)
4577 #define   GEN6_RCn_MASK                 7
4578 #define   GEN6_RC0                      0
4579 #define   GEN6_RC3                      2
4580 #define   GEN6_RC6                      3
4581 #define   GEN6_RC7                      4
4582
4583 #define GEN7_MISCCPCTL                  (0x9424)
4584 #define   GEN7_DOP_CLOCK_GATE_ENABLE    (1<<0)
4585
4586 /* IVYBRIDGE DPF */
4587 #define GEN7_L3CDERRST1                 0xB008 /* L3CD Error Status 1 */
4588 #define   GEN7_L3CDERRST1_ROW_MASK      (0x7ff<<14)
4589 #define   GEN7_PARITY_ERROR_VALID       (1<<13)
4590 #define   GEN7_L3CDERRST1_BANK_MASK     (3<<11)
4591 #define   GEN7_L3CDERRST1_SUBBANK_MASK  (7<<8)
4592 #define GEN7_PARITY_ERROR_ROW(reg) \
4593                 ((reg & GEN7_L3CDERRST1_ROW_MASK) >> 14)
4594 #define GEN7_PARITY_ERROR_BANK(reg) \
4595                 ((reg & GEN7_L3CDERRST1_BANK_MASK) >> 11)
4596 #define GEN7_PARITY_ERROR_SUBBANK(reg) \
4597                 ((reg & GEN7_L3CDERRST1_SUBBANK_MASK) >> 8)
4598 #define   GEN7_L3CDERRST1_ENABLE        (1<<7)
4599
4600 #define GEN7_L3LOG_BASE                 0xB070
4601 #define GEN7_L3LOG_SIZE                 0x80
4602
4603 #define GEN7_HALF_SLICE_CHICKEN1        0xe100 /* IVB GT1 + VLV */
4604 #define GEN7_HALF_SLICE_CHICKEN1_GT2    0xf100
4605 #define   GEN7_MAX_PS_THREAD_DEP                (8<<12)
4606 #define   GEN7_PSD_SINGLE_PORT_DISPATCH_ENABLE  (1<<3)
4607
4608 #define GEN7_ROW_CHICKEN2               0xe4f4
4609 #define GEN7_ROW_CHICKEN2_GT2           0xf4f4
4610 #define   DOP_CLOCK_GATING_DISABLE      (1<<0)
4611
4612 #define G4X_AUD_VID_DID                 (dev_priv->info->display_mmio_offset + 0x62020)
4613 #define INTEL_AUDIO_DEVCL               0x808629FB
4614 #define INTEL_AUDIO_DEVBLC              0x80862801
4615 #define INTEL_AUDIO_DEVCTG              0x80862802
4616
4617 #define G4X_AUD_CNTL_ST                 0x620B4
4618 #define G4X_ELDV_DEVCL_DEVBLC           (1 << 13)
4619 #define G4X_ELDV_DEVCTG                 (1 << 14)
4620 #define G4X_ELD_ADDR                    (0xf << 5)
4621 #define G4X_ELD_ACK                     (1 << 4)
4622 #define G4X_HDMIW_HDMIEDID              0x6210C
4623
4624 #define IBX_HDMIW_HDMIEDID_A            0xE2050
4625 #define IBX_HDMIW_HDMIEDID_B            0xE2150
4626 #define IBX_HDMIW_HDMIEDID(pipe) _PIPE(pipe, \
4627                                         IBX_HDMIW_HDMIEDID_A, \
4628                                         IBX_HDMIW_HDMIEDID_B)
4629 #define IBX_AUD_CNTL_ST_A               0xE20B4
4630 #define IBX_AUD_CNTL_ST_B               0xE21B4
4631 #define IBX_AUD_CNTL_ST(pipe) _PIPE(pipe, \
4632                                         IBX_AUD_CNTL_ST_A, \
4633                                         IBX_AUD_CNTL_ST_B)
4634 #define IBX_ELD_BUFFER_SIZE             (0x1f << 10)
4635 #define IBX_ELD_ADDRESS                 (0x1f << 5)
4636 #define IBX_ELD_ACK                     (1 << 4)
4637 #define IBX_AUD_CNTL_ST2                0xE20C0
4638 #define IBX_ELD_VALIDB                  (1 << 0)
4639 #define IBX_CP_READYB                   (1 << 1)
4640
4641 #define CPT_HDMIW_HDMIEDID_A            0xE5050
4642 #define CPT_HDMIW_HDMIEDID_B            0xE5150
4643 #define CPT_HDMIW_HDMIEDID(pipe) _PIPE(pipe, \
4644                                         CPT_HDMIW_HDMIEDID_A, \
4645                                         CPT_HDMIW_HDMIEDID_B)
4646 #define CPT_AUD_CNTL_ST_A               0xE50B4
4647 #define CPT_AUD_CNTL_ST_B               0xE51B4
4648 #define CPT_AUD_CNTL_ST(pipe) _PIPE(pipe, \
4649                                         CPT_AUD_CNTL_ST_A, \
4650                                         CPT_AUD_CNTL_ST_B)
4651 #define CPT_AUD_CNTRL_ST2               0xE50C0
4652
4653 /* These are the 4 32-bit write offset registers for each stream
4654  * output buffer.  It determines the offset from the
4655  * 3DSTATE_SO_BUFFERs that the next streamed vertex output goes to.
4656  */
4657 #define GEN7_SO_WRITE_OFFSET(n)         (0x5280 + (n) * 4)
4658
4659 #define IBX_AUD_CONFIG_A                        0xe2000
4660 #define IBX_AUD_CONFIG_B                        0xe2100
4661 #define IBX_AUD_CFG(pipe) _PIPE(pipe, \
4662                                         IBX_AUD_CONFIG_A, \
4663                                         IBX_AUD_CONFIG_B)
4664 #define CPT_AUD_CONFIG_A                        0xe5000
4665 #define CPT_AUD_CONFIG_B                        0xe5100
4666 #define CPT_AUD_CFG(pipe) _PIPE(pipe, \
4667                                         CPT_AUD_CONFIG_A, \
4668                                         CPT_AUD_CONFIG_B)
4669 #define   AUD_CONFIG_N_VALUE_INDEX              (1 << 29)
4670 #define   AUD_CONFIG_N_PROG_ENABLE              (1 << 28)
4671 #define   AUD_CONFIG_UPPER_N_SHIFT              20
4672 #define   AUD_CONFIG_UPPER_N_VALUE              (0xff << 20)
4673 #define   AUD_CONFIG_LOWER_N_SHIFT              4
4674 #define   AUD_CONFIG_LOWER_N_VALUE              (0xfff << 4)
4675 #define   AUD_CONFIG_PIXEL_CLOCK_HDMI_SHIFT     16
4676 #define   AUD_CONFIG_PIXEL_CLOCK_HDMI           (0xf << 16)
4677 #define   AUD_CONFIG_DISABLE_NCTS               (1 << 3)
4678
4679 /* HSW Audio */
4680 #define   HSW_AUD_CONFIG_A              0x65000 /* Audio Configuration Transcoder A */
4681 #define   HSW_AUD_CONFIG_B              0x65100 /* Audio Configuration Transcoder B */
4682 #define   HSW_AUD_CFG(pipe) _PIPE(pipe, \
4683                                         HSW_AUD_CONFIG_A, \
4684                                         HSW_AUD_CONFIG_B)
4685
4686 #define   HSW_AUD_MISC_CTRL_A           0x65010 /* Audio Misc Control Convert 1 */
4687 #define   HSW_AUD_MISC_CTRL_B           0x65110 /* Audio Misc Control Convert 2 */
4688 #define   HSW_AUD_MISC_CTRL(pipe) _PIPE(pipe, \
4689                                         HSW_AUD_MISC_CTRL_A, \
4690                                         HSW_AUD_MISC_CTRL_B)
4691
4692 #define   HSW_AUD_DIP_ELD_CTRL_ST_A     0x650b4 /* Audio DIP and ELD Control State Transcoder A */
4693 #define   HSW_AUD_DIP_ELD_CTRL_ST_B     0x651b4 /* Audio DIP and ELD Control State Transcoder B */
4694 #define   HSW_AUD_DIP_ELD_CTRL(pipe) _PIPE(pipe, \
4695                                         HSW_AUD_DIP_ELD_CTRL_ST_A, \
4696                                         HSW_AUD_DIP_ELD_CTRL_ST_B)
4697
4698 /* Audio Digital Converter */
4699 #define   HSW_AUD_DIG_CNVT_1            0x65080 /* Audio Converter 1 */
4700 #define   HSW_AUD_DIG_CNVT_2            0x65180 /* Audio Converter 1 */
4701 #define   AUD_DIG_CNVT(pipe) _PIPE(pipe, \
4702                                         HSW_AUD_DIG_CNVT_1, \
4703                                         HSW_AUD_DIG_CNVT_2)
4704 #define   DIP_PORT_SEL_MASK             0x3
4705
4706 #define   HSW_AUD_EDID_DATA_A           0x65050
4707 #define   HSW_AUD_EDID_DATA_B           0x65150
4708 #define   HSW_AUD_EDID_DATA(pipe) _PIPE(pipe, \
4709                                         HSW_AUD_EDID_DATA_A, \
4710                                         HSW_AUD_EDID_DATA_B)
4711
4712 #define   HSW_AUD_PIPE_CONV_CFG         0x6507c /* Audio pipe and converter configs */
4713 #define   HSW_AUD_PIN_ELD_CP_VLD        0x650c0 /* Audio ELD and CP Ready Status */
4714 #define   AUDIO_INACTIVE_C              (1<<11)
4715 #define   AUDIO_INACTIVE_B              (1<<7)
4716 #define   AUDIO_INACTIVE_A              (1<<3)
4717 #define   AUDIO_OUTPUT_ENABLE_A         (1<<2)
4718 #define   AUDIO_OUTPUT_ENABLE_B         (1<<6)
4719 #define   AUDIO_OUTPUT_ENABLE_C         (1<<10)
4720 #define   AUDIO_ELD_VALID_A             (1<<0)
4721 #define   AUDIO_ELD_VALID_B             (1<<4)
4722 #define   AUDIO_ELD_VALID_C             (1<<8)
4723 #define   AUDIO_CP_READY_A              (1<<1)
4724 #define   AUDIO_CP_READY_B              (1<<5)
4725 #define   AUDIO_CP_READY_C              (1<<9)
4726
4727 /* HSW Power Wells */
4728 #define HSW_PWR_WELL_BIOS                       0x45400 /* CTL1 */
4729 #define HSW_PWR_WELL_DRIVER                     0x45404 /* CTL2 */
4730 #define HSW_PWR_WELL_KVMR                       0x45408 /* CTL3 */
4731 #define HSW_PWR_WELL_DEBUG                      0x4540C /* CTL4 */
4732 #define   HSW_PWR_WELL_ENABLE                   (1<<31)
4733 #define   HSW_PWR_WELL_STATE                    (1<<30)
4734 #define HSW_PWR_WELL_CTL5                       0x45410
4735 #define   HSW_PWR_WELL_ENABLE_SINGLE_STEP       (1<<31)
4736 #define   HSW_PWR_WELL_PWR_GATE_OVERRIDE        (1<<20)
4737 #define   HSW_PWR_WELL_FORCE_ON                 (1<<19)
4738 #define HSW_PWR_WELL_CTL6                       0x45414
4739
4740 /* Per-pipe DDI Function Control */
4741 #define TRANS_DDI_FUNC_CTL_A            0x60400
4742 #define TRANS_DDI_FUNC_CTL_B            0x61400
4743 #define TRANS_DDI_FUNC_CTL_C            0x62400
4744 #define TRANS_DDI_FUNC_CTL_EDP          0x6F400
4745 #define TRANS_DDI_FUNC_CTL(tran) _TRANSCODER(tran, TRANS_DDI_FUNC_CTL_A, \
4746                                                    TRANS_DDI_FUNC_CTL_B)
4747 #define  TRANS_DDI_FUNC_ENABLE          (1<<31)
4748 /* Those bits are ignored by pipe EDP since it can only connect to DDI A */
4749 #define  TRANS_DDI_PORT_MASK            (7<<28)
4750 #define  TRANS_DDI_SELECT_PORT(x)       ((x)<<28)
4751 #define  TRANS_DDI_PORT_NONE            (0<<28)
4752 #define  TRANS_DDI_MODE_SELECT_MASK     (7<<24)
4753 #define  TRANS_DDI_MODE_SELECT_HDMI     (0<<24)
4754 #define  TRANS_DDI_MODE_SELECT_DVI      (1<<24)
4755 #define  TRANS_DDI_MODE_SELECT_DP_SST   (2<<24)
4756 #define  TRANS_DDI_MODE_SELECT_DP_MST   (3<<24)
4757 #define  TRANS_DDI_MODE_SELECT_FDI      (4<<24)
4758 #define  TRANS_DDI_BPC_MASK             (7<<20)
4759 #define  TRANS_DDI_BPC_8                (0<<20)
4760 #define  TRANS_DDI_BPC_10               (1<<20)
4761 #define  TRANS_DDI_BPC_6                (2<<20)
4762 #define  TRANS_DDI_BPC_12               (3<<20)
4763 #define  TRANS_DDI_PVSYNC               (1<<17)
4764 #define  TRANS_DDI_PHSYNC               (1<<16)
4765 #define  TRANS_DDI_EDP_INPUT_MASK       (7<<12)
4766 #define  TRANS_DDI_EDP_INPUT_A_ON       (0<<12)
4767 #define  TRANS_DDI_EDP_INPUT_A_ONOFF    (4<<12)
4768 #define  TRANS_DDI_EDP_INPUT_B_ONOFF    (5<<12)
4769 #define  TRANS_DDI_EDP_INPUT_C_ONOFF    (6<<12)
4770 #define  TRANS_DDI_BFI_ENABLE           (1<<4)
4771
4772 /* DisplayPort Transport Control */
4773 #define DP_TP_CTL_A                     0x64040
4774 #define DP_TP_CTL_B                     0x64140
4775 #define DP_TP_CTL(port) _PORT(port, DP_TP_CTL_A, DP_TP_CTL_B)
4776 #define  DP_TP_CTL_ENABLE                       (1<<31)
4777 #define  DP_TP_CTL_MODE_SST                     (0<<27)
4778 #define  DP_TP_CTL_MODE_MST                     (1<<27)
4779 #define  DP_TP_CTL_ENHANCED_FRAME_ENABLE        (1<<18)
4780 #define  DP_TP_CTL_FDI_AUTOTRAIN                (1<<15)
4781 #define  DP_TP_CTL_LINK_TRAIN_MASK              (7<<8)
4782 #define  DP_TP_CTL_LINK_TRAIN_PAT1              (0<<8)
4783 #define  DP_TP_CTL_LINK_TRAIN_PAT2              (1<<8)
4784 #define  DP_TP_CTL_LINK_TRAIN_PAT3              (4<<8)
4785 #define  DP_TP_CTL_LINK_TRAIN_IDLE              (2<<8)
4786 #define  DP_TP_CTL_LINK_TRAIN_NORMAL            (3<<8)
4787 #define  DP_TP_CTL_SCRAMBLE_DISABLE             (1<<7)
4788
4789 /* DisplayPort Transport Status */
4790 #define DP_TP_STATUS_A                  0x64044
4791 #define DP_TP_STATUS_B                  0x64144
4792 #define DP_TP_STATUS(port) _PORT(port, DP_TP_STATUS_A, DP_TP_STATUS_B)
4793 #define  DP_TP_STATUS_IDLE_DONE         (1<<25)
4794 #define  DP_TP_STATUS_AUTOTRAIN_DONE    (1<<12)
4795
4796 /* DDI Buffer Control */
4797 #define DDI_BUF_CTL_A                           0x64000
4798 #define DDI_BUF_CTL_B                           0x64100
4799 #define DDI_BUF_CTL(port) _PORT(port, DDI_BUF_CTL_A, DDI_BUF_CTL_B)
4800 #define  DDI_BUF_CTL_ENABLE                     (1<<31)
4801 #define  DDI_BUF_EMP_400MV_0DB_HSW              (0<<24)   /* Sel0 */
4802 #define  DDI_BUF_EMP_400MV_3_5DB_HSW            (1<<24)   /* Sel1 */
4803 #define  DDI_BUF_EMP_400MV_6DB_HSW              (2<<24)   /* Sel2 */
4804 #define  DDI_BUF_EMP_400MV_9_5DB_HSW            (3<<24)   /* Sel3 */
4805 #define  DDI_BUF_EMP_600MV_0DB_HSW              (4<<24)   /* Sel4 */
4806 #define  DDI_BUF_EMP_600MV_3_5DB_HSW            (5<<24)   /* Sel5 */
4807 #define  DDI_BUF_EMP_600MV_6DB_HSW              (6<<24)   /* Sel6 */
4808 #define  DDI_BUF_EMP_800MV_0DB_HSW              (7<<24)   /* Sel7 */
4809 #define  DDI_BUF_EMP_800MV_3_5DB_HSW            (8<<24)   /* Sel8 */
4810 #define  DDI_BUF_EMP_MASK                       (0xf<<24)
4811 #define  DDI_BUF_PORT_REVERSAL                  (1<<16)
4812 #define  DDI_BUF_IS_IDLE                        (1<<7)
4813 #define  DDI_A_4_LANES                          (1<<4)
4814 #define  DDI_PORT_WIDTH(width)                  (((width) - 1) << 1)
4815 #define  DDI_INIT_DISPLAY_DETECTED              (1<<0)
4816
4817 /* DDI Buffer Translations */
4818 #define DDI_BUF_TRANS_A                         0x64E00
4819 #define DDI_BUF_TRANS_B                         0x64E60
4820 #define DDI_BUF_TRANS(port) _PORT(port, DDI_BUF_TRANS_A, DDI_BUF_TRANS_B)
4821
4822 /* Sideband Interface (SBI) is programmed indirectly, via
4823  * SBI_ADDR, which contains the register offset; and SBI_DATA,
4824  * which contains the payload */
4825 #define SBI_ADDR                        0xC6000
4826 #define SBI_DATA                        0xC6004
4827 #define SBI_CTL_STAT                    0xC6008
4828 #define  SBI_CTL_DEST_ICLK              (0x0<<16)
4829 #define  SBI_CTL_DEST_MPHY              (0x1<<16)
4830 #define  SBI_CTL_OP_IORD                (0x2<<8)
4831 #define  SBI_CTL_OP_IOWR                (0x3<<8)
4832 #define  SBI_CTL_OP_CRRD                (0x6<<8)
4833 #define  SBI_CTL_OP_CRWR                (0x7<<8)
4834 #define  SBI_RESPONSE_FAIL              (0x1<<1)
4835 #define  SBI_RESPONSE_SUCCESS           (0x0<<1)
4836 #define  SBI_BUSY                       (0x1<<0)
4837 #define  SBI_READY                      (0x0<<0)
4838
4839 /* SBI offsets */
4840 #define  SBI_SSCDIVINTPHASE6                    0x0600
4841 #define   SBI_SSCDIVINTPHASE_DIVSEL_MASK        ((0x7f)<<1)
4842 #define   SBI_SSCDIVINTPHASE_DIVSEL(x)          ((x)<<1)
4843 #define   SBI_SSCDIVINTPHASE_INCVAL_MASK        ((0x7f)<<8)
4844 #define   SBI_SSCDIVINTPHASE_INCVAL(x)          ((x)<<8)
4845 #define   SBI_SSCDIVINTPHASE_DIR(x)             ((x)<<15)
4846 #define   SBI_SSCDIVINTPHASE_PROPAGATE          (1<<0)
4847 #define  SBI_SSCCTL                             0x020c
4848 #define  SBI_SSCCTL6                            0x060C
4849 #define   SBI_SSCCTL_PATHALT                    (1<<3)
4850 #define   SBI_SSCCTL_DISABLE                    (1<<0)
4851 #define  SBI_SSCAUXDIV6                         0x0610
4852 #define   SBI_SSCAUXDIV_FINALDIV2SEL(x)         ((x)<<4)
4853 #define  SBI_DBUFF0                             0x2a00
4854 #define   SBI_DBUFF0_ENABLE                     (1<<0)
4855
4856 /* LPT PIXCLK_GATE */
4857 #define PIXCLK_GATE                     0xC6020
4858 #define  PIXCLK_GATE_UNGATE             (1<<0)
4859 #define  PIXCLK_GATE_GATE               (0<<0)
4860
4861 /* SPLL */
4862 #define SPLL_CTL                        0x46020
4863 #define  SPLL_PLL_ENABLE                (1<<31)
4864 #define  SPLL_PLL_SSC                   (1<<28)
4865 #define  SPLL_PLL_NON_SSC               (2<<28)
4866 #define  SPLL_PLL_FREQ_810MHz           (0<<26)
4867 #define  SPLL_PLL_FREQ_1350MHz          (1<<26)
4868
4869 /* WRPLL */
4870 #define WRPLL_CTL1                      0x46040
4871 #define WRPLL_CTL2                      0x46060
4872 #define  WRPLL_PLL_ENABLE               (1<<31)
4873 #define  WRPLL_PLL_SELECT_SSC           (0x01<<28)
4874 #define  WRPLL_PLL_SELECT_NON_SSC       (0x02<<28)
4875 #define  WRPLL_PLL_SELECT_LCPLL_2700    (0x03<<28)
4876 /* WRPLL divider programming */
4877 #define  WRPLL_DIVIDER_REFERENCE(x)     ((x)<<0)
4878 #define  WRPLL_DIVIDER_POST(x)          ((x)<<8)
4879 #define  WRPLL_DIVIDER_FEEDBACK(x)      ((x)<<16)
4880
4881 /* Port clock selection */
4882 #define PORT_CLK_SEL_A                  0x46100
4883 #define PORT_CLK_SEL_B                  0x46104
4884 #define PORT_CLK_SEL(port) _PORT(port, PORT_CLK_SEL_A, PORT_CLK_SEL_B)
4885 #define  PORT_CLK_SEL_LCPLL_2700        (0<<29)
4886 #define  PORT_CLK_SEL_LCPLL_1350        (1<<29)
4887 #define  PORT_CLK_SEL_LCPLL_810         (2<<29)
4888 #define  PORT_CLK_SEL_SPLL              (3<<29)
4889 #define  PORT_CLK_SEL_WRPLL1            (4<<29)
4890 #define  PORT_CLK_SEL_WRPLL2            (5<<29)
4891 #define  PORT_CLK_SEL_NONE              (7<<29)
4892
4893 /* Transcoder clock selection */
4894 #define TRANS_CLK_SEL_A                 0x46140
4895 #define TRANS_CLK_SEL_B                 0x46144
4896 #define TRANS_CLK_SEL(tran) _TRANSCODER(tran, TRANS_CLK_SEL_A, TRANS_CLK_SEL_B)
4897 /* For each transcoder, we need to select the corresponding port clock */
4898 #define  TRANS_CLK_SEL_DISABLED         (0x0<<29)
4899 #define  TRANS_CLK_SEL_PORT(x)          ((x+1)<<29)
4900
4901 #define _TRANSA_MSA_MISC                0x60410
4902 #define _TRANSB_MSA_MISC                0x61410
4903 #define TRANS_MSA_MISC(tran) _TRANSCODER(tran, _TRANSA_MSA_MISC, \
4904                                                _TRANSB_MSA_MISC)
4905 #define  TRANS_MSA_SYNC_CLK             (1<<0)
4906 #define  TRANS_MSA_6_BPC                (0<<5)
4907 #define  TRANS_MSA_8_BPC                (1<<5)
4908 #define  TRANS_MSA_10_BPC               (2<<5)
4909 #define  TRANS_MSA_12_BPC               (3<<5)
4910 #define  TRANS_MSA_16_BPC               (4<<5)
4911
4912 /* LCPLL Control */
4913 #define LCPLL_CTL                       0x130040
4914 #define  LCPLL_PLL_DISABLE              (1<<31)
4915 #define  LCPLL_PLL_LOCK                 (1<<30)
4916 #define  LCPLL_CLK_FREQ_MASK            (3<<26)
4917 #define  LCPLL_CLK_FREQ_450             (0<<26)
4918 #define  LCPLL_CD_CLOCK_DISABLE         (1<<25)
4919 #define  LCPLL_CD2X_CLOCK_DISABLE       (1<<23)
4920 #define  LCPLL_CD_SOURCE_FCLK           (1<<21)
4921
4922 /* Pipe WM_LINETIME - watermark line time */
4923 #define PIPE_WM_LINETIME_A              0x45270
4924 #define PIPE_WM_LINETIME_B              0x45274
4925 #define PIPE_WM_LINETIME(pipe) _PIPE(pipe, PIPE_WM_LINETIME_A, \
4926                                            PIPE_WM_LINETIME_B)
4927 #define   PIPE_WM_LINETIME_MASK                 (0x1ff)
4928 #define   PIPE_WM_LINETIME_TIME(x)              ((x))
4929 #define   PIPE_WM_LINETIME_IPS_LINETIME_MASK    (0x1ff<<16)
4930 #define   PIPE_WM_LINETIME_IPS_LINETIME(x)      ((x)<<16)
4931
4932 /* SFUSE_STRAP */
4933 #define SFUSE_STRAP                     0xc2014
4934 #define  SFUSE_STRAP_DDIB_DETECTED      (1<<2)
4935 #define  SFUSE_STRAP_DDIC_DETECTED      (1<<1)
4936 #define  SFUSE_STRAP_DDID_DETECTED      (1<<0)
4937
4938 #define WM_DBG                          0x45280
4939 #define  WM_DBG_DISALLOW_MULTIPLE_LP    (1<<0)
4940 #define  WM_DBG_DISALLOW_MAXFIFO        (1<<1)
4941 #define  WM_DBG_DISALLOW_SPRITE         (1<<2)
4942
4943 /* pipe CSC */
4944 #define _PIPE_A_CSC_COEFF_RY_GY 0x49010
4945 #define _PIPE_A_CSC_COEFF_BY    0x49014
4946 #define _PIPE_A_CSC_COEFF_RU_GU 0x49018
4947 #define _PIPE_A_CSC_COEFF_BU    0x4901c
4948 #define _PIPE_A_CSC_COEFF_RV_GV 0x49020
4949 #define _PIPE_A_CSC_COEFF_BV    0x49024
4950 #define _PIPE_A_CSC_MODE        0x49028
4951 #define   CSC_BLACK_SCREEN_OFFSET       (1 << 2)
4952 #define   CSC_POSITION_BEFORE_GAMMA     (1 << 1)
4953 #define   CSC_MODE_YUV_TO_RGB           (1 << 0)
4954 #define _PIPE_A_CSC_PREOFF_HI   0x49030
4955 #define _PIPE_A_CSC_PREOFF_ME   0x49034
4956 #define _PIPE_A_CSC_PREOFF_LO   0x49038
4957 #define _PIPE_A_CSC_POSTOFF_HI  0x49040
4958 #define _PIPE_A_CSC_POSTOFF_ME  0x49044
4959 #define _PIPE_A_CSC_POSTOFF_LO  0x49048
4960
4961 #define _PIPE_B_CSC_COEFF_RY_GY 0x49110
4962 #define _PIPE_B_CSC_COEFF_BY    0x49114
4963 #define _PIPE_B_CSC_COEFF_RU_GU 0x49118
4964 #define _PIPE_B_CSC_COEFF_BU    0x4911c
4965 #define _PIPE_B_CSC_COEFF_RV_GV 0x49120
4966 #define _PIPE_B_CSC_COEFF_BV    0x49124
4967 #define _PIPE_B_CSC_MODE        0x49128
4968 #define _PIPE_B_CSC_PREOFF_HI   0x49130
4969 #define _PIPE_B_CSC_PREOFF_ME   0x49134
4970 #define _PIPE_B_CSC_PREOFF_LO   0x49138
4971 #define _PIPE_B_CSC_POSTOFF_HI  0x49140
4972 #define _PIPE_B_CSC_POSTOFF_ME  0x49144
4973 #define _PIPE_B_CSC_POSTOFF_LO  0x49148
4974
4975 #define PIPE_CSC_COEFF_RY_GY(pipe) _PIPE(pipe, _PIPE_A_CSC_COEFF_RY_GY, _PIPE_B_CSC_COEFF_RY_GY)
4976 #define PIPE_CSC_COEFF_BY(pipe) _PIPE(pipe, _PIPE_A_CSC_COEFF_BY, _PIPE_B_CSC_COEFF_BY)
4977 #define PIPE_CSC_COEFF_RU_GU(pipe) _PIPE(pipe, _PIPE_A_CSC_COEFF_RU_GU, _PIPE_B_CSC_COEFF_RU_GU)
4978 #define PIPE_CSC_COEFF_BU(pipe) _PIPE(pipe, _PIPE_A_CSC_COEFF_BU, _PIPE_B_CSC_COEFF_BU)
4979 #define PIPE_CSC_COEFF_RV_GV(pipe) _PIPE(pipe, _PIPE_A_CSC_COEFF_RV_GV, _PIPE_B_CSC_COEFF_RV_GV)
4980 #define PIPE_CSC_COEFF_BV(pipe) _PIPE(pipe, _PIPE_A_CSC_COEFF_BV, _PIPE_B_CSC_COEFF_BV)
4981 #define PIPE_CSC_MODE(pipe) _PIPE(pipe, _PIPE_A_CSC_MODE, _PIPE_B_CSC_MODE)
4982 #define PIPE_CSC_PREOFF_HI(pipe) _PIPE(pipe, _PIPE_A_CSC_PREOFF_HI, _PIPE_B_CSC_PREOFF_HI)
4983 #define PIPE_CSC_PREOFF_ME(pipe) _PIPE(pipe, _PIPE_A_CSC_PREOFF_ME, _PIPE_B_CSC_PREOFF_ME)
4984 #define PIPE_CSC_PREOFF_LO(pipe) _PIPE(pipe, _PIPE_A_CSC_PREOFF_LO, _PIPE_B_CSC_PREOFF_LO)
4985 #define PIPE_CSC_POSTOFF_HI(pipe) _PIPE(pipe, _PIPE_A_CSC_POSTOFF_HI, _PIPE_B_CSC_POSTOFF_HI)
4986 #define PIPE_CSC_POSTOFF_ME(pipe) _PIPE(pipe, _PIPE_A_CSC_POSTOFF_ME, _PIPE_B_CSC_POSTOFF_ME)
4987 #define PIPE_CSC_POSTOFF_LO(pipe) _PIPE(pipe, _PIPE_A_CSC_POSTOFF_LO, _PIPE_B_CSC_POSTOFF_LO)
4988
4989 #endif /* _I915_REG_H_ */