drivers/gpu/drm/i915/intel_dsi_panel_vbt.c

   1 /*
   2  * Copyright © 2014 Intel Corporation
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice (including the next
  12  * paragraph) shall be included in all copies or substantial portions of the
  13  * Software.
  14  *
  15  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  16  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  17  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  18  * THE AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
  19  * LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING
  20  * FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER
  21  * DEALINGS IN THE SOFTWARE.
  22  *
  23  * Author: Shobhit Kumar <shobhit.kumar@intel.com>
  24  *
  25  */
  26
  27 #include <drm/drmP.h>
  28 #include <drm/drm_crtc.h>
  29 #include <drm/drm_edid.h>
  30 #include <drm/i915_drm.h>
  31 #include <drm/drm_panel.h>
  32 #include <linux/slab.h>
  33 #include <video/mipi_display.h>
  34 #include <asm/intel-mid.h>
  35 #include <video/mipi_display.h>
  36 #include "i915_drv.h"
  37 #include "intel_drv.h"
  38 #include "intel_dsi.h"
  39 #include "intel_dsi_cmd.h"
  40
  41 struct vbt_panel {
  42         struct drm_panel panel;
  43         struct intel_dsi *intel_dsi;
  44 };
  45
  46 static inline struct vbt_panel *to_vbt_panel(struct drm_panel *panel)
  47 {
  48         return container_of(panel, struct vbt_panel, panel);
  49 }
  50
  51 #define MIPI_TRANSFER_MODE_SHIFT        0
  52 #define MIPI_VIRTUAL_CHANNEL_SHIFT      1
  53 #define MIPI_PORT_SHIFT                 3
  54
  55 #define PREPARE_CNT_MAX         0x3F
  56 #define EXIT_ZERO_CNT_MAX       0x3F
  57 #define CLK_ZERO_CNT_MAX        0xFF
  58 #define TRAIL_CNT_MAX           0x1F
  59
  60 #define NS_KHZ_RATIO 1000000
  61
  62 #define GPI0_NC_0_HV_DDI0_HPD           0x4130
  63 #define GPIO_NC_0_HV_DDI0_PAD           0x4138
  64 #define GPIO_NC_1_HV_DDI0_DDC_SDA       0x4120
  65 #define GPIO_NC_1_HV_DDI0_DDC_SDA_PAD   0x4128
  66 #define GPIO_NC_2_HV_DDI0_DDC_SCL       0x4110
  67 #define GPIO_NC_2_HV_DDI0_DDC_SCL_PAD   0x4118
  68 #define GPIO_NC_3_PANEL0_VDDEN          0x4140
  69 #define GPIO_NC_3_PANEL0_VDDEN_PAD      0x4148
  70 #define GPIO_NC_4_PANEL0_BLKEN          0x4150
  71 #define GPIO_NC_4_PANEL0_BLKEN_PAD      0x4158
  72 #define GPIO_NC_5_PANEL0_BLKCTL         0x4160
  73 #define GPIO_NC_5_PANEL0_BLKCTL_PAD     0x4168
  74 #define GPIO_NC_6_PCONF0                0x4180
  75 #define GPIO_NC_6_PAD                   0x4188
  76 #define GPIO_NC_7_PCONF0                0x4190
  77 #define GPIO_NC_7_PAD                   0x4198
  78 #define GPIO_NC_8_PCONF0                0x4170
  79 #define GPIO_NC_8_PAD                   0x4178
  80 #define GPIO_NC_9_PCONF0                0x4100
  81 #define GPIO_NC_9_PAD                   0x4108
  82 #define GPIO_NC_10_PCONF0               0x40E0
  83 #define GPIO_NC_10_PAD                  0x40E8
  84 #define GPIO_NC_11_PCONF0               0x40F0
  85 #define GPIO_NC_11_PAD                  0x40F8
  86
  87 struct gpio_table {
  88         u16 function_reg;
  89         u16 pad_reg;
  90         u8 init;
  91 };
  92
  93 static struct gpio_table gtable[] = {
  94         { GPI0_NC_0_HV_DDI0_HPD, GPIO_NC_0_HV_DDI0_PAD, 0 },
  95         { GPIO_NC_1_HV_DDI0_DDC_SDA, GPIO_NC_1_HV_DDI0_DDC_SDA_PAD, 0 },
  96         { GPIO_NC_2_HV_DDI0_DDC_SCL, GPIO_NC_2_HV_DDI0_DDC_SCL_PAD, 0 },
  97         { GPIO_NC_3_PANEL0_VDDEN, GPIO_NC_3_PANEL0_VDDEN_PAD, 0 },
  98         { GPIO_NC_4_PANEL0_BLKEN, GPIO_NC_4_PANEL0_BLKEN_PAD, 0 },
  99         { GPIO_NC_5_PANEL0_BLKCTL, GPIO_NC_5_PANEL0_BLKCTL_PAD, 0 },
 100         { GPIO_NC_6_PCONF0, GPIO_NC_6_PAD, 0 },
 101         { GPIO_NC_7_PCONF0, GPIO_NC_7_PAD, 0 },
 102         { GPIO_NC_8_PCONF0, GPIO_NC_8_PAD, 0 },
 103         { GPIO_NC_9_PCONF0, GPIO_NC_9_PAD, 0 },
 104         { GPIO_NC_10_PCONF0, GPIO_NC_10_PAD, 0},
 105         { GPIO_NC_11_PCONF0, GPIO_NC_11_PAD, 0}
 106 };
 107
 108 static inline enum port intel_dsi_seq_port_to_port(u8 port)
 109 {
 110         return port ? PORT_C : PORT_A;
 111 }
 112
 113 static const u8 *mipi_exec_send_packet(struct intel_dsi *intel_dsi,
 114                                        const u8 *data)
 115 {
 116         u8 type, byte, mode, vc, seq_port;
 117         u16 len;
 118         enum port port;
 119
 120         byte = *data++;
 121         mode = (byte >> MIPI_TRANSFER_MODE_SHIFT) & 0x1;
 122         vc = (byte >> MIPI_VIRTUAL_CHANNEL_SHIFT) & 0x3;
 123         seq_port = (byte >> MIPI_PORT_SHIFT) & 0x3;
 124
 125         /* For DSI single link on Port A & C, the seq_port value which is
 126          * parsed from Sequence Block#53 of VBT has been set to 0
 127          * Now, read/write of packets for the DSI single link on Port A and
 128          * Port C will based on the DVO port from VBT block 2.
 129          */
 130         if (intel_dsi->ports == (1 << PORT_C))
 131                 port = PORT_C;
 132         else
 133                 port = intel_dsi_seq_port_to_port(seq_port);
 134         /* LP or HS mode */
 135         intel_dsi->hs = mode;
 136
 137         /* get packet type and increment the pointer */
 138         type = *data++;
 139
 140         len = *((u16 *) data);
 141         data += 2;
 142
 143         switch (type) {
 144         case MIPI_DSI_GENERIC_SHORT_WRITE_0_PARAM:
 145                 dsi_vc_generic_write_0(intel_dsi, vc, port);
 146                 break;
 147         case MIPI_DSI_GENERIC_SHORT_WRITE_1_PARAM:
 148                 dsi_vc_generic_write_1(intel_dsi, vc, *data, port);
 149                 break;
 150         case MIPI_DSI_GENERIC_SHORT_WRITE_2_PARAM:
 151                 dsi_vc_generic_write_2(intel_dsi, vc, *data, *(data + 1), port);
 152                 break;
 153         case MIPI_DSI_GENERIC_READ_REQUEST_0_PARAM:
 154         case MIPI_DSI_GENERIC_READ_REQUEST_1_PARAM:
 155         case MIPI_DSI_GENERIC_READ_REQUEST_2_PARAM:
 156                 DRM_DEBUG_DRIVER("Generic Read not yet implemented or used\n");
 157                 break;
 158         case MIPI_DSI_GENERIC_LONG_WRITE:
 159                 dsi_vc_generic_write(intel_dsi, vc, data, len, port);
 160                 break;
 161         case MIPI_DSI_DCS_SHORT_WRITE:
 162                 dsi_vc_dcs_write_0(intel_dsi, vc, *data, port);
 163                 break;
 164         case MIPI_DSI_DCS_SHORT_WRITE_PARAM:
 165                 dsi_vc_dcs_write_1(intel_dsi, vc, *data, *(data + 1), port);
 166                 break;
 167         case MIPI_DSI_DCS_READ:
 168                 DRM_DEBUG_DRIVER("DCS Read not yet implemented or used\n");
 169                 break;
 170         case MIPI_DSI_DCS_LONG_WRITE:
 171                 dsi_vc_dcs_write(intel_dsi, vc, data, len, port);
 172                 break;
 173         }
 174
 175         data += len;
 176
 177         return data;
 178 }
 179
 180 static const u8 *mipi_exec_delay(struct intel_dsi *intel_dsi, const u8 *data)
 181 {
 182         u32 delay = *((const u32 *) data);
 183
 184         usleep_range(delay, delay + 10);
 185         data += 4;
 186
 187         return data;
 188 }
 189
 190 static const u8 *mipi_exec_gpio(struct intel_dsi *intel_dsi, const u8 *data)
 191 {
 192         u8 gpio, action;
 193         u16 function, pad;
 194         u32 val;
 195         struct drm_device *dev = intel_dsi->base.base.dev;
 196         struct drm_i915_private *dev_priv = dev->dev_private;
 197
 198         gpio = *data++;
 199
 200         /* pull up/down */
 201         action = *data++;
 202
 203         function = gtable[gpio].function_reg;
 204         pad = gtable[gpio].pad_reg;
 205
 206         mutex_lock(&dev_priv->dpio_lock);
 207         if (!gtable[gpio].init) {
 208                 /* program the function */
 209                 /* FIXME: remove constant below */
 210                 vlv_gpio_nc_write(dev_priv, function, 0x2000CC00);
 211                 gtable[gpio].init = 1;
 212         }
 213
 214         val = 0x4 | action;
 215
 216         /* pull up/down */
 217         vlv_gpio_nc_write(dev_priv, pad, val);
 218         mutex_unlock(&dev_priv->dpio_lock);
 219
 220         return data;
 221 }
 222
 223 typedef const u8 * (*fn_mipi_elem_exec)(struct intel_dsi *intel_dsi,
 224                                         const u8 *data);
 225 static const fn_mipi_elem_exec exec_elem[] = {
 226         NULL, /* reserved */
 227         mipi_exec_send_packet,
 228         mipi_exec_delay,
 229         mipi_exec_gpio,
 230         NULL, /* status read; later */
 231 };
 232
 233 /*
 234  * MIPI Sequence from VBT #53 parsing logic
 235  * We have already separated each seqence during bios parsing
 236  * Following is generic execution function for any sequence
 237  */
 238
 239 static const char * const seq_name[] = {
 240         "UNDEFINED",
 241         "MIPI_SEQ_ASSERT_RESET",
 242         "MIPI_SEQ_INIT_OTP",
 243         "MIPI_SEQ_DISPLAY_ON",
 244         "MIPI_SEQ_DISPLAY_OFF",
 245         "MIPI_SEQ_DEASSERT_RESET"
 246 };
 247
 248 static void generic_exec_sequence(struct intel_dsi *intel_dsi, const u8 *data)
 249 {
 250         fn_mipi_elem_exec mipi_elem_exec;
 251         int index;
 252
 253         if (!data)
 254                 return;
 255
 256         DRM_DEBUG_DRIVER("Starting MIPI sequence - %s\n", seq_name[*data]);
 257
 258         /* go to the first element of the sequence */
 259         data++;
 260
 261         /* parse each byte till we reach end of sequence byte - 0x00 */
 262         while (1) {
 263                 index = *data;
 264                 mipi_elem_exec = exec_elem[index];
 265                 if (!mipi_elem_exec) {
 266                         DRM_ERROR("Unsupported MIPI element, skipping sequence execution\n");
 267                         return;
 268                 }
 269
 270                 /* goto element payload */
 271                 data++;
 272
 273                 /* execute the element specific rotines */
 274                 data = mipi_elem_exec(intel_dsi, data);
 275
 276                 /*
 277                  * After processing the element, data should point to
 278                  * next element or end of sequence
 279                  * check if have we reached end of sequence
 280                  */
 281                 if (*data == 0x00)
 282                         break;
 283         }
 284 }
 285
 286 static int vbt_panel_prepare(struct drm_panel *panel)
 287 {
 288         struct vbt_panel *vbt_panel = to_vbt_panel(panel);
 289         struct intel_dsi *intel_dsi = vbt_panel->intel_dsi;
 290         struct drm_device *dev = intel_dsi->base.base.dev;
 291         struct drm_i915_private *dev_priv = dev->dev_private;
 292         const u8 *sequence;
 293
 294         sequence = dev_priv->vbt.dsi.sequence[MIPI_SEQ_ASSERT_RESET];
 295         generic_exec_sequence(intel_dsi, sequence);
 296
 297         sequence = dev_priv->vbt.dsi.sequence[MIPI_SEQ_INIT_OTP];
 298         generic_exec_sequence(intel_dsi, sequence);
 299
 300         return 0;
 301 }
 302
 303 static int vbt_panel_unprepare(struct drm_panel *panel)
 304 {
 305         struct vbt_panel *vbt_panel = to_vbt_panel(panel);
 306         struct intel_dsi *intel_dsi = vbt_panel->intel_dsi;
 307         struct drm_device *dev = intel_dsi->base.base.dev;
 308         struct drm_i915_private *dev_priv = dev->dev_private;
 309         const u8 *sequence;
 310
 311         sequence = dev_priv->vbt.dsi.sequence[MIPI_SEQ_DEASSERT_RESET];
 312         generic_exec_sequence(intel_dsi, sequence);
 313
 314         return 0;
 315 }
 316
 317 static int vbt_panel_enable(struct drm_panel *panel)
 318 {
 319         struct vbt_panel *vbt_panel = to_vbt_panel(panel);
 320         struct intel_dsi *intel_dsi = vbt_panel->intel_dsi;
 321         struct drm_device *dev = intel_dsi->base.base.dev;
 322         struct drm_i915_private *dev_priv = dev->dev_private;
 323         const u8 *sequence;
 324
 325         sequence = dev_priv->vbt.dsi.sequence[MIPI_SEQ_DISPLAY_ON];
 326         generic_exec_sequence(intel_dsi, sequence);
 327
 328         return 0;
 329 }
 330
 331 static int vbt_panel_disable(struct drm_panel *panel)
 332 {
 333         struct vbt_panel *vbt_panel = to_vbt_panel(panel);
 334         struct intel_dsi *intel_dsi = vbt_panel->intel_dsi;
 335         struct drm_device *dev = intel_dsi->base.base.dev;
 336         struct drm_i915_private *dev_priv = dev->dev_private;
 337         const u8 *sequence;
 338
 339         sequence = dev_priv->vbt.dsi.sequence[MIPI_SEQ_DISPLAY_OFF];
 340         generic_exec_sequence(intel_dsi, sequence);
 341
 342         return 0;
 343 }
 344
 345 static int vbt_panel_get_modes(struct drm_panel *panel)
 346 {
 347         struct vbt_panel *vbt_panel = to_vbt_panel(panel);
 348         struct intel_dsi *intel_dsi = vbt_panel->intel_dsi;
 349         struct drm_device *dev = intel_dsi->base.base.dev;
 350         struct drm_i915_private *dev_priv = dev->dev_private;
 351         struct drm_display_mode *mode;
 352
 353         if (!panel->connector)
 354                 return 0;
 355
 356         mode = drm_mode_duplicate(dev, dev_priv->vbt.lfp_lvds_vbt_mode);
 357         if (!mode)
 358                 return 0;
 359
 360         mode->type |= DRM_MODE_TYPE_PREFERRED;
 361
 362         drm_mode_probed_add(panel->connector, mode);
 363
 364         return 1;
 365 }
 366
 367 static const struct drm_panel_funcs vbt_panel_funcs = {
 368         .disable = vbt_panel_disable,
 369         .unprepare = vbt_panel_unprepare,
 370         .prepare = vbt_panel_prepare,
 371         .enable = vbt_panel_enable,
 372         .get_modes = vbt_panel_get_modes,
 373 };
 374
 375 struct drm_panel *vbt_panel_init(struct intel_dsi *intel_dsi, u16 panel_id)
 376 {
 377         struct drm_device *dev = intel_dsi->base.base.dev;
 378         struct drm_i915_private *dev_priv = dev->dev_private;
 379         struct mipi_config *mipi_config = dev_priv->vbt.dsi.config;
 380         struct mipi_pps_data *pps = dev_priv->vbt.dsi.pps;
 381         struct drm_display_mode *mode = dev_priv->vbt.lfp_lvds_vbt_mode;
 382         struct vbt_panel *vbt_panel;
 383         u32 bits_per_pixel = 24;
 384         u32 tlpx_ns, extra_byte_count, bitrate, tlpx_ui;
 385         u32 ui_num, ui_den;
 386         u32 prepare_cnt, exit_zero_cnt, clk_zero_cnt, trail_cnt;
 387         u32 ths_prepare_ns, tclk_trail_ns;
 388         u32 tclk_prepare_clkzero, ths_prepare_hszero;
 389         u32 lp_to_hs_switch, hs_to_lp_switch;
 390         u32 pclk, computed_ddr;
 391         u16 burst_mode_ratio;
 392
 393         DRM_DEBUG_KMS("\n");
 394
 395         intel_dsi->eotp_pkt = mipi_config->eot_pkt_disabled ? 0 : 1;
 396         intel_dsi->clock_stop = mipi_config->enable_clk_stop ? 1 : 0;
 397         intel_dsi->lane_count = mipi_config->lane_cnt + 1;
 398         intel_dsi->pixel_format = mipi_config->videomode_color_format << 7;
 399         intel_dsi->dual_link = mipi_config->dual_link;
 400         intel_dsi->pixel_overlap = mipi_config->pixel_overlap;
 401
 402         if (intel_dsi->pixel_format == VID_MODE_FORMAT_RGB666)
 403                 bits_per_pixel = 18;
 404         else if (intel_dsi->pixel_format == VID_MODE_FORMAT_RGB565)
 405                 bits_per_pixel = 16;
 406
 407         intel_dsi->operation_mode = mipi_config->is_cmd_mode;
 408         intel_dsi->video_mode_format = mipi_config->video_transfer_mode;
 409         intel_dsi->escape_clk_div = mipi_config->byte_clk_sel;
 410         intel_dsi->lp_rx_timeout = mipi_config->lp_rx_timeout;
 411         intel_dsi->turn_arnd_val = mipi_config->turn_around_timeout;
 412         intel_dsi->rst_timer_val = mipi_config->device_reset_timer;
 413         intel_dsi->init_count = mipi_config->master_init_timer;
 414         intel_dsi->bw_timer = mipi_config->dbi_bw_timer;
 415         intel_dsi->video_frmt_cfg_bits =
 416                 mipi_config->bta_enabled ? DISABLE_VIDEO_BTA : 0;
 417
 418         pclk = mode->clock;
 419
 420         /* In dual link mode each port needs half of pixel clock */
 421         if (intel_dsi->dual_link) {
 422                 pclk = pclk / 2;
 423
 424                 /* we can enable pixel_overlap if needed by panel. In this
 425                  * case we need to increase the pixelclock for extra pixels
 426                  */
 427                 if (intel_dsi->dual_link == DSI_DUAL_LINK_FRONT_BACK) {
 428                         pclk += DIV_ROUND_UP(mode->vtotal *
 429                                                 intel_dsi->pixel_overlap *
 430                                                 60, 1000);
 431                 }
 432         }
 433
 434         /* Burst Mode Ratio
 435          * Target ddr frequency from VBT / non burst ddr freq
 436          * multiply by 100 to preserve remainder
 437          */
 438         if (intel_dsi->video_mode_format == VIDEO_MODE_BURST) {
 439                 if (mipi_config->target_burst_mode_freq) {
 440                         computed_ddr =
 441                                 (pclk * bits_per_pixel) / intel_dsi->lane_count;
 442
 443                         if (mipi_config->target_burst_mode_freq <
 444                                                                 computed_ddr) {
 445                                 DRM_ERROR("Burst mode freq is less than computed\n");
 446                                 return NULL;
 447                         }
 448
 449                         burst_mode_ratio = DIV_ROUND_UP(
 450                                 mipi_config->target_burst_mode_freq * 100,
 451                                 computed_ddr);
 452
 453                         pclk = DIV_ROUND_UP(pclk * burst_mode_ratio, 100);
 454                 } else {
 455                         DRM_ERROR("Burst mode target is not set\n");
 456                         return NULL;
 457                 }
 458         } else
 459                 burst_mode_ratio = 100;
 460
 461         intel_dsi->burst_mode_ratio = burst_mode_ratio;
 462         intel_dsi->pclk = pclk;
 463
 464         bitrate = (pclk * bits_per_pixel) / intel_dsi->lane_count;
 465
 466         switch (intel_dsi->escape_clk_div) {
 467         case 0:
 468                 tlpx_ns = 50;
 469                 break;
 470         case 1:
 471                 tlpx_ns = 100;
 472                 break;
 473
 474         case 2:
 475                 tlpx_ns = 200;
 476                 break;
 477         default:
 478                 tlpx_ns = 50;
 479                 break;
 480         }
 481
 482         switch (intel_dsi->lane_count) {
 483         case 1:
 484         case 2:
 485                 extra_byte_count = 2;
 486                 break;
 487         case 3:
 488                 extra_byte_count = 4;
 489                 break;
 490         case 4:
 491         default:
 492                 extra_byte_count = 3;
 493                 break;
 494         }
 495
 496         /*
 497          * ui(s) = 1/f [f in hz]
 498          * ui(ns) = 10^9 / (f*10^6) [f in Mhz] -> 10^3/f(Mhz)
 499          */
 500
 501         /* in Kbps */
 502         ui_num = NS_KHZ_RATIO;
 503         ui_den = bitrate;
 504
 505         tclk_prepare_clkzero = mipi_config->tclk_prepare_clkzero;
 506         ths_prepare_hszero = mipi_config->ths_prepare_hszero;
 507
 508         /*
 509          * B060
 510          * LP byte clock = TLPX/ (8UI)
 511          */
 512         intel_dsi->lp_byte_clk = DIV_ROUND_UP(tlpx_ns * ui_den, 8 * ui_num);
 513
 514         /* count values in UI = (ns value) * (bitrate / (2 * 10^6))
 515          *
 516          * Since txddrclkhs_i is 2xUI, all the count values programmed in
 517          * DPHY param register are divided by 2
 518          *
 519          * prepare count
 520          */
 521         ths_prepare_ns = max(mipi_config->ths_prepare,
 522                              mipi_config->tclk_prepare);
 523         prepare_cnt = DIV_ROUND_UP(ths_prepare_ns * ui_den, ui_num * 2);
 524
 525         /* exit zero count */
 526         exit_zero_cnt = DIV_ROUND_UP(
 527                                 (ths_prepare_hszero - ths_prepare_ns) * ui_den,
 528                                 ui_num * 2
 529                                 );
 530
 531         /*
 532          * Exit zero  is unified val ths_zero and ths_exit
 533          * minimum value for ths_exit = 110ns
 534          * min (exit_zero_cnt * 2) = 110/UI
 535          * exit_zero_cnt = 55/UI
 536          */
 537          if (exit_zero_cnt < (55 * ui_den / ui_num))
 538                 if ((55 * ui_den) % ui_num)
 539                         exit_zero_cnt += 1;
 540
 541         /* clk zero count */
 542         clk_zero_cnt = DIV_ROUND_UP(
 543                         (tclk_prepare_clkzero - ths_prepare_ns)
 544                         * ui_den, 2 * ui_num);
 545
 546         /* trail count */
 547         tclk_trail_ns = max(mipi_config->tclk_trail, mipi_config->ths_trail);
 548         trail_cnt = DIV_ROUND_UP(tclk_trail_ns * ui_den, 2 * ui_num);
 549
 550         if (prepare_cnt > PREPARE_CNT_MAX ||
 551                 exit_zero_cnt > EXIT_ZERO_CNT_MAX ||
 552                 clk_zero_cnt > CLK_ZERO_CNT_MAX ||
 553                 trail_cnt > TRAIL_CNT_MAX)
 554                 DRM_DEBUG_DRIVER("Values crossing maximum limits, restricting to max values\n");
 555
 556         if (prepare_cnt > PREPARE_CNT_MAX)
 557                 prepare_cnt = PREPARE_CNT_MAX;
 558
 559         if (exit_zero_cnt > EXIT_ZERO_CNT_MAX)
 560                 exit_zero_cnt = EXIT_ZERO_CNT_MAX;
 561
 562         if (clk_zero_cnt > CLK_ZERO_CNT_MAX)
 563                 clk_zero_cnt = CLK_ZERO_CNT_MAX;
 564
 565         if (trail_cnt > TRAIL_CNT_MAX)
 566                 trail_cnt = TRAIL_CNT_MAX;
 567
 568         /* B080 */
 569         intel_dsi->dphy_reg = exit_zero_cnt << 24 | trail_cnt << 16 |
 570                                                 clk_zero_cnt << 8 | prepare_cnt;
 571
 572         /*
 573          * LP to HS switch count = 4TLPX + PREP_COUNT * 2 + EXIT_ZERO_COUNT * 2
 574          *                                      + 10UI + Extra Byte Count
 575          *
 576          * HS to LP switch count = THS-TRAIL + 2TLPX + Extra Byte Count
 577          * Extra Byte Count is calculated according to number of lanes.
 578          * High Low Switch Count is the Max of LP to HS and
 579          * HS to LP switch count
 580          *
 581          */
 582         tlpx_ui = DIV_ROUND_UP(tlpx_ns * ui_den, ui_num);
 583
 584         /* B044 */
 585         /* FIXME:
 586          * The comment above does not match with the code */
 587         lp_to_hs_switch = DIV_ROUND_UP(4 * tlpx_ui + prepare_cnt * 2 +
 588                                                 exit_zero_cnt * 2 + 10, 8);
 589
 590         hs_to_lp_switch = DIV_ROUND_UP(mipi_config->ths_trail + 2 * tlpx_ui, 8);
 591
 592         intel_dsi->hs_to_lp_count = max(lp_to_hs_switch, hs_to_lp_switch);
 593         intel_dsi->hs_to_lp_count += extra_byte_count;
 594
 595         /* B088 */
 596         /* LP -> HS for clock lanes
 597          * LP clk sync + LP11 + LP01 + tclk_prepare + tclk_zero +
 598          *                                              extra byte count
 599          * 2TPLX + 1TLPX + 1 TPLX(in ns) + prepare_cnt * 2 + clk_zero_cnt *
 600          *                                      2(in UI) + extra byte count
 601          * In byteclks = (4TLPX + prepare_cnt * 2 + clk_zero_cnt *2 (in UI)) /
 602          *                                      8 + extra byte count
 603          */
 604         intel_dsi->clk_lp_to_hs_count =
 605                 DIV_ROUND_UP(
 606                         4 * tlpx_ui + prepare_cnt * 2 +
 607                         clk_zero_cnt * 2,
 608                         8);
 609
 610         intel_dsi->clk_lp_to_hs_count += extra_byte_count;
 611
 612         /* HS->LP for Clock Lanes
 613          * Low Power clock synchronisations + 1Tx byteclk + tclk_trail +
 614          *                                              Extra byte count
 615          * 2TLPX + 8UI + (trail_count*2)(in UI) + Extra byte count
 616          * In byteclks = (2*TLpx(in UI) + trail_count*2 +8)(in UI)/8 +
 617          *                                              Extra byte count
 618          */
 619         intel_dsi->clk_hs_to_lp_count =
 620                 DIV_ROUND_UP(2 * tlpx_ui + trail_cnt * 2 + 8,
 621                         8);
 622         intel_dsi->clk_hs_to_lp_count += extra_byte_count;
 623
 624         DRM_DEBUG_KMS("Eot %s\n", intel_dsi->eotp_pkt ? "enabled" : "disabled");
 625         DRM_DEBUG_KMS("Clockstop %s\n", intel_dsi->clock_stop ?
 626                                                 "disabled" : "enabled");
 627         DRM_DEBUG_KMS("Mode %s\n", intel_dsi->operation_mode ? "command" : "video");
 628         if (intel_dsi->dual_link == DSI_DUAL_LINK_FRONT_BACK)
 629                 DRM_DEBUG_KMS("Dual link: DSI_DUAL_LINK_FRONT_BACK\n");
 630         else if (intel_dsi->dual_link == DSI_DUAL_LINK_PIXEL_ALT)
 631                 DRM_DEBUG_KMS("Dual link: DSI_DUAL_LINK_PIXEL_ALT\n");
 632         else
 633                 DRM_DEBUG_KMS("Dual link: NONE\n");
 634         DRM_DEBUG_KMS("Pixel Format %d\n", intel_dsi->pixel_format);
 635         DRM_DEBUG_KMS("TLPX %d\n", intel_dsi->escape_clk_div);
 636         DRM_DEBUG_KMS("LP RX Timeout 0x%x\n", intel_dsi->lp_rx_timeout);
 637         DRM_DEBUG_KMS("Turnaround Timeout 0x%x\n", intel_dsi->turn_arnd_val);
 638         DRM_DEBUG_KMS("Init Count 0x%x\n", intel_dsi->init_count);
 639         DRM_DEBUG_KMS("HS to LP Count 0x%x\n", intel_dsi->hs_to_lp_count);
 640         DRM_DEBUG_KMS("LP Byte Clock %d\n", intel_dsi->lp_byte_clk);
 641         DRM_DEBUG_KMS("DBI BW Timer 0x%x\n", intel_dsi->bw_timer);
 642         DRM_DEBUG_KMS("LP to HS Clock Count 0x%x\n", intel_dsi->clk_lp_to_hs_count);
 643         DRM_DEBUG_KMS("HS to LP Clock Count 0x%x\n", intel_dsi->clk_hs_to_lp_count);
 644         DRM_DEBUG_KMS("BTA %s\n",
 645                         intel_dsi->video_frmt_cfg_bits & DISABLE_VIDEO_BTA ?
 646                         "disabled" : "enabled");
 647
 648         /* delays in VBT are in unit of 100us, so need to convert
 649          * here in ms
 650          * Delay (100us) * 100 /1000 = Delay / 10 (ms) */
 651         intel_dsi->backlight_off_delay = pps->bl_disable_delay / 10;
 652         intel_dsi->backlight_on_delay = pps->bl_enable_delay / 10;
 653         intel_dsi->panel_on_delay = pps->panel_on_delay / 10;
 654         intel_dsi->panel_off_delay = pps->panel_off_delay / 10;
 655         intel_dsi->panel_pwr_cycle_delay = pps->panel_power_cycle_delay / 10;
 656
 657         /* This is cheating a bit with the cleanup. */
 658         vbt_panel = devm_kzalloc(dev->dev, sizeof(*vbt_panel), GFP_KERNEL);
 659
 660         vbt_panel->intel_dsi = intel_dsi;
 661         drm_panel_init(&vbt_panel->panel);
 662         vbt_panel->panel.funcs = &vbt_panel_funcs;
 663         drm_panel_add(&vbt_panel->panel);
 664
 665         return &vbt_panel->panel;
 666 }