drivers/gpu/drm/i915/intel_psr.c

   1 /*
   2  * Copyright © 2014 Intel Corporation
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice (including the next
  12  * paragraph) shall be included in all copies or substantial portions of the
  13  * Software.
  14  *
  15  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  16  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  17  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  18  * THE AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
  19  * LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING
  20  * FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER
  21  * DEALINGS IN THE SOFTWARE.
  22  */
  23
  24 /**
  25  * DOC: Panel Self Refresh (PSR/SRD)
  26  *
  27  * Since Haswell Display controller supports Panel Self-Refresh on display
  28  * panels witch have a remote frame buffer (RFB) implemented according to PSR
  29  * spec in eDP1.3. PSR feature allows the display to go to lower standby states
  30  * when system is idle but display is on as it eliminates display refresh
  31  * request to DDR memory completely as long as the frame buffer for that
  32  * display is unchanged.
  33  *
  34  * Panel Self Refresh must be supported by both Hardware (source) and
  35  * Panel (sink).
  36  *
  37  * PSR saves power by caching the framebuffer in the panel RFB, which allows us
  38  * to power down the link and memory controller. For DSI panels the same idea
  39  * is called "manual mode".
  40  *
  41  * The implementation uses the hardware-based PSR support which automatically
  42  * enters/exits self-refresh mode. The hardware takes care of sending the
  43  * required DP aux message and could even retrain the link (that part isn't
  44  * enabled yet though). The hardware also keeps track of any frontbuffer
  45  * changes to know when to exit self-refresh mode again. Unfortunately that
  46  * part doesn't work too well, hence why the i915 PSR support uses the
  47  * software frontbuffer tracking to make sure it doesn't miss a screen
  48  * update. For this integration intel_psr_invalidate() and intel_psr_flush()
  49  * get called by the frontbuffer tracking code. Note that because of locking
  50  * issues the self-refresh re-enable code is done from a work queue, which
  51  * must be correctly synchronized/cancelled when shutting down the pipe."
  52  */
  53
  54 #include <drm/drmP.h>
  55
  56 #include "intel_drv.h"
  57 #include "i915_drv.h"
  58
  59 static bool is_edp_psr(struct intel_dp *intel_dp)
  60 {
  61         return intel_dp->psr_dpcd[0] & DP_PSR_IS_SUPPORTED;
  62 }
  63
  64 static bool vlv_is_psr_active_on_pipe(struct drm_device *dev, int pipe)
  65 {
  66         struct drm_i915_private *dev_priv = dev->dev_private;
  67         uint32_t val;
  68
  69         val = I915_READ(VLV_PSRSTAT(pipe)) &
  70               VLV_EDP_PSR_CURR_STATE_MASK;
  71         return (val == VLV_EDP_PSR_ACTIVE_NORFB_UP) ||
  72                (val == VLV_EDP_PSR_ACTIVE_SF_UPDATE);
  73 }
  74
  75 static void intel_psr_write_vsc(struct intel_dp *intel_dp,
  76                                     struct edp_vsc_psr *vsc_psr)
  77 {
  78         struct intel_digital_port *dig_port = dp_to_dig_port(intel_dp);
  79         struct drm_device *dev = dig_port->base.base.dev;
  80         struct drm_i915_private *dev_priv = dev->dev_private;
  81         struct intel_crtc *crtc = to_intel_crtc(dig_port->base.base.crtc);
  82         u32 ctl_reg = HSW_TVIDEO_DIP_CTL(crtc->config.cpu_transcoder);
  83         u32 data_reg = HSW_TVIDEO_DIP_VSC_DATA(crtc->config.cpu_transcoder);
  84         uint32_t *data = (uint32_t *) vsc_psr;
  85         unsigned int i;
  86
  87         /* As per BSPec (Pipe Video Data Island Packet), we need to disable
  88            the video DIP being updated before program video DIP data buffer
  89            registers for DIP being updated. */
  90         I915_WRITE(ctl_reg, 0);
  91         POSTING_READ(ctl_reg);
  92
  93         for (i = 0; i < VIDEO_DIP_VSC_DATA_SIZE; i += 4) {
  94                 if (i < sizeof(struct edp_vsc_psr))
  95                         I915_WRITE(data_reg + i, *data++);
  96                 else
  97                         I915_WRITE(data_reg + i, 0);
  98         }
  99
 100         I915_WRITE(ctl_reg, VIDEO_DIP_ENABLE_VSC_HSW);
 101         POSTING_READ(ctl_reg);
 102 }
 103
 104 static void vlv_psr_setup_vsc(struct intel_dp *intel_dp)
 105 {
 106         struct intel_digital_port *intel_dig_port = dp_to_dig_port(intel_dp);
 107         struct drm_device *dev = intel_dig_port->base.base.dev;
 108         struct drm_i915_private *dev_priv = dev->dev_private;
 109         struct drm_crtc *crtc = intel_dig_port->base.base.crtc;
 110         enum pipe pipe = to_intel_crtc(crtc)->pipe;
 111         uint32_t val;
 112
 113         /* VLV auto-generate VSC package as per EDP 1.3 spec, Table 3.10 */
 114         val  = I915_READ(VLV_VSCSDP(pipe));
 115         val &= ~VLV_EDP_PSR_SDP_FREQ_MASK;
 116         val |= VLV_EDP_PSR_SDP_FREQ_EVFRAME;
 117         I915_WRITE(VLV_VSCSDP(pipe), val);
 118 }
 119
 120 static void hsw_psr_setup_vsc(struct intel_dp *intel_dp)
 121 {
 122         struct edp_vsc_psr psr_vsc;
 123
 124         /* Prepare VSC packet as per EDP 1.3 spec, Table 3.10 */
 125         memset(&psr_vsc, 0, sizeof(psr_vsc));
 126         psr_vsc.sdp_header.HB0 = 0;
 127         psr_vsc.sdp_header.HB1 = 0x7;
 128         psr_vsc.sdp_header.HB2 = 0x2;
 129         psr_vsc.sdp_header.HB3 = 0x8;
 130         intel_psr_write_vsc(intel_dp, &psr_vsc);
 131 }
 132
 133 static void vlv_psr_enable_sink(struct intel_dp *intel_dp)
 134 {
 135         drm_dp_dpcd_writeb(&intel_dp->aux, DP_PSR_EN_CFG,
 136                            DP_PSR_ENABLE);
 137 }
 138
 139 static void hsw_psr_enable_sink(struct intel_dp *intel_dp)
 140 {
 141         struct intel_digital_port *dig_port = dp_to_dig_port(intel_dp);
 142         struct drm_device *dev = dig_port->base.base.dev;
 143         struct drm_i915_private *dev_priv = dev->dev_private;
 144         uint32_t aux_clock_divider;
 145         int precharge = 0x3;
 146         bool only_standby = dev_priv->vbt.psr.full_link;
 147         static const uint8_t aux_msg[] = {
 148                 [0] = DP_AUX_NATIVE_WRITE << 4,
 149                 [1] = DP_SET_POWER >> 8,
 150                 [2] = DP_SET_POWER & 0xff,
 151                 [3] = 1 - 1,
 152                 [4] = DP_SET_POWER_D0,
 153         };
 154         int i;
 155
 156         BUILD_BUG_ON(sizeof(aux_msg) > 20);
 157
 158         aux_clock_divider = intel_dp->get_aux_clock_divider(intel_dp, 0);
 159
 160         if (IS_BROADWELL(dev) && dig_port->port != PORT_A)
 161                 only_standby = true;
 162
 163         /* Enable PSR in sink */
 164         if (intel_dp->psr_dpcd[1] & DP_PSR_NO_TRAIN_ON_EXIT || only_standby)
 165                 drm_dp_dpcd_writeb(&intel_dp->aux, DP_PSR_EN_CFG,
 166                                    DP_PSR_ENABLE | DP_PSR_MAIN_LINK_ACTIVE);
 167         else
 168                 drm_dp_dpcd_writeb(&intel_dp->aux, DP_PSR_EN_CFG,
 169                                    DP_PSR_ENABLE & ~DP_PSR_MAIN_LINK_ACTIVE);
 170
 171         /* Setup AUX registers */
 172         for (i = 0; i < sizeof(aux_msg); i += 4)
 173                 I915_WRITE(EDP_PSR_AUX_DATA1(dev) + i,
 174                            intel_dp_pack_aux(&aux_msg[i], sizeof(aux_msg) - i));
 175
 176         I915_WRITE(EDP_PSR_AUX_CTL(dev),
 177                    DP_AUX_CH_CTL_TIME_OUT_400us |
 178                    (sizeof(aux_msg) << DP_AUX_CH_CTL_MESSAGE_SIZE_SHIFT) |
 179                    (precharge << DP_AUX_CH_CTL_PRECHARGE_2US_SHIFT) |
 180                    (aux_clock_divider << DP_AUX_CH_CTL_BIT_CLOCK_2X_SHIFT));
 181 }
 182
 183 static void vlv_psr_enable_source(struct intel_dp *intel_dp)
 184 {
 185         struct intel_digital_port *dig_port = dp_to_dig_port(intel_dp);
 186         struct drm_device *dev = dig_port->base.base.dev;
 187         struct drm_i915_private *dev_priv = dev->dev_private;
 188         struct drm_crtc *crtc = dig_port->base.base.crtc;
 189         enum pipe pipe = to_intel_crtc(crtc)->pipe;
 190
 191         /* Transition from PSR_state 0 to PSR_state 1, i.e. PSR Inactive */
 192         I915_WRITE(VLV_PSRCTL(pipe),
 193                    VLV_EDP_PSR_MODE_SW_TIMER |
 194                    VLV_EDP_PSR_SRC_TRANSMITTER_STATE |
 195                    VLV_EDP_PSR_ENABLE);
 196 }
 197
 198 static void vlv_psr_activate(struct intel_dp *intel_dp)
 199 {
 200         struct intel_digital_port *dig_port = dp_to_dig_port(intel_dp);
 201         struct drm_device *dev = dig_port->base.base.dev;
 202         struct drm_i915_private *dev_priv = dev->dev_private;
 203         struct drm_crtc *crtc = dig_port->base.base.crtc;
 204         enum pipe pipe = to_intel_crtc(crtc)->pipe;
 205
 206         /* Let's do the transition from PSR_state 1 to PSR_state 2
 207          * that is PSR transition to active - static frame transmission.
 208          * Then Hardware is responsible for the transition to PSR_state 3
 209          * that is PSR active - no Remote Frame Buffer (RFB) update.
 210          */
 211         I915_WRITE(VLV_PSRCTL(pipe), I915_READ(VLV_PSRCTL(pipe)) |
 212                    VLV_EDP_PSR_ACTIVE_ENTRY);
 213 }
 214
 215 static void hsw_psr_enable_source(struct intel_dp *intel_dp)
 216 {
 217         struct intel_digital_port *dig_port = dp_to_dig_port(intel_dp);
 218         struct drm_device *dev = dig_port->base.base.dev;
 219         struct drm_i915_private *dev_priv = dev->dev_private;
 220         uint32_t max_sleep_time = 0x1f;
 221         /* Lately it was identified that depending on panel idle frame count
 222          * calculated at HW can be off by 1. So let's use what came
 223          * from VBT + 1 and at minimum 2 to be on the safe side.
 224          */
 225         uint32_t idle_frames = dev_priv->vbt.psr.idle_frames ?
 226                                dev_priv->vbt.psr.idle_frames + 1 : 2;
 227         uint32_t val = 0x0;
 228         const uint32_t link_entry_time = EDP_PSR_MIN_LINK_ENTRY_TIME_8_LINES;
 229         bool only_standby = false;
 230
 231         if (IS_BROADWELL(dev) && dig_port->port != PORT_A)
 232                 only_standby = true;
 233
 234         if (intel_dp->psr_dpcd[1] & DP_PSR_NO_TRAIN_ON_EXIT || only_standby) {
 235                 val |= EDP_PSR_LINK_STANDBY;
 236                 val |= EDP_PSR_TP2_TP3_TIME_0us;
 237                 val |= EDP_PSR_TP1_TIME_0us;
 238                 val |= EDP_PSR_SKIP_AUX_EXIT;
 239         } else
 240                 val |= EDP_PSR_LINK_DISABLE;
 241
 242         I915_WRITE(EDP_PSR_CTL(dev), val |
 243                    (IS_BROADWELL(dev) ? 0 : link_entry_time) |
 244                    max_sleep_time << EDP_PSR_MAX_SLEEP_TIME_SHIFT |
 245                    idle_frames << EDP_PSR_IDLE_FRAME_SHIFT |
 246                    EDP_PSR_ENABLE);
 247 }
 248
 249 static bool intel_psr_match_conditions(struct intel_dp *intel_dp)
 250 {
 251         struct intel_digital_port *dig_port = dp_to_dig_port(intel_dp);
 252         struct drm_device *dev = dig_port->base.base.dev;
 253         struct drm_i915_private *dev_priv = dev->dev_private;
 254         struct drm_crtc *crtc = dig_port->base.base.crtc;
 255         struct intel_crtc *intel_crtc = to_intel_crtc(crtc);
 256
 257         lockdep_assert_held(&dev_priv->psr.lock);
 258         WARN_ON(!drm_modeset_is_locked(&dev->mode_config.connection_mutex));
 259         WARN_ON(!drm_modeset_is_locked(&crtc->mutex));
 260
 261         dev_priv->psr.source_ok = false;
 262
 263         if (IS_HASWELL(dev) && dig_port->port != PORT_A) {
 264                 DRM_DEBUG_KMS("HSW ties PSR to DDI A (eDP)\n");
 265                 return false;
 266         }
 267
 268         if (!i915.enable_psr) {
 269                 DRM_DEBUG_KMS("PSR disable by flag\n");
 270                 return false;
 271         }
 272
 273         if (IS_HASWELL(dev) &&
 274             I915_READ(HSW_STEREO_3D_CTL(intel_crtc->config.cpu_transcoder)) &
 275                       S3D_ENABLE) {
 276                 DRM_DEBUG_KMS("PSR condition failed: Stereo 3D is Enabled\n");
 277                 return false;
 278         }
 279
 280         if (IS_HASWELL(dev) &&
 281             intel_crtc->config.adjusted_mode.flags & DRM_MODE_FLAG_INTERLACE) {
 282                 DRM_DEBUG_KMS("PSR condition failed: Interlaced is Enabled\n");
 283                 return false;
 284         }
 285
 286         dev_priv->psr.source_ok = true;
 287         return true;
 288 }
 289
 290 static void intel_psr_activate(struct intel_dp *intel_dp)
 291 {
 292         struct intel_digital_port *intel_dig_port = dp_to_dig_port(intel_dp);
 293         struct drm_device *dev = intel_dig_port->base.base.dev;
 294         struct drm_i915_private *dev_priv = dev->dev_private;
 295
 296         WARN_ON(I915_READ(EDP_PSR_CTL(dev)) & EDP_PSR_ENABLE);
 297         WARN_ON(dev_priv->psr.active);
 298         lockdep_assert_held(&dev_priv->psr.lock);
 299
 300         /* Enable/Re-enable PSR on the host */
 301         if (HAS_DDI(dev))
 302                 /* On HSW+ after we enable PSR on source it will activate it
 303                  * as soon as it match configure idle_frame count. So
 304                  * we just actually enable it here on activation time.
 305                  */
 306                 hsw_psr_enable_source(intel_dp);
 307         else
 308                 vlv_psr_activate(intel_dp);
 309
 310         dev_priv->psr.active = true;
 311 }
 312
 313 /**
 314  * intel_psr_enable - Enable PSR
 315  * @intel_dp: Intel DP
 316  *
 317  * This function can only be called after the pipe is fully trained and enabled.
 318  */
 319 void intel_psr_enable(struct intel_dp *intel_dp)
 320 {
 321         struct intel_digital_port *intel_dig_port = dp_to_dig_port(intel_dp);
 322         struct drm_device *dev = intel_dig_port->base.base.dev;
 323         struct drm_i915_private *dev_priv = dev->dev_private;
 324
 325         if (!HAS_PSR(dev)) {
 326                 DRM_DEBUG_KMS("PSR not supported on this platform\n");
 327                 return;
 328         }
 329
 330         if (!is_edp_psr(intel_dp)) {
 331                 DRM_DEBUG_KMS("PSR not supported by this panel\n");
 332                 return;
 333         }
 334
 335         mutex_lock(&dev_priv->psr.lock);
 336         if (dev_priv->psr.enabled) {
 337                 DRM_DEBUG_KMS("PSR already in use\n");
 338                 goto unlock;
 339         }
 340
 341         if (!intel_psr_match_conditions(intel_dp))
 342                 goto unlock;
 343
 344         dev_priv->psr.busy_frontbuffer_bits = 0;
 345
 346         if (HAS_DDI(dev)) {
 347                 hsw_psr_setup_vsc(intel_dp);
 348
 349                 /* Avoid continuous PSR exit by masking memup and hpd */
 350                 I915_WRITE(EDP_PSR_DEBUG_CTL(dev), EDP_PSR_DEBUG_MASK_MEMUP |
 351                            EDP_PSR_DEBUG_MASK_HPD | EDP_PSR_DEBUG_MASK_LPSP);
 352
 353                 /* Enable PSR on the panel */
 354                 hsw_psr_enable_sink(intel_dp);
 355         } else {
 356                 vlv_psr_setup_vsc(intel_dp);
 357
 358                 /* Enable PSR on the panel */
 359                 vlv_psr_enable_sink(intel_dp);
 360
 361                 /* On HSW+ enable_source also means go to PSR entry/active
 362                  * state as soon as idle_frame achieved and here would be
 363                  * to soon. However on VLV enable_source just enable PSR
 364                  * but let it on inactive state. So we might do this prior
 365                  * to active transition, i.e. here.
 366                  */
 367                 vlv_psr_enable_source(intel_dp);
 368         }
 369
 370         dev_priv->psr.enabled = intel_dp;
 371 unlock:
 372         mutex_unlock(&dev_priv->psr.lock);
 373 }
 374
 375 static void vlv_psr_disable(struct intel_dp *intel_dp)
 376 {
 377         struct intel_digital_port *intel_dig_port = dp_to_dig_port(intel_dp);
 378         struct drm_device *dev = intel_dig_port->base.base.dev;
 379         struct drm_i915_private *dev_priv = dev->dev_private;
 380         struct intel_crtc *intel_crtc =
 381                 to_intel_crtc(intel_dig_port->base.base.crtc);
 382         uint32_t val;
 383
 384         if (dev_priv->psr.active) {
 385                 /* Put VLV PSR back to PSR_state 0 that is PSR Disabled. */
 386                 if (wait_for((I915_READ(VLV_PSRSTAT(intel_crtc->pipe)) &
 387                               VLV_EDP_PSR_IN_TRANS) == 0, 1))
 388                         WARN(1, "PSR transition took longer than expected\n");
 389
 390                 val = I915_READ(VLV_PSRCTL(intel_crtc->pipe));
 391                 val &= ~VLV_EDP_PSR_ACTIVE_ENTRY;
 392                 val &= ~VLV_EDP_PSR_ENABLE;
 393                 val &= ~VLV_EDP_PSR_MODE_MASK;
 394                 I915_WRITE(VLV_PSRCTL(intel_crtc->pipe), val);
 395
 396                 dev_priv->psr.active = false;
 397         } else {
 398                 WARN_ON(vlv_is_psr_active_on_pipe(dev, intel_crtc->pipe));
 399         }
 400 }
 401
 402 static void hsw_psr_disable(struct intel_dp *intel_dp)
 403 {
 404         struct intel_digital_port *intel_dig_port = dp_to_dig_port(intel_dp);
 405         struct drm_device *dev = intel_dig_port->base.base.dev;
 406         struct drm_i915_private *dev_priv = dev->dev_private;
 407
 408         if (dev_priv->psr.active) {
 409                 I915_WRITE(EDP_PSR_CTL(dev),
 410                            I915_READ(EDP_PSR_CTL(dev)) & ~EDP_PSR_ENABLE);
 411
 412                 /* Wait till PSR is idle */
 413                 if (_wait_for((I915_READ(EDP_PSR_STATUS_CTL(dev)) &
 414                                EDP_PSR_STATUS_STATE_MASK) == 0, 2000, 10))
 415                         DRM_ERROR("Timed out waiting for PSR Idle State\n");
 416
 417                 dev_priv->psr.active = false;
 418         } else {
 419                 WARN_ON(I915_READ(EDP_PSR_CTL(dev)) & EDP_PSR_ENABLE);
 420         }
 421 }
 422
 423 /**
 424  * intel_psr_disable - Disable PSR
 425  * @intel_dp: Intel DP
 426  *
 427  * This function needs to be called before disabling pipe.
 428  */
 429 void intel_psr_disable(struct intel_dp *intel_dp)
 430 {
 431         struct intel_digital_port *intel_dig_port = dp_to_dig_port(intel_dp);
 432         struct drm_device *dev = intel_dig_port->base.base.dev;
 433         struct drm_i915_private *dev_priv = dev->dev_private;
 434
 435         mutex_lock(&dev_priv->psr.lock);
 436         if (!dev_priv->psr.enabled) {
 437                 mutex_unlock(&dev_priv->psr.lock);
 438                 return;
 439         }
 440
 441         if (HAS_DDI(dev))
 442                 hsw_psr_disable(intel_dp);
 443         else
 444                 vlv_psr_disable(intel_dp);
 445
 446         dev_priv->psr.enabled = NULL;
 447         mutex_unlock(&dev_priv->psr.lock);
 448
 449         cancel_delayed_work_sync(&dev_priv->psr.work);
 450 }
 451
 452 static void intel_psr_work(struct work_struct *work)
 453 {
 454         struct drm_i915_private *dev_priv =
 455                 container_of(work, typeof(*dev_priv), psr.work.work);
 456         struct intel_dp *intel_dp = dev_priv->psr.enabled;
 457         struct drm_crtc *crtc = dp_to_dig_port(intel_dp)->base.base.crtc;
 458         enum pipe pipe = to_intel_crtc(crtc)->pipe;
 459
 460         /* We have to make sure PSR is ready for re-enable
 461          * otherwise it keeps disabled until next full enable/disable cycle.
 462          * PSR might take some time to get fully disabled
 463          * and be ready for re-enable.
 464          */
 465         if (HAS_DDI(dev_priv->dev)) {
 466                 if (wait_for((I915_READ(EDP_PSR_STATUS_CTL(dev_priv->dev)) &
 467                               EDP_PSR_STATUS_STATE_MASK) == 0, 50)) {
 468                         DRM_ERROR("Timed out waiting for PSR Idle for re-enable\n");
 469                         return;
 470                 }
 471         } else {
 472                 if (wait_for((I915_READ(VLV_PSRSTAT(pipe)) &
 473                               VLV_EDP_PSR_IN_TRANS) == 0, 1)) {
 474                         DRM_ERROR("Timed out waiting for PSR Idle for re-enable\n");
 475                         return;
 476                 }
 477         }
 478         mutex_lock(&dev_priv->psr.lock);
 479         intel_dp = dev_priv->psr.enabled;
 480
 481         if (!intel_dp)
 482                 goto unlock;
 483
 484         /*
 485          * The delayed work can race with an invalidate hence we need to
 486          * recheck. Since psr_flush first clears this and then reschedules we
 487          * won't ever miss a flush when bailing out here.
 488          */
 489         if (dev_priv->psr.busy_frontbuffer_bits)
 490                 goto unlock;
 491
 492         intel_psr_activate(intel_dp);
 493 unlock:
 494         mutex_unlock(&dev_priv->psr.lock);
 495 }
 496
 497 static void intel_psr_exit(struct drm_device *dev)
 498 {
 499         struct drm_i915_private *dev_priv = dev->dev_private;
 500         struct intel_dp *intel_dp = dev_priv->psr.enabled;
 501         struct drm_crtc *crtc = dp_to_dig_port(intel_dp)->base.base.crtc;
 502         enum pipe pipe = to_intel_crtc(crtc)->pipe;
 503         u32 val;
 504
 505         if (!dev_priv->psr.active)
 506                 return;
 507
 508         if (HAS_DDI(dev)) {
 509                 val = I915_READ(EDP_PSR_CTL(dev));
 510
 511                 WARN_ON(!(val & EDP_PSR_ENABLE));
 512
 513                 I915_WRITE(EDP_PSR_CTL(dev), val & ~EDP_PSR_ENABLE);
 514
 515                 dev_priv->psr.active = false;
 516         } else {
 517                 val = I915_READ(VLV_PSRCTL(pipe));
 518
 519                 /* Here we do the transition from PSR_state 3 to PSR_state 5
 520                  * directly once PSR State 4 that is active with single frame
 521                  * update can be skipped. PSR_state 5 that is PSR exit then
 522                  * Hardware is responsible to transition back to PSR_state 1
 523                  * that is PSR inactive. Same state after
 524                  * vlv_edp_psr_enable_source.
 525                  */
 526                 val &= ~VLV_EDP_PSR_ACTIVE_ENTRY;
 527                 I915_WRITE(VLV_PSRCTL(pipe), val);
 528
 529                 /* Send AUX wake up - Spec says after transitioning to PSR
 530                  * active we have to send AUX wake up by writing 01h in DPCD
 531                  * 600h of sink device.
 532                  * XXX: This might slow down the transition, but without this
 533                  * HW doesn't complete the transition to PSR_state 1 and we
 534                  * never get the screen updated.
 535                  */
 536                 drm_dp_dpcd_writeb(&intel_dp->aux, DP_SET_POWER,
 537                                    DP_SET_POWER_D0);
 538         }
 539
 540         dev_priv->psr.active = false;
 541 }
 542
 543 /**
 544  * intel_psr_invalidate - Invalidade PSR
 545  * @dev: DRM device
 546  * @frontbuffer_bits: frontbuffer plane tracking bits
 547  *
 548  * Since the hardware frontbuffer tracking has gaps we need to integrate
 549  * with the software frontbuffer tracking. This function gets called every
 550  * time frontbuffer rendering starts and a buffer gets dirtied. PSR must be
 551  * disabled if the frontbuffer mask contains a buffer relevant to PSR.
 552  *
 553  * Dirty frontbuffers relevant to PSR are tracked in busy_frontbuffer_bits."
 554  */
 555 void intel_psr_invalidate(struct drm_device *dev,
 556                               unsigned frontbuffer_bits)
 557 {
 558         struct drm_i915_private *dev_priv = dev->dev_private;
 559         struct drm_crtc *crtc;
 560         enum pipe pipe;
 561
 562         mutex_lock(&dev_priv->psr.lock);
 563         if (!dev_priv->psr.enabled) {
 564                 mutex_unlock(&dev_priv->psr.lock);
 565                 return;
 566         }
 567
 568         crtc = dp_to_dig_port(dev_priv->psr.enabled)->base.base.crtc;
 569         pipe = to_intel_crtc(crtc)->pipe;
 570
 571         intel_psr_exit(dev);
 572
 573         frontbuffer_bits &= INTEL_FRONTBUFFER_ALL_MASK(pipe);
 574
 575         dev_priv->psr.busy_frontbuffer_bits |= frontbuffer_bits;
 576         mutex_unlock(&dev_priv->psr.lock);
 577 }
 578
 579 /**
 580  * intel_psr_flush - Flush PSR
 581  * @dev: DRM device
 582  * @frontbuffer_bits: frontbuffer plane tracking bits
 583  *
 584  * Since the hardware frontbuffer tracking has gaps we need to integrate
 585  * with the software frontbuffer tracking. This function gets called every
 586  * time frontbuffer rendering has completed and flushed out to memory. PSR
 587  * can be enabled again if no other frontbuffer relevant to PSR is dirty.
 588  *
 589  * Dirty frontbuffers relevant to PSR are tracked in busy_frontbuffer_bits.
 590  */
 591 void intel_psr_flush(struct drm_device *dev,
 592                          unsigned frontbuffer_bits)
 593 {
 594         struct drm_i915_private *dev_priv = dev->dev_private;
 595         struct drm_crtc *crtc;
 596         enum pipe pipe;
 597
 598         mutex_lock(&dev_priv->psr.lock);
 599         if (!dev_priv->psr.enabled) {
 600                 mutex_unlock(&dev_priv->psr.lock);
 601                 return;
 602         }
 603
 604         crtc = dp_to_dig_port(dev_priv->psr.enabled)->base.base.crtc;
 605         pipe = to_intel_crtc(crtc)->pipe;
 606         dev_priv->psr.busy_frontbuffer_bits &= ~frontbuffer_bits;
 607
 608         /*
 609          * On Haswell sprite plane updates don't result in a psr invalidating
 610          * signal in the hardware. Which means we need to manually fake this in
 611          * software for all flushes, not just when we've seen a preceding
 612          * invalidation through frontbuffer rendering.
 613          */
 614         if (IS_HASWELL(dev) &&
 615             (frontbuffer_bits & INTEL_FRONTBUFFER_SPRITE(pipe)))
 616                 intel_psr_exit(dev);
 617
 618         /*
 619          * On Valleyview and Cherryview we don't use hardware tracking so
 620          * any plane updates or cursor moves don't result in a PSR
 621          * invalidating. Which means we need to manually fake this in
 622          * software for all flushes, not just when we've seen a preceding
 623          * invalidation through frontbuffer rendering. */
 624         if (!HAS_DDI(dev))
 625                 intel_psr_exit(dev);
 626
 627         if (!dev_priv->psr.active && !dev_priv->psr.busy_frontbuffer_bits)
 628                 schedule_delayed_work(&dev_priv->psr.work,
 629                                       msecs_to_jiffies(100));
 630         mutex_unlock(&dev_priv->psr.lock);
 631 }
 632
 633 /**
 634  * intel_psr_init - Init basic PSR work and mutex.
 635  * @dev: DRM device
 636  *
 637  * This function is  called only once at driver load to initialize basic
 638  * PSR stuff.
 639  */
 640 void intel_psr_init(struct drm_device *dev)
 641 {
 642         struct drm_i915_private *dev_priv = dev->dev_private;
 643
 644         INIT_DELAYED_WORK(&dev_priv->psr.work, intel_psr_work);
 645         mutex_init(&dev_priv->psr.lock);
 646 }