drivers/gpu/drm/nouveau/core/engine/fifo/nv10.c

   1 /*
   2  * Copyright (C) 2012 Ben Skeggs.
   3  * All Rights Reserved.
   4  *
   5  * Permission is hereby granted, free of charge, to any person obtaining
   6  * a copy of this software and associated documentation files (the
   7  * "Software"), to deal in the Software without restriction, including
   8  * without limitation the rights to use, copy, modify, merge, publish,
   9  * distribute, sublicense, and/or sell copies of the Software, and to
  10  * permit persons to whom the Software is furnished to do so, subject to
  11  * the following conditions:
  12  *
  13  * The above copyright notice and this permission notice (including the
  14  * next paragraph) shall be included in all copies or substantial
  15  * portions of the Software.
  16  *
  17  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  18  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  19  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.
  20  * IN NO EVENT SHALL THE COPYRIGHT OWNER(S) AND/OR ITS SUPPLIERS BE
  21  * LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION
  22  * OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION
  23  * WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  24  *
  25  */
  26
  27 #include "drmP.h"
  28 #include "drm.h"
  29 #include "nouveau_drv.h"
  30 #include <engine/fifo.h>
  31 #include "nouveau_util.h"
  32 #include <core/ramht.h>
  33
  34 #include <core/subdev/instmem/nv04.h>
  35
  36 static struct ramfc_desc {
  37         unsigned bits:6;
  38         unsigned ctxs:5;
  39         unsigned ctxp:8;
  40         unsigned regs:5;
  41         unsigned regp;
  42 } nv10_ramfc[] = {
  43         { 32,  0, 0x00,  0, NV04_PFIFO_CACHE1_DMA_PUT },
  44         { 32,  0, 0x04,  0, NV04_PFIFO_CACHE1_DMA_GET },
  45         { 32,  0, 0x08,  0, NV10_PFIFO_CACHE1_REF_CNT },
  46         { 16,  0, 0x0c,  0, NV04_PFIFO_CACHE1_DMA_INSTANCE },
  47         { 16, 16, 0x0c,  0, NV04_PFIFO_CACHE1_DMA_DCOUNT },
  48         { 32,  0, 0x10,  0, NV04_PFIFO_CACHE1_DMA_STATE },
  49         { 32,  0, 0x14,  0, NV04_PFIFO_CACHE1_DMA_FETCH },
  50         { 32,  0, 0x18,  0, NV04_PFIFO_CACHE1_ENGINE },
  51         { 32,  0, 0x1c,  0, NV04_PFIFO_CACHE1_PULL1 },
  52         {}
  53 };
  54
  55 struct nv10_fifo_priv {
  56         struct nouveau_fifo_priv base;
  57         struct ramfc_desc *ramfc_desc;
  58         struct nouveau_gpuobj *ramro;
  59         struct nouveau_gpuobj *ramfc;
  60 };
  61
  62 struct nv10_fifo_chan {
  63         struct nouveau_fifo_chan base;
  64         struct nouveau_gpuobj *ramfc;
  65 };
  66
  67 static int
  68 nv10_fifo_context_new(struct nouveau_channel *chan, int engine)
  69 {
  70         struct drm_device *dev = chan->dev;
  71         struct drm_nouveau_private *dev_priv = dev->dev_private;
  72         struct nv10_fifo_priv *priv = nv_engine(dev, engine);
  73         struct nv10_fifo_chan *fctx;
  74         unsigned long flags;
  75         int ret;
  76
  77         fctx = chan->engctx[engine] = kzalloc(sizeof(*fctx), GFP_KERNEL);
  78         if (!fctx)
  79                 return -ENOMEM;
  80
  81         /* map channel control registers */
  82         chan->user = ioremap(pci_resource_start(dev->pdev, 0) +
  83                              NV03_USER(chan->id), PAGE_SIZE);
  84         if (!chan->user) {
  85                 ret = -ENOMEM;
  86                 goto error;
  87         }
  88
  89         /* initialise default fifo context */
  90         ret = nouveau_gpuobj_new_fake(dev, priv->ramfc->pinst +
  91                                       chan->id * 32, ~0, 32,
  92                                       NVOBJ_FLAG_ZERO_FREE, &fctx->ramfc);
  93         if (ret)
  94                 goto error;
  95
  96         nv_wo32(fctx->ramfc, 0x00, chan->pushbuf_base);
  97         nv_wo32(fctx->ramfc, 0x04, chan->pushbuf_base);
  98         nv_wo32(fctx->ramfc, 0x08, 0x00000000);
  99         nv_wo32(fctx->ramfc, 0x0c, chan->pushbuf->pinst >> 4);
 100         nv_wo32(fctx->ramfc, 0x10, 0x00000000);
 101         nv_wo32(fctx->ramfc, 0x14, NV_PFIFO_CACHE1_DMA_FETCH_TRIG_128_BYTES |
 102                                    NV_PFIFO_CACHE1_DMA_FETCH_SIZE_128_BYTES |
 103 #ifdef __BIG_ENDIAN
 104                                    NV_PFIFO_CACHE1_BIG_ENDIAN |
 105 #endif
 106                                    NV_PFIFO_CACHE1_DMA_FETCH_MAX_REQS_8);
 107         nv_wo32(fctx->ramfc, 0x18, 0x00000000);
 108         nv_wo32(fctx->ramfc, 0x1c, 0x00000000);
 109
 110         /* enable dma mode on the channel */
 111         spin_lock_irqsave(&dev_priv->context_switch_lock, flags);
 112         nv_mask(dev, NV04_PFIFO_MODE, (1 << chan->id), (1 << chan->id));
 113         spin_unlock_irqrestore(&dev_priv->context_switch_lock, flags);
 114
 115 error:
 116         if (ret)
 117                 priv->base.base.context_del(chan, engine);
 118         return ret;
 119 }
 120
 121 int
 122 nv10_fifo_create(struct drm_device *dev)
 123 {
 124         struct drm_nouveau_private *dev_priv = dev->dev_private;
 125         struct nv04_instmem_priv *imem = dev_priv->engine.instmem.priv;
 126         struct nv10_fifo_priv *priv;
 127
 128         priv = kzalloc(sizeof(*priv), GFP_KERNEL);
 129         if (!priv)
 130                 return -ENOMEM;
 131
 132         nouveau_gpuobj_ref(imem->ramro, &priv->ramro);
 133         nouveau_gpuobj_ref(imem->ramfc, &priv->ramfc);
 134
 135         priv->base.base.destroy = nv04_fifo_destroy;
 136         priv->base.base.init = nv04_fifo_init;
 137         priv->base.base.fini = nv04_fifo_fini;
 138         priv->base.base.context_new = nv10_fifo_context_new;
 139         priv->base.base.context_del = nv04_fifo_context_del;
 140         priv->base.channels = 31;
 141         priv->ramfc_desc = nv10_ramfc;
 142         dev_priv->eng[NVOBJ_ENGINE_FIFO] = &priv->base.base;
 143
 144         nouveau_irq_register(dev, 8, nv04_fifo_isr);
 145         return 0;
 146 }