drivers/iommu/amd_iommu.c

   1 /*
   2  * Copyright (C) 2007-2010 Advanced Micro Devices, Inc.
   3  * Author: Joerg Roedel <jroedel@suse.de>
   4  *         Leo Duran <leo.duran@amd.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify it
   7  * under the terms of the GNU General Public License version 2 as published
   8  * by the Free Software Foundation.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307 USA
  18  */
  19
  20 #include <linux/ratelimit.h>
  21 #include <linux/pci.h>
  22 #include <linux/pci-ats.h>
  23 #include <linux/bitmap.h>
  24 #include <linux/slab.h>
  25 #include <linux/debugfs.h>
  26 #include <linux/scatterlist.h>
  27 #include <linux/dma-mapping.h>
  28 #include <linux/iommu-helper.h>
  29 #include <linux/iommu.h>
  30 #include <linux/delay.h>
  31 #include <linux/amd-iommu.h>
  32 #include <linux/notifier.h>
  33 #include <linux/export.h>
  34 #include <linux/irq.h>
  35 #include <linux/msi.h>
  36 #include <linux/dma-contiguous.h>
  37 #include <linux/irqdomain.h>
  38 #include <asm/irq_remapping.h>
  39 #include <asm/io_apic.h>
  40 #include <asm/apic.h>
  41 #include <asm/hw_irq.h>
  42 #include <asm/msidef.h>
  43 #include <asm/proto.h>
  44 #include <asm/iommu.h>
  45 #include <asm/gart.h>
  46 #include <asm/dma.h>
  47
  48 #include "amd_iommu_proto.h"
  49 #include "amd_iommu_types.h"
  50 #include "irq_remapping.h"
  51
  52 #define CMD_SET_TYPE(cmd, t) ((cmd)->data[1] |= ((t) << 28))
  53
  54 #define LOOP_TIMEOUT    100000
  55
  56 /*
  57  * This bitmap is used to advertise the page sizes our hardware support
  58  * to the IOMMU core, which will then use this information to split
  59  * physically contiguous memory regions it is mapping into page sizes
  60  * that we support.
  61  *
  62  * 512GB Pages are not supported due to a hardware bug
  63  */
  64 #define AMD_IOMMU_PGSIZES       ((~0xFFFUL) & ~(2ULL << 38))
  65
  66 static DEFINE_RWLOCK(amd_iommu_devtable_lock);
  67
  68 /* List of all available dev_data structures */
  69 static LIST_HEAD(dev_data_list);
  70 static DEFINE_SPINLOCK(dev_data_list_lock);
  71
  72 LIST_HEAD(ioapic_map);
  73 LIST_HEAD(hpet_map);
  74
  75 /*
  76  * Domain for untranslated devices - only allocated
  77  * if iommu=pt passed on kernel cmd line.
  78  */
  79 static const struct iommu_ops amd_iommu_ops;
  80
  81 static ATOMIC_NOTIFIER_HEAD(ppr_notifier);
  82 int amd_iommu_max_glx_val = -1;
  83
  84 static struct dma_map_ops amd_iommu_dma_ops;
  85
  86 /*
  87  * This struct contains device specific data for the IOMMU
  88  */
  89 struct iommu_dev_data {
  90         struct list_head list;            /* For domain->dev_list */
  91         struct list_head dev_data_list;   /* For global dev_data_list */
  92         struct protection_domain *domain; /* Domain the device is bound to */
  93         u16 devid;                        /* PCI Device ID */
  94         bool iommu_v2;                    /* Device can make use of IOMMUv2 */
  95         bool passthrough;                 /* Device is identity mapped */
  96         struct {
  97                 bool enabled;
  98                 int qdep;
  99         } ats;                            /* ATS state */
 100         bool pri_tlp;                     /* PASID TLB required for
 101                                              PPR completions */
 102         u32 errata;                       /* Bitmap for errata to apply */
 103 };
 104
 105 /*
 106  * general struct to manage commands send to an IOMMU
 107  */
 108 struct iommu_cmd {
 109         u32 data[4];
 110 };
 111
 112 struct kmem_cache *amd_iommu_irq_cache;
 113
 114 static void update_domain(struct protection_domain *domain);
 115 static int protection_domain_init(struct protection_domain *domain);
 116
 117 /*
 118  * For dynamic growth the aperture size is split into ranges of 128MB of
 119  * DMA address space each. This struct represents one such range.
 120  */
 121 struct aperture_range {
 122
 123         spinlock_t bitmap_lock;
 124
 125         /* address allocation bitmap */
 126         unsigned long *bitmap;
 127         unsigned long offset;
 128         unsigned long next_bit;
 129
 130         /*
 131          * Array of PTE pages for the aperture. In this array we save all the
 132          * leaf pages of the domain page table used for the aperture. This way
 133          * we don't need to walk the page table to find a specific PTE. We can
 134          * just calculate its address in constant time.
 135          */
 136         u64 *pte_pages[64];
 137 };
 138
 139 /*
 140  * Data container for a dma_ops specific protection domain
 141  */
 142 struct dma_ops_domain {
 143         /* generic protection domain information */
 144         struct protection_domain domain;
 145
 146         /* size of the aperture for the mappings */
 147         unsigned long aperture_size;
 148
 149         /* address we start to search for free addresses */
 150         unsigned long next_address;
 151
 152         /* address space relevant data */
 153         struct aperture_range *aperture[APERTURE_MAX_RANGES];
 154
 155         /* This will be set to true when TLB needs to be flushed */
 156         bool need_flush;
 157 };
 158
 159 /****************************************************************************
 160  *
 161  * Helper functions
 162  *
 163  ****************************************************************************/
 164
 165 static struct protection_domain *to_pdomain(struct iommu_domain *dom)
 166 {
 167         return container_of(dom, struct protection_domain, domain);
 168 }
 169
 170 static struct iommu_dev_data *alloc_dev_data(u16 devid)
 171 {
 172         struct iommu_dev_data *dev_data;
 173         unsigned long flags;
 174
 175         dev_data = kzalloc(sizeof(*dev_data), GFP_KERNEL);
 176         if (!dev_data)
 177                 return NULL;
 178
 179         dev_data->devid = devid;
 180
 181         spin_lock_irqsave(&dev_data_list_lock, flags);
 182         list_add_tail(&dev_data->dev_data_list, &dev_data_list);
 183         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 184
 185         return dev_data;
 186 }
 187
 188 static struct iommu_dev_data *search_dev_data(u16 devid)
 189 {
 190         struct iommu_dev_data *dev_data;
 191         unsigned long flags;
 192
 193         spin_lock_irqsave(&dev_data_list_lock, flags);
 194         list_for_each_entry(dev_data, &dev_data_list, dev_data_list) {
 195                 if (dev_data->devid == devid)
 196                         goto out_unlock;
 197         }
 198
 199         dev_data = NULL;
 200
 201 out_unlock:
 202         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 203
 204         return dev_data;
 205 }
 206
 207 static struct iommu_dev_data *find_dev_data(u16 devid)
 208 {
 209         struct iommu_dev_data *dev_data;
 210
 211         dev_data = search_dev_data(devid);
 212
 213         if (dev_data == NULL)
 214                 dev_data = alloc_dev_data(devid);
 215
 216         return dev_data;
 217 }
 218
 219 static inline u16 get_device_id(struct device *dev)
 220 {
 221         struct pci_dev *pdev = to_pci_dev(dev);
 222
 223         return PCI_DEVID(pdev->bus->number, pdev->devfn);
 224 }
 225
 226 static struct iommu_dev_data *get_dev_data(struct device *dev)
 227 {
 228         return dev->archdata.iommu;
 229 }
 230
 231 static bool pci_iommuv2_capable(struct pci_dev *pdev)
 232 {
 233         static const int caps[] = {
 234                 PCI_EXT_CAP_ID_ATS,
 235                 PCI_EXT_CAP_ID_PRI,
 236                 PCI_EXT_CAP_ID_PASID,
 237         };
 238         int i, pos;
 239
 240         for (i = 0; i < 3; ++i) {
 241                 pos = pci_find_ext_capability(pdev, caps[i]);
 242                 if (pos == 0)
 243                         return false;
 244         }
 245
 246         return true;
 247 }
 248
 249 static bool pdev_pri_erratum(struct pci_dev *pdev, u32 erratum)
 250 {
 251         struct iommu_dev_data *dev_data;
 252
 253         dev_data = get_dev_data(&pdev->dev);
 254
 255         return dev_data->errata & (1 << erratum) ? true : false;
 256 }
 257
 258 /*
 259  * This function actually applies the mapping to the page table of the
 260  * dma_ops domain.
 261  */
 262 static void alloc_unity_mapping(struct dma_ops_domain *dma_dom,
 263                                 struct unity_map_entry *e)
 264 {
 265         u64 addr;
 266
 267         for (addr = e->address_start; addr < e->address_end;
 268              addr += PAGE_SIZE) {
 269                 if (addr < dma_dom->aperture_size)
 270                         __set_bit(addr >> PAGE_SHIFT,
 271                                   dma_dom->aperture[0]->bitmap);
 272         }
 273 }
 274
 275 /*
 276  * Inits the unity mappings required for a specific device
 277  */
 278 static void init_unity_mappings_for_device(struct device *dev,
 279                                            struct dma_ops_domain *dma_dom)
 280 {
 281         struct unity_map_entry *e;
 282         u16 devid;
 283
 284         devid = get_device_id(dev);
 285
 286         list_for_each_entry(e, &amd_iommu_unity_map, list) {
 287                 if (!(devid >= e->devid_start && devid <= e->devid_end))
 288                         continue;
 289                 alloc_unity_mapping(dma_dom, e);
 290         }
 291 }
 292
 293 /*
 294  * This function checks if the driver got a valid device from the caller to
 295  * avoid dereferencing invalid pointers.
 296  */
 297 static bool check_device(struct device *dev)
 298 {
 299         u16 devid;
 300
 301         if (!dev || !dev->dma_mask)
 302                 return false;
 303
 304         /* No PCI device */
 305         if (!dev_is_pci(dev))
 306                 return false;
 307
 308         devid = get_device_id(dev);
 309
 310         /* Out of our scope? */
 311         if (devid > amd_iommu_last_bdf)
 312                 return false;
 313
 314         if (amd_iommu_rlookup_table[devid] == NULL)
 315                 return false;
 316
 317         return true;
 318 }
 319
 320 static void init_iommu_group(struct device *dev)
 321 {
 322         struct dma_ops_domain *dma_domain;
 323         struct iommu_domain *domain;
 324         struct iommu_group *group;
 325
 326         group = iommu_group_get_for_dev(dev);
 327         if (IS_ERR(group))
 328                 return;
 329
 330         domain = iommu_group_default_domain(group);
 331         if (!domain)
 332                 goto out;
 333
 334         dma_domain = to_pdomain(domain)->priv;
 335
 336         init_unity_mappings_for_device(dev, dma_domain);
 337 out:
 338         iommu_group_put(group);
 339 }
 340
 341 static int iommu_init_device(struct device *dev)
 342 {
 343         struct pci_dev *pdev = to_pci_dev(dev);
 344         struct iommu_dev_data *dev_data;
 345
 346         if (dev->archdata.iommu)
 347                 return 0;
 348
 349         dev_data = find_dev_data(get_device_id(dev));
 350         if (!dev_data)
 351                 return -ENOMEM;
 352
 353         if (pci_iommuv2_capable(pdev)) {
 354                 struct amd_iommu *iommu;
 355
 356                 iommu              = amd_iommu_rlookup_table[dev_data->devid];
 357                 dev_data->iommu_v2 = iommu->is_iommu_v2;
 358         }
 359
 360         dev->archdata.iommu = dev_data;
 361
 362         iommu_device_link(amd_iommu_rlookup_table[dev_data->devid]->iommu_dev,
 363                           dev);
 364
 365         return 0;
 366 }
 367
 368 static void iommu_ignore_device(struct device *dev)
 369 {
 370         u16 devid, alias;
 371
 372         devid = get_device_id(dev);
 373         alias = amd_iommu_alias_table[devid];
 374
 375         memset(&amd_iommu_dev_table[devid], 0, sizeof(struct dev_table_entry));
 376         memset(&amd_iommu_dev_table[alias], 0, sizeof(struct dev_table_entry));
 377
 378         amd_iommu_rlookup_table[devid] = NULL;
 379         amd_iommu_rlookup_table[alias] = NULL;
 380 }
 381
 382 static void iommu_uninit_device(struct device *dev)
 383 {
 384         struct iommu_dev_data *dev_data = search_dev_data(get_device_id(dev));
 385
 386         if (!dev_data)
 387                 return;
 388
 389         iommu_device_unlink(amd_iommu_rlookup_table[dev_data->devid]->iommu_dev,
 390                             dev);
 391
 392         iommu_group_remove_device(dev);
 393
 394         /* Remove dma-ops */
 395         dev->archdata.dma_ops = NULL;
 396
 397         /*
 398          * We keep dev_data around for unplugged devices and reuse it when the
 399          * device is re-plugged - not doing so would introduce a ton of races.
 400          */
 401 }
 402
 403 #ifdef CONFIG_AMD_IOMMU_STATS
 404
 405 /*
 406  * Initialization code for statistics collection
 407  */
 408
 409 DECLARE_STATS_COUNTER(compl_wait);
 410 DECLARE_STATS_COUNTER(cnt_map_single);
 411 DECLARE_STATS_COUNTER(cnt_unmap_single);
 412 DECLARE_STATS_COUNTER(cnt_map_sg);
 413 DECLARE_STATS_COUNTER(cnt_unmap_sg);
 414 DECLARE_STATS_COUNTER(cnt_alloc_coherent);
 415 DECLARE_STATS_COUNTER(cnt_free_coherent);
 416 DECLARE_STATS_COUNTER(cross_page);
 417 DECLARE_STATS_COUNTER(domain_flush_single);
 418 DECLARE_STATS_COUNTER(domain_flush_all);
 419 DECLARE_STATS_COUNTER(alloced_io_mem);
 420 DECLARE_STATS_COUNTER(total_map_requests);
 421 DECLARE_STATS_COUNTER(complete_ppr);
 422 DECLARE_STATS_COUNTER(invalidate_iotlb);
 423 DECLARE_STATS_COUNTER(invalidate_iotlb_all);
 424 DECLARE_STATS_COUNTER(pri_requests);
 425
 426 static struct dentry *stats_dir;
 427 static struct dentry *de_fflush;
 428
 429 static void amd_iommu_stats_add(struct __iommu_counter *cnt)
 430 {
 431         if (stats_dir == NULL)
 432                 return;
 433
 434         cnt->dent = debugfs_create_u64(cnt->name, 0444, stats_dir,
 435                                        &cnt->value);
 436 }
 437
 438 static void amd_iommu_stats_init(void)
 439 {
 440         stats_dir = debugfs_create_dir("amd-iommu", NULL);
 441         if (stats_dir == NULL)
 442                 return;
 443
 444         de_fflush  = debugfs_create_bool("fullflush", 0444, stats_dir,
 445                                          &amd_iommu_unmap_flush);
 446
 447         amd_iommu_stats_add(&compl_wait);
 448         amd_iommu_stats_add(&cnt_map_single);
 449         amd_iommu_stats_add(&cnt_unmap_single);
 450         amd_iommu_stats_add(&cnt_map_sg);
 451         amd_iommu_stats_add(&cnt_unmap_sg);
 452         amd_iommu_stats_add(&cnt_alloc_coherent);
 453         amd_iommu_stats_add(&cnt_free_coherent);
 454         amd_iommu_stats_add(&cross_page);
 455         amd_iommu_stats_add(&domain_flush_single);
 456         amd_iommu_stats_add(&domain_flush_all);
 457         amd_iommu_stats_add(&alloced_io_mem);
 458         amd_iommu_stats_add(&total_map_requests);
 459         amd_iommu_stats_add(&complete_ppr);
 460         amd_iommu_stats_add(&invalidate_iotlb);
 461         amd_iommu_stats_add(&invalidate_iotlb_all);
 462         amd_iommu_stats_add(&pri_requests);
 463 }
 464
 465 #endif
 466
 467 /****************************************************************************
 468  *
 469  * Interrupt handling functions
 470  *
 471  ****************************************************************************/
 472
 473 static void dump_dte_entry(u16 devid)
 474 {
 475         int i;
 476
 477         for (i = 0; i < 4; ++i)
 478                 pr_err("AMD-Vi: DTE[%d]: %016llx\n", i,
 479                         amd_iommu_dev_table[devid].data[i]);
 480 }
 481
 482 static void dump_command(unsigned long phys_addr)
 483 {
 484         struct iommu_cmd *cmd = phys_to_virt(phys_addr);
 485         int i;
 486
 487         for (i = 0; i < 4; ++i)
 488                 pr_err("AMD-Vi: CMD[%d]: %08x\n", i, cmd->data[i]);
 489 }
 490
 491 static void iommu_print_event(struct amd_iommu *iommu, void *__evt)
 492 {
 493         int type, devid, domid, flags;
 494         volatile u32 *event = __evt;
 495         int count = 0;
 496         u64 address;
 497
 498 retry:
 499         type    = (event[1] >> EVENT_TYPE_SHIFT)  & EVENT_TYPE_MASK;
 500         devid   = (event[0] >> EVENT_DEVID_SHIFT) & EVENT_DEVID_MASK;
 501         domid   = (event[1] >> EVENT_DOMID_SHIFT) & EVENT_DOMID_MASK;
 502         flags   = (event[1] >> EVENT_FLAGS_SHIFT) & EVENT_FLAGS_MASK;
 503         address = (u64)(((u64)event[3]) << 32) | event[2];
 504
 505         if (type == 0) {
 506                 /* Did we hit the erratum? */
 507                 if (++count == LOOP_TIMEOUT) {
 508                         pr_err("AMD-Vi: No event written to event log\n");
 509                         return;
 510                 }
 511                 udelay(1);
 512                 goto retry;
 513         }
 514
 515         printk(KERN_ERR "AMD-Vi: Event logged [");
 516
 517         switch (type) {
 518         case EVENT_TYPE_ILL_DEV:
 519                 printk("ILLEGAL_DEV_TABLE_ENTRY device=%02x:%02x.%x "
 520                        "address=0x%016llx flags=0x%04x]\n",
 521                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 522                        address, flags);
 523                 dump_dte_entry(devid);
 524                 break;
 525         case EVENT_TYPE_IO_FAULT:
 526                 printk("IO_PAGE_FAULT device=%02x:%02x.%x "
 527                        "domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 528                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 529                        domid, address, flags);
 530                 break;
 531         case EVENT_TYPE_DEV_TAB_ERR:
 532                 printk("DEV_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 533                        "address=0x%016llx flags=0x%04x]\n",
 534                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 535                        address, flags);
 536                 break;
 537         case EVENT_TYPE_PAGE_TAB_ERR:
 538                 printk("PAGE_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 539                        "domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 540                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 541                        domid, address, flags);
 542                 break;
 543         case EVENT_TYPE_ILL_CMD:
 544                 printk("ILLEGAL_COMMAND_ERROR address=0x%016llx]\n", address);
 545                 dump_command(address);
 546                 break;
 547         case EVENT_TYPE_CMD_HARD_ERR:
 548                 printk("COMMAND_HARDWARE_ERROR address=0x%016llx "
 549                        "flags=0x%04x]\n", address, flags);
 550                 break;
 551         case EVENT_TYPE_IOTLB_INV_TO:
 552                 printk("IOTLB_INV_TIMEOUT device=%02x:%02x.%x "
 553                        "address=0x%016llx]\n",
 554                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 555                        address);
 556                 break;
 557         case EVENT_TYPE_INV_DEV_REQ:
 558                 printk("INVALID_DEVICE_REQUEST device=%02x:%02x.%x "
 559                        "address=0x%016llx flags=0x%04x]\n",
 560                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 561                        address, flags);
 562                 break;
 563         default:
 564                 printk(KERN_ERR "UNKNOWN type=0x%02x]\n", type);
 565         }
 566
 567         memset(__evt, 0, 4 * sizeof(u32));
 568 }
 569
 570 static void iommu_poll_events(struct amd_iommu *iommu)
 571 {
 572         u32 head, tail;
 573
 574         head = readl(iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 575         tail = readl(iommu->mmio_base + MMIO_EVT_TAIL_OFFSET);
 576
 577         while (head != tail) {
 578                 iommu_print_event(iommu, iommu->evt_buf + head);
 579                 head = (head + EVENT_ENTRY_SIZE) % EVT_BUFFER_SIZE;
 580         }
 581
 582         writel(head, iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 583 }
 584
 585 static void iommu_handle_ppr_entry(struct amd_iommu *iommu, u64 *raw)
 586 {
 587         struct amd_iommu_fault fault;
 588
 589         INC_STATS_COUNTER(pri_requests);
 590
 591         if (PPR_REQ_TYPE(raw[0]) != PPR_REQ_FAULT) {
 592                 pr_err_ratelimited("AMD-Vi: Unknown PPR request received\n");
 593                 return;
 594         }
 595
 596         fault.address   = raw[1];
 597         fault.pasid     = PPR_PASID(raw[0]);
 598         fault.device_id = PPR_DEVID(raw[0]);
 599         fault.tag       = PPR_TAG(raw[0]);
 600         fault.flags     = PPR_FLAGS(raw[0]);
 601
 602         atomic_notifier_call_chain(&ppr_notifier, 0, &fault);
 603 }
 604
 605 static void iommu_poll_ppr_log(struct amd_iommu *iommu)
 606 {
 607         u32 head, tail;
 608
 609         if (iommu->ppr_log == NULL)
 610                 return;
 611
 612         head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 613         tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 614
 615         while (head != tail) {
 616                 volatile u64 *raw;
 617                 u64 entry[2];
 618                 int i;
 619
 620                 raw = (u64 *)(iommu->ppr_log + head);
 621
 622                 /*
 623                  * Hardware bug: Interrupt may arrive before the entry is
 624                  * written to memory. If this happens we need to wait for the
 625                  * entry to arrive.
 626                  */
 627                 for (i = 0; i < LOOP_TIMEOUT; ++i) {
 628                         if (PPR_REQ_TYPE(raw[0]) != 0)
 629                                 break;
 630                         udelay(1);
 631                 }
 632
 633                 /* Avoid memcpy function-call overhead */
 634                 entry[0] = raw[0];
 635                 entry[1] = raw[1];
 636
 637                 /*
 638                  * To detect the hardware bug we need to clear the entry
 639                  * back to zero.
 640                  */
 641                 raw[0] = raw[1] = 0UL;
 642
 643                 /* Update head pointer of hardware ring-buffer */
 644                 head = (head + PPR_ENTRY_SIZE) % PPR_LOG_SIZE;
 645                 writel(head, iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 646
 647                 /* Handle PPR entry */
 648                 iommu_handle_ppr_entry(iommu, entry);
 649
 650                 /* Refresh ring-buffer information */
 651                 head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 652                 tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 653         }
 654 }
 655
 656 irqreturn_t amd_iommu_int_thread(int irq, void *data)
 657 {
 658         struct amd_iommu *iommu = (struct amd_iommu *) data;
 659         u32 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 660
 661         while (status & (MMIO_STATUS_EVT_INT_MASK | MMIO_STATUS_PPR_INT_MASK)) {
 662                 /* Enable EVT and PPR interrupts again */
 663                 writel((MMIO_STATUS_EVT_INT_MASK | MMIO_STATUS_PPR_INT_MASK),
 664                         iommu->mmio_base + MMIO_STATUS_OFFSET);
 665
 666                 if (status & MMIO_STATUS_EVT_INT_MASK) {
 667                         pr_devel("AMD-Vi: Processing IOMMU Event Log\n");
 668                         iommu_poll_events(iommu);
 669                 }
 670
 671                 if (status & MMIO_STATUS_PPR_INT_MASK) {
 672                         pr_devel("AMD-Vi: Processing IOMMU PPR Log\n");
 673                         iommu_poll_ppr_log(iommu);
 674                 }
 675
 676                 /*
 677                  * Hardware bug: ERBT1312
 678                  * When re-enabling interrupt (by writing 1
 679                  * to clear the bit), the hardware might also try to set
 680                  * the interrupt bit in the event status register.
 681                  * In this scenario, the bit will be set, and disable
 682                  * subsequent interrupts.
 683                  *
 684                  * Workaround: The IOMMU driver should read back the
 685                  * status register and check if the interrupt bits are cleared.
 686                  * If not, driver will need to go through the interrupt handler
 687                  * again and re-clear the bits
 688                  */
 689                 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 690         }
 691         return IRQ_HANDLED;
 692 }
 693
 694 irqreturn_t amd_iommu_int_handler(int irq, void *data)
 695 {
 696         return IRQ_WAKE_THREAD;
 697 }
 698
 699 /****************************************************************************
 700  *
 701  * IOMMU command queuing functions
 702  *
 703  ****************************************************************************/
 704
 705 static int wait_on_sem(volatile u64 *sem)
 706 {
 707         int i = 0;
 708
 709         while (*sem == 0 && i < LOOP_TIMEOUT) {
 710                 udelay(1);
 711                 i += 1;
 712         }
 713
 714         if (i == LOOP_TIMEOUT) {
 715                 pr_alert("AMD-Vi: Completion-Wait loop timed out\n");
 716                 return -EIO;
 717         }
 718
 719         return 0;
 720 }
 721
 722 static void copy_cmd_to_buffer(struct amd_iommu *iommu,
 723                                struct iommu_cmd *cmd,
 724                                u32 tail)
 725 {
 726         u8 *target;
 727
 728         target = iommu->cmd_buf + tail;
 729         tail   = (tail + sizeof(*cmd)) % CMD_BUFFER_SIZE;
 730
 731         /* Copy command to buffer */
 732         memcpy(target, cmd, sizeof(*cmd));
 733
 734         /* Tell the IOMMU about it */
 735         writel(tail, iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 736 }
 737
 738 static void build_completion_wait(struct iommu_cmd *cmd, u64 address)
 739 {
 740         WARN_ON(address & 0x7ULL);
 741
 742         memset(cmd, 0, sizeof(*cmd));
 743         cmd->data[0] = lower_32_bits(__pa(address)) | CMD_COMPL_WAIT_STORE_MASK;
 744         cmd->data[1] = upper_32_bits(__pa(address));
 745         cmd->data[2] = 1;
 746         CMD_SET_TYPE(cmd, CMD_COMPL_WAIT);
 747 }
 748
 749 static void build_inv_dte(struct iommu_cmd *cmd, u16 devid)
 750 {
 751         memset(cmd, 0, sizeof(*cmd));
 752         cmd->data[0] = devid;
 753         CMD_SET_TYPE(cmd, CMD_INV_DEV_ENTRY);
 754 }
 755
 756 static void build_inv_iommu_pages(struct iommu_cmd *cmd, u64 address,
 757                                   size_t size, u16 domid, int pde)
 758 {
 759         u64 pages;
 760         bool s;
 761
 762         pages = iommu_num_pages(address, size, PAGE_SIZE);
 763         s     = false;
 764
 765         if (pages > 1) {
 766                 /*
 767                  * If we have to flush more than one page, flush all
 768                  * TLB entries for this domain
 769                  */
 770                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 771                 s = true;
 772         }
 773
 774         address &= PAGE_MASK;
 775
 776         memset(cmd, 0, sizeof(*cmd));
 777         cmd->data[1] |= domid;
 778         cmd->data[2]  = lower_32_bits(address);
 779         cmd->data[3]  = upper_32_bits(address);
 780         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 781         if (s) /* size bit - we flush more than one 4kb page */
 782                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 783         if (pde) /* PDE bit - we want to flush everything, not only the PTEs */
 784                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 785 }
 786
 787 static void build_inv_iotlb_pages(struct iommu_cmd *cmd, u16 devid, int qdep,
 788                                   u64 address, size_t size)
 789 {
 790         u64 pages;
 791         bool s;
 792
 793         pages = iommu_num_pages(address, size, PAGE_SIZE);
 794         s     = false;
 795
 796         if (pages > 1) {
 797                 /*
 798                  * If we have to flush more than one page, flush all
 799                  * TLB entries for this domain
 800                  */
 801                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 802                 s = true;
 803         }
 804
 805         address &= PAGE_MASK;
 806
 807         memset(cmd, 0, sizeof(*cmd));
 808         cmd->data[0]  = devid;
 809         cmd->data[0] |= (qdep & 0xff) << 24;
 810         cmd->data[1]  = devid;
 811         cmd->data[2]  = lower_32_bits(address);
 812         cmd->data[3]  = upper_32_bits(address);
 813         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 814         if (s)
 815                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 816 }
 817
 818 static void build_inv_iommu_pasid(struct iommu_cmd *cmd, u16 domid, int pasid,
 819                                   u64 address, bool size)
 820 {
 821         memset(cmd, 0, sizeof(*cmd));
 822
 823         address &= ~(0xfffULL);
 824
 825         cmd->data[0]  = pasid;
 826         cmd->data[1]  = domid;
 827         cmd->data[2]  = lower_32_bits(address);
 828         cmd->data[3]  = upper_32_bits(address);
 829         cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 830         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 831         if (size)
 832                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 833         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 834 }
 835
 836 static void build_inv_iotlb_pasid(struct iommu_cmd *cmd, u16 devid, int pasid,
 837                                   int qdep, u64 address, bool size)
 838 {
 839         memset(cmd, 0, sizeof(*cmd));
 840
 841         address &= ~(0xfffULL);
 842
 843         cmd->data[0]  = devid;
 844         cmd->data[0] |= ((pasid >> 8) & 0xff) << 16;
 845         cmd->data[0] |= (qdep  & 0xff) << 24;
 846         cmd->data[1]  = devid;
 847         cmd->data[1] |= (pasid & 0xff) << 16;
 848         cmd->data[2]  = lower_32_bits(address);
 849         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 850         cmd->data[3]  = upper_32_bits(address);
 851         if (size)
 852                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 853         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 854 }
 855
 856 static void build_complete_ppr(struct iommu_cmd *cmd, u16 devid, int pasid,
 857                                int status, int tag, bool gn)
 858 {
 859         memset(cmd, 0, sizeof(*cmd));
 860
 861         cmd->data[0]  = devid;
 862         if (gn) {
 863                 cmd->data[1]  = pasid;
 864                 cmd->data[2]  = CMD_INV_IOMMU_PAGES_GN_MASK;
 865         }
 866         cmd->data[3]  = tag & 0x1ff;
 867         cmd->data[3] |= (status & PPR_STATUS_MASK) << PPR_STATUS_SHIFT;
 868
 869         CMD_SET_TYPE(cmd, CMD_COMPLETE_PPR);
 870 }
 871
 872 static void build_inv_all(struct iommu_cmd *cmd)
 873 {
 874         memset(cmd, 0, sizeof(*cmd));
 875         CMD_SET_TYPE(cmd, CMD_INV_ALL);
 876 }
 877
 878 static void build_inv_irt(struct iommu_cmd *cmd, u16 devid)
 879 {
 880         memset(cmd, 0, sizeof(*cmd));
 881         cmd->data[0] = devid;
 882         CMD_SET_TYPE(cmd, CMD_INV_IRT);
 883 }
 884
 885 /*
 886  * Writes the command to the IOMMUs command buffer and informs the
 887  * hardware about the new command.
 888  */
 889 static int iommu_queue_command_sync(struct amd_iommu *iommu,
 890                                     struct iommu_cmd *cmd,
 891                                     bool sync)
 892 {
 893         u32 left, tail, head, next_tail;
 894         unsigned long flags;
 895
 896 again:
 897         spin_lock_irqsave(&iommu->lock, flags);
 898
 899         head      = readl(iommu->mmio_base + MMIO_CMD_HEAD_OFFSET);
 900         tail      = readl(iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 901         next_tail = (tail + sizeof(*cmd)) % CMD_BUFFER_SIZE;
 902         left      = (head - next_tail) % CMD_BUFFER_SIZE;
 903
 904         if (left <= 2) {
 905                 struct iommu_cmd sync_cmd;
 906                 volatile u64 sem = 0;
 907                 int ret;
 908
 909                 build_completion_wait(&sync_cmd, (u64)&sem);
 910                 copy_cmd_to_buffer(iommu, &sync_cmd, tail);
 911
 912                 spin_unlock_irqrestore(&iommu->lock, flags);
 913
 914                 if ((ret = wait_on_sem(&sem)) != 0)
 915                         return ret;
 916
 917                 goto again;
 918         }
 919
 920         copy_cmd_to_buffer(iommu, cmd, tail);
 921
 922         /* We need to sync now to make sure all commands are processed */
 923         iommu->need_sync = sync;
 924
 925         spin_unlock_irqrestore(&iommu->lock, flags);
 926
 927         return 0;
 928 }
 929
 930 static int iommu_queue_command(struct amd_iommu *iommu, struct iommu_cmd *cmd)
 931 {
 932         return iommu_queue_command_sync(iommu, cmd, true);
 933 }
 934
 935 /*
 936  * This function queues a completion wait command into the command
 937  * buffer of an IOMMU
 938  */
 939 static int iommu_completion_wait(struct amd_iommu *iommu)
 940 {
 941         struct iommu_cmd cmd;
 942         volatile u64 sem = 0;
 943         int ret;
 944
 945         if (!iommu->need_sync)
 946                 return 0;
 947
 948         build_completion_wait(&cmd, (u64)&sem);
 949
 950         ret = iommu_queue_command_sync(iommu, &cmd, false);
 951         if (ret)
 952                 return ret;
 953
 954         return wait_on_sem(&sem);
 955 }
 956
 957 static int iommu_flush_dte(struct amd_iommu *iommu, u16 devid)
 958 {
 959         struct iommu_cmd cmd;
 960
 961         build_inv_dte(&cmd, devid);
 962
 963         return iommu_queue_command(iommu, &cmd);
 964 }
 965
 966 static void iommu_flush_dte_all(struct amd_iommu *iommu)
 967 {
 968         u32 devid;
 969
 970         for (devid = 0; devid <= 0xffff; ++devid)
 971                 iommu_flush_dte(iommu, devid);
 972
 973         iommu_completion_wait(iommu);
 974 }
 975
 976 /*
 977  * This function uses heavy locking and may disable irqs for some time. But
 978  * this is no issue because it is only called during resume.
 979  */
 980 static void iommu_flush_tlb_all(struct amd_iommu *iommu)
 981 {
 982         u32 dom_id;
 983
 984         for (dom_id = 0; dom_id <= 0xffff; ++dom_id) {
 985                 struct iommu_cmd cmd;
 986                 build_inv_iommu_pages(&cmd, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
 987                                       dom_id, 1);
 988                 iommu_queue_command(iommu, &cmd);
 989         }
 990
 991         iommu_completion_wait(iommu);
 992 }
 993
 994 static void iommu_flush_all(struct amd_iommu *iommu)
 995 {
 996         struct iommu_cmd cmd;
 997
 998         build_inv_all(&cmd);
 999
1000         iommu_queue_command(iommu, &cmd);
1001         iommu_completion_wait(iommu);
1002 }
1003
1004 static void iommu_flush_irt(struct amd_iommu *iommu, u16 devid)
1005 {
1006         struct iommu_cmd cmd;
1007
1008         build_inv_irt(&cmd, devid);
1009
1010         iommu_queue_command(iommu, &cmd);
1011 }
1012
1013 static void iommu_flush_irt_all(struct amd_iommu *iommu)
1014 {
1015         u32 devid;
1016
1017         for (devid = 0; devid <= MAX_DEV_TABLE_ENTRIES; devid++)
1018                 iommu_flush_irt(iommu, devid);
1019
1020         iommu_completion_wait(iommu);
1021 }
1022
1023 void iommu_flush_all_caches(struct amd_iommu *iommu)
1024 {
1025         if (iommu_feature(iommu, FEATURE_IA)) {
1026                 iommu_flush_all(iommu);
1027         } else {
1028                 iommu_flush_dte_all(iommu);
1029                 iommu_flush_irt_all(iommu);
1030                 iommu_flush_tlb_all(iommu);
1031         }
1032 }
1033
1034 /*
1035  * Command send function for flushing on-device TLB
1036  */
1037 static int device_flush_iotlb(struct iommu_dev_data *dev_data,
1038                               u64 address, size_t size)
1039 {
1040         struct amd_iommu *iommu;
1041         struct iommu_cmd cmd;
1042         int qdep;
1043
1044         qdep     = dev_data->ats.qdep;
1045         iommu    = amd_iommu_rlookup_table[dev_data->devid];
1046
1047         build_inv_iotlb_pages(&cmd, dev_data->devid, qdep, address, size);
1048
1049         return iommu_queue_command(iommu, &cmd);
1050 }
1051
1052 /*
1053  * Command send function for invalidating a device table entry
1054  */
1055 static int device_flush_dte(struct iommu_dev_data *dev_data)
1056 {
1057         struct amd_iommu *iommu;
1058         u16 alias;
1059         int ret;
1060
1061         iommu = amd_iommu_rlookup_table[dev_data->devid];
1062         alias = amd_iommu_alias_table[dev_data->devid];
1063
1064         ret = iommu_flush_dte(iommu, dev_data->devid);
1065         if (!ret && alias != dev_data->devid)
1066                 ret = iommu_flush_dte(iommu, alias);
1067         if (ret)
1068                 return ret;
1069
1070         if (dev_data->ats.enabled)
1071                 ret = device_flush_iotlb(dev_data, 0, ~0UL);
1072
1073         return ret;
1074 }
1075
1076 /*
1077  * TLB invalidation function which is called from the mapping functions.
1078  * It invalidates a single PTE if the range to flush is within a single
1079  * page. Otherwise it flushes the whole TLB of the IOMMU.
1080  */
1081 static void __domain_flush_pages(struct protection_domain *domain,
1082                                  u64 address, size_t size, int pde)
1083 {
1084         struct iommu_dev_data *dev_data;
1085         struct iommu_cmd cmd;
1086         int ret = 0, i;
1087
1088         build_inv_iommu_pages(&cmd, address, size, domain->id, pde);
1089
1090         for (i = 0; i < amd_iommus_present; ++i) {
1091                 if (!domain->dev_iommu[i])
1092                         continue;
1093
1094                 /*
1095                  * Devices of this domain are behind this IOMMU
1096                  * We need a TLB flush
1097                  */
1098                 ret |= iommu_queue_command(amd_iommus[i], &cmd);
1099         }
1100
1101         list_for_each_entry(dev_data, &domain->dev_list, list) {
1102
1103                 if (!dev_data->ats.enabled)
1104                         continue;
1105
1106                 ret |= device_flush_iotlb(dev_data, address, size);
1107         }
1108
1109         WARN_ON(ret);
1110 }
1111
1112 static void domain_flush_pages(struct protection_domain *domain,
1113                                u64 address, size_t size)
1114 {
1115         __domain_flush_pages(domain, address, size, 0);
1116 }
1117
1118 /* Flush the whole IO/TLB for a given protection domain */
1119 static void domain_flush_tlb(struct protection_domain *domain)
1120 {
1121         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 0);
1122 }
1123
1124 /* Flush the whole IO/TLB for a given protection domain - including PDE */
1125 static void domain_flush_tlb_pde(struct protection_domain *domain)
1126 {
1127         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 1);
1128 }
1129
1130 static void domain_flush_complete(struct protection_domain *domain)
1131 {
1132         int i;
1133
1134         for (i = 0; i < amd_iommus_present; ++i) {
1135                 if (!domain->dev_iommu[i])
1136                         continue;
1137
1138                 /*
1139                  * Devices of this domain are behind this IOMMU
1140                  * We need to wait for completion of all commands.
1141                  */
1142                 iommu_completion_wait(amd_iommus[i]);
1143         }
1144 }
1145
1146
1147 /*
1148  * This function flushes the DTEs for all devices in domain
1149  */
1150 static void domain_flush_devices(struct protection_domain *domain)
1151 {
1152         struct iommu_dev_data *dev_data;
1153
1154         list_for_each_entry(dev_data, &domain->dev_list, list)
1155                 device_flush_dte(dev_data);
1156 }
1157
1158 /****************************************************************************
1159  *
1160  * The functions below are used the create the page table mappings for
1161  * unity mapped regions.
1162  *
1163  ****************************************************************************/
1164
1165 /*
1166  * This function is used to add another level to an IO page table. Adding
1167  * another level increases the size of the address space by 9 bits to a size up
1168  * to 64 bits.
1169  */
1170 static bool increase_address_space(struct protection_domain *domain,
1171                                    gfp_t gfp)
1172 {
1173         u64 *pte;
1174
1175         if (domain->mode == PAGE_MODE_6_LEVEL)
1176                 /* address space already 64 bit large */
1177                 return false;
1178
1179         pte = (void *)get_zeroed_page(gfp);
1180         if (!pte)
1181                 return false;
1182
1183         *pte             = PM_LEVEL_PDE(domain->mode,
1184                                         virt_to_phys(domain->pt_root));
1185         domain->pt_root  = pte;
1186         domain->mode    += 1;
1187         domain->updated  = true;
1188
1189         return true;
1190 }
1191
1192 static u64 *alloc_pte(struct protection_domain *domain,
1193                       unsigned long address,
1194                       unsigned long page_size,
1195                       u64 **pte_page,
1196                       gfp_t gfp)
1197 {
1198         int level, end_lvl;
1199         u64 *pte, *page;
1200
1201         BUG_ON(!is_power_of_2(page_size));
1202
1203         while (address > PM_LEVEL_SIZE(domain->mode))
1204                 increase_address_space(domain, gfp);
1205
1206         level   = domain->mode - 1;
1207         pte     = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1208         address = PAGE_SIZE_ALIGN(address, page_size);
1209         end_lvl = PAGE_SIZE_LEVEL(page_size);
1210
1211         while (level > end_lvl) {
1212                 if (!IOMMU_PTE_PRESENT(*pte)) {
1213                         page = (u64 *)get_zeroed_page(gfp);
1214                         if (!page)
1215                                 return NULL;
1216                         *pte = PM_LEVEL_PDE(level, virt_to_phys(page));
1217                 }
1218
1219                 /* No level skipping support yet */
1220                 if (PM_PTE_LEVEL(*pte) != level)
1221                         return NULL;
1222
1223                 level -= 1;
1224
1225                 pte = IOMMU_PTE_PAGE(*pte);
1226
1227                 if (pte_page && level == end_lvl)
1228                         *pte_page = pte;
1229
1230                 pte = &pte[PM_LEVEL_INDEX(level, address)];
1231         }
1232
1233         return pte;
1234 }
1235
1236 /*
1237  * This function checks if there is a PTE for a given dma address. If
1238  * there is one, it returns the pointer to it.
1239  */
1240 static u64 *fetch_pte(struct protection_domain *domain,
1241                       unsigned long address,
1242                       unsigned long *page_size)
1243 {
1244         int level;
1245         u64 *pte;
1246
1247         if (address > PM_LEVEL_SIZE(domain->mode))
1248                 return NULL;
1249
1250         level      =  domain->mode - 1;
1251         pte        = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1252         *page_size =  PTE_LEVEL_PAGE_SIZE(level);
1253
1254         while (level > 0) {
1255
1256                 /* Not Present */
1257                 if (!IOMMU_PTE_PRESENT(*pte))
1258                         return NULL;
1259
1260                 /* Large PTE */
1261                 if (PM_PTE_LEVEL(*pte) == 7 ||
1262                     PM_PTE_LEVEL(*pte) == 0)
1263                         break;
1264
1265                 /* No level skipping support yet */
1266                 if (PM_PTE_LEVEL(*pte) != level)
1267                         return NULL;
1268
1269                 level -= 1;
1270
1271                 /* Walk to the next level */
1272                 pte        = IOMMU_PTE_PAGE(*pte);
1273                 pte        = &pte[PM_LEVEL_INDEX(level, address)];
1274                 *page_size = PTE_LEVEL_PAGE_SIZE(level);
1275         }
1276
1277         if (PM_PTE_LEVEL(*pte) == 0x07) {
1278                 unsigned long pte_mask;
1279
1280                 /*
1281                  * If we have a series of large PTEs, make
1282                  * sure to return a pointer to the first one.
1283                  */
1284                 *page_size = pte_mask = PTE_PAGE_SIZE(*pte);
1285                 pte_mask   = ~((PAGE_SIZE_PTE_COUNT(pte_mask) << 3) - 1);
1286                 pte        = (u64 *)(((unsigned long)pte) & pte_mask);
1287         }
1288
1289         return pte;
1290 }
1291
1292 /*
1293  * Generic mapping functions. It maps a physical address into a DMA
1294  * address space. It allocates the page table pages if necessary.
1295  * In the future it can be extended to a generic mapping function
1296  * supporting all features of AMD IOMMU page tables like level skipping
1297  * and full 64 bit address spaces.
1298  */
1299 static int iommu_map_page(struct protection_domain *dom,
1300                           unsigned long bus_addr,
1301                           unsigned long phys_addr,
1302                           int prot,
1303                           unsigned long page_size)
1304 {
1305         u64 __pte, *pte;
1306         int i, count;
1307
1308         BUG_ON(!IS_ALIGNED(bus_addr, page_size));
1309         BUG_ON(!IS_ALIGNED(phys_addr, page_size));
1310
1311         if (!(prot & IOMMU_PROT_MASK))
1312                 return -EINVAL;
1313
1314         count = PAGE_SIZE_PTE_COUNT(page_size);
1315         pte   = alloc_pte(dom, bus_addr, page_size, NULL, GFP_KERNEL);
1316
1317         if (!pte)
1318                 return -ENOMEM;
1319
1320         for (i = 0; i < count; ++i)
1321                 if (IOMMU_PTE_PRESENT(pte[i]))
1322                         return -EBUSY;
1323
1324         if (count > 1) {
1325                 __pte = PAGE_SIZE_PTE(phys_addr, page_size);
1326                 __pte |= PM_LEVEL_ENC(7) | IOMMU_PTE_P | IOMMU_PTE_FC;
1327         } else
1328                 __pte = phys_addr | IOMMU_PTE_P | IOMMU_PTE_FC;
1329
1330         if (prot & IOMMU_PROT_IR)
1331                 __pte |= IOMMU_PTE_IR;
1332         if (prot & IOMMU_PROT_IW)
1333                 __pte |= IOMMU_PTE_IW;
1334
1335         for (i = 0; i < count; ++i)
1336                 pte[i] = __pte;
1337
1338         update_domain(dom);
1339
1340         return 0;
1341 }
1342
1343 static unsigned long iommu_unmap_page(struct protection_domain *dom,
1344                                       unsigned long bus_addr,
1345                                       unsigned long page_size)
1346 {
1347         unsigned long long unmapped;
1348         unsigned long unmap_size;
1349         u64 *pte;
1350
1351         BUG_ON(!is_power_of_2(page_size));
1352
1353         unmapped = 0;
1354
1355         while (unmapped < page_size) {
1356
1357                 pte = fetch_pte(dom, bus_addr, &unmap_size);
1358
1359                 if (pte) {
1360                         int i, count;
1361
1362                         count = PAGE_SIZE_PTE_COUNT(unmap_size);
1363                         for (i = 0; i < count; i++)
1364                                 pte[i] = 0ULL;
1365                 }
1366
1367                 bus_addr  = (bus_addr & ~(unmap_size - 1)) + unmap_size;
1368                 unmapped += unmap_size;
1369         }
1370
1371         BUG_ON(unmapped && !is_power_of_2(unmapped));
1372
1373         return unmapped;
1374 }
1375
1376 /****************************************************************************
1377  *
1378  * The next functions belong to the address allocator for the dma_ops
1379  * interface functions. They work like the allocators in the other IOMMU
1380  * drivers. Its basically a bitmap which marks the allocated pages in
1381  * the aperture. Maybe it could be enhanced in the future to a more
1382  * efficient allocator.
1383  *
1384  ****************************************************************************/
1385
1386 /*
1387  * The address allocator core functions.
1388  *
1389  * called with domain->lock held
1390  */
1391
1392 /*
1393  * Used to reserve address ranges in the aperture (e.g. for exclusion
1394  * ranges.
1395  */
1396 static void dma_ops_reserve_addresses(struct dma_ops_domain *dom,
1397                                       unsigned long start_page,
1398                                       unsigned int pages)
1399 {
1400         unsigned int i, last_page = dom->aperture_size >> PAGE_SHIFT;
1401
1402         if (start_page + pages > last_page)
1403                 pages = last_page - start_page;
1404
1405         for (i = start_page; i < start_page + pages; ++i) {
1406                 int index = i / APERTURE_RANGE_PAGES;
1407                 int page  = i % APERTURE_RANGE_PAGES;
1408                 __set_bit(page, dom->aperture[index]->bitmap);
1409         }
1410 }
1411
1412 /*
1413  * This function is used to add a new aperture range to an existing
1414  * aperture in case of dma_ops domain allocation or address allocation
1415  * failure.
1416  */
1417 static int alloc_new_range(struct dma_ops_domain *dma_dom,
1418                            bool populate, gfp_t gfp)
1419 {
1420         int index = dma_dom->aperture_size >> APERTURE_RANGE_SHIFT;
1421         struct amd_iommu *iommu;
1422         unsigned long i, old_size, pte_pgsize;
1423
1424 #ifdef CONFIG_IOMMU_STRESS
1425         populate = false;
1426 #endif
1427
1428         if (index >= APERTURE_MAX_RANGES)
1429                 return -ENOMEM;
1430
1431         dma_dom->aperture[index] = kzalloc(sizeof(struct aperture_range), gfp);
1432         if (!dma_dom->aperture[index])
1433                 return -ENOMEM;
1434
1435         dma_dom->aperture[index]->bitmap = (void *)get_zeroed_page(gfp);
1436         if (!dma_dom->aperture[index]->bitmap)
1437                 goto out_free;
1438
1439         dma_dom->aperture[index]->offset = dma_dom->aperture_size;
1440
1441         spin_lock_init(&dma_dom->aperture[index]->bitmap_lock);
1442
1443         if (populate) {
1444                 unsigned long address = dma_dom->aperture_size;
1445                 int i, num_ptes = APERTURE_RANGE_PAGES / 512;
1446                 u64 *pte, *pte_page;
1447
1448                 for (i = 0; i < num_ptes; ++i) {
1449                         pte = alloc_pte(&dma_dom->domain, address, PAGE_SIZE,
1450                                         &pte_page, gfp);
1451                         if (!pte)
1452                                 goto out_free;
1453
1454                         dma_dom->aperture[index]->pte_pages[i] = pte_page;
1455
1456                         address += APERTURE_RANGE_SIZE / 64;
1457                 }
1458         }
1459
1460         old_size                = dma_dom->aperture_size;
1461         dma_dom->aperture_size += APERTURE_RANGE_SIZE;
1462
1463         /* Reserve address range used for MSI messages */
1464         if (old_size < MSI_ADDR_BASE_LO &&
1465             dma_dom->aperture_size > MSI_ADDR_BASE_LO) {
1466                 unsigned long spage;
1467                 int pages;
1468
1469                 pages = iommu_num_pages(MSI_ADDR_BASE_LO, 0x10000, PAGE_SIZE);
1470                 spage = MSI_ADDR_BASE_LO >> PAGE_SHIFT;
1471
1472                 dma_ops_reserve_addresses(dma_dom, spage, pages);
1473         }
1474
1475         /* Initialize the exclusion range if necessary */
1476         for_each_iommu(iommu) {
1477                 if (iommu->exclusion_start &&
1478                     iommu->exclusion_start >= dma_dom->aperture[index]->offset
1479                     && iommu->exclusion_start < dma_dom->aperture_size) {
1480                         unsigned long startpage;
1481                         int pages = iommu_num_pages(iommu->exclusion_start,
1482                                                     iommu->exclusion_length,
1483                                                     PAGE_SIZE);
1484                         startpage = iommu->exclusion_start >> PAGE_SHIFT;
1485                         dma_ops_reserve_addresses(dma_dom, startpage, pages);
1486                 }
1487         }
1488
1489         /*
1490          * Check for areas already mapped as present in the new aperture
1491          * range and mark those pages as reserved in the allocator. Such
1492          * mappings may already exist as a result of requested unity
1493          * mappings for devices.
1494          */
1495         for (i = dma_dom->aperture[index]->offset;
1496              i < dma_dom->aperture_size;
1497              i += pte_pgsize) {
1498                 u64 *pte = fetch_pte(&dma_dom->domain, i, &pte_pgsize);
1499                 if (!pte || !IOMMU_PTE_PRESENT(*pte))
1500                         continue;
1501
1502                 dma_ops_reserve_addresses(dma_dom, i >> PAGE_SHIFT,
1503                                           pte_pgsize >> 12);
1504         }
1505
1506         update_domain(&dma_dom->domain);
1507
1508         return 0;
1509
1510 out_free:
1511         update_domain(&dma_dom->domain);
1512
1513         free_page((unsigned long)dma_dom->aperture[index]->bitmap);
1514
1515         kfree(dma_dom->aperture[index]);
1516         dma_dom->aperture[index] = NULL;
1517
1518         return -ENOMEM;
1519 }
1520
1521 static dma_addr_t dma_ops_aperture_alloc(struct aperture_range *range,
1522                                          unsigned long pages,
1523                                          unsigned long dma_mask,
1524                                          unsigned long boundary_size,
1525                                          unsigned long align_mask)
1526 {
1527         unsigned long offset, limit, flags;
1528         dma_addr_t address;
1529
1530         offset = range->offset >> PAGE_SHIFT;
1531         limit  = iommu_device_max_index(APERTURE_RANGE_PAGES, offset,
1532                                         dma_mask >> PAGE_SHIFT);
1533
1534         spin_lock_irqsave(&range->bitmap_lock, flags);
1535         address = iommu_area_alloc(range->bitmap, limit, range->next_bit,
1536                                    pages, offset, boundary_size, align_mask);
1537         if (address == -1)
1538                 /* Nothing found, retry one time */
1539                 address = iommu_area_alloc(range->bitmap, limit,
1540                                            0, pages, offset, boundary_size,
1541                                            align_mask);
1542
1543         if (address != -1)
1544                 range->next_bit = address + pages;
1545
1546         spin_unlock_irqrestore(&range->bitmap_lock, flags);
1547
1548         return address;
1549 }
1550
1551 static unsigned long dma_ops_area_alloc(struct device *dev,
1552                                         struct dma_ops_domain *dom,
1553                                         unsigned int pages,
1554                                         unsigned long align_mask,
1555                                         u64 dma_mask,
1556                                         unsigned long start)
1557 {
1558         int max_index = dom->aperture_size >> APERTURE_RANGE_SHIFT;
1559         int i = start >> APERTURE_RANGE_SHIFT;
1560         unsigned long next_bit, boundary_size, mask;
1561         unsigned long address = -1;
1562
1563         mask = dma_get_seg_boundary(dev);
1564
1565         boundary_size = mask + 1 ? ALIGN(mask + 1, PAGE_SIZE) >> PAGE_SHIFT :
1566                                    1UL << (BITS_PER_LONG - PAGE_SHIFT);
1567
1568         for (;i < max_index; ++i) {
1569                 if (dom->aperture[i]->offset >= dma_mask)
1570                         break;
1571
1572                 next_bit = dom->aperture[i]->next_bit;
1573
1574                 address = dma_ops_aperture_alloc(dom->aperture[i], pages,
1575                                                  dma_mask, boundary_size,
1576                                                  align_mask);
1577                 if (address != -1) {
1578                         address = dom->aperture[i]->offset +
1579                                   (address << PAGE_SHIFT);
1580                         dom->next_address = address + (pages << PAGE_SHIFT);
1581                         break;
1582                 }
1583
1584                 if (next_bit > dom->aperture[i]->next_bit)
1585                         dom->need_flush = true;
1586         }
1587
1588         return address;
1589 }
1590
1591 static unsigned long dma_ops_alloc_addresses(struct device *dev,
1592                                              struct dma_ops_domain *dom,
1593                                              unsigned int pages,
1594                                              unsigned long align_mask,
1595                                              u64 dma_mask)
1596 {
1597         unsigned long address;
1598
1599 #ifdef CONFIG_IOMMU_STRESS
1600         dom->next_address = 0;
1601         dom->need_flush = true;
1602 #endif
1603
1604         address = dma_ops_area_alloc(dev, dom, pages, align_mask,
1605                                      dma_mask, dom->next_address);
1606
1607         if (address == -1) {
1608                 dom->next_address = 0;
1609                 address = dma_ops_area_alloc(dev, dom, pages, align_mask,
1610                                              dma_mask, 0);
1611                 dom->need_flush = true;
1612         }
1613
1614         if (unlikely(address == -1))
1615                 address = DMA_ERROR_CODE;
1616
1617         WARN_ON((address + (PAGE_SIZE*pages)) > dom->aperture_size);
1618
1619         return address;
1620 }
1621
1622 /*
1623  * The address free function.
1624  *
1625  * called with domain->lock held
1626  */
1627 static void dma_ops_free_addresses(struct dma_ops_domain *dom,
1628                                    unsigned long address,
1629                                    unsigned int pages)
1630 {
1631         unsigned i = address >> APERTURE_RANGE_SHIFT;
1632         struct aperture_range *range = dom->aperture[i];
1633         unsigned long flags;
1634
1635         BUG_ON(i >= APERTURE_MAX_RANGES || range == NULL);
1636
1637 #ifdef CONFIG_IOMMU_STRESS
1638         if (i < 4)
1639                 return;
1640 #endif
1641
1642         if (address >= dom->next_address)
1643                 dom->need_flush = true;
1644
1645         address = (address % APERTURE_RANGE_SIZE) >> PAGE_SHIFT;
1646
1647         spin_lock_irqsave(&range->bitmap_lock, flags);
1648         bitmap_clear(range->bitmap, address, pages);
1649         spin_unlock_irqrestore(&range->bitmap_lock, flags);
1650
1651 }
1652
1653 /****************************************************************************
1654  *
1655  * The next functions belong to the domain allocation. A domain is
1656  * allocated for every IOMMU as the default domain. If device isolation
1657  * is enabled, every device get its own domain. The most important thing
1658  * about domains is the page table mapping the DMA address space they
1659  * contain.
1660  *
1661  ****************************************************************************/
1662
1663 /*
1664  * This function adds a protection domain to the global protection domain list
1665  */
1666 static void add_domain_to_list(struct protection_domain *domain)
1667 {
1668         unsigned long flags;
1669
1670         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1671         list_add(&domain->list, &amd_iommu_pd_list);
1672         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1673 }
1674
1675 /*
1676  * This function removes a protection domain to the global
1677  * protection domain list
1678  */
1679 static void del_domain_from_list(struct protection_domain *domain)
1680 {
1681         unsigned long flags;
1682
1683         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1684         list_del(&domain->list);
1685         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1686 }
1687
1688 static u16 domain_id_alloc(void)
1689 {
1690         unsigned long flags;
1691         int id;
1692
1693         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
1694         id = find_first_zero_bit(amd_iommu_pd_alloc_bitmap, MAX_DOMAIN_ID);
1695         BUG_ON(id == 0);
1696         if (id > 0 && id < MAX_DOMAIN_ID)
1697                 __set_bit(id, amd_iommu_pd_alloc_bitmap);
1698         else
1699                 id = 0;
1700         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
1701
1702         return id;
1703 }
1704
1705 static void domain_id_free(int id)
1706 {
1707         unsigned long flags;
1708
1709         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
1710         if (id > 0 && id < MAX_DOMAIN_ID)
1711                 __clear_bit(id, amd_iommu_pd_alloc_bitmap);
1712         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
1713 }
1714
1715 #define DEFINE_FREE_PT_FN(LVL, FN)                              \
1716 static void free_pt_##LVL (unsigned long __pt)                  \
1717 {                                                               \
1718         unsigned long p;                                        \
1719         u64 *pt;                                                \
1720         int i;                                                  \
1721                                                                 \
1722         pt = (u64 *)__pt;                                       \
1723                                                                 \
1724         for (i = 0; i < 512; ++i) {                             \
1725                 /* PTE present? */                              \
1726                 if (!IOMMU_PTE_PRESENT(pt[i]))                  \
1727                         continue;                               \
1728                                                                 \
1729                 /* Large PTE? */                                \
1730                 if (PM_PTE_LEVEL(pt[i]) == 0 ||                 \
1731                     PM_PTE_LEVEL(pt[i]) == 7)                   \
1732                         continue;                               \
1733                                                                 \
1734                 p = (unsigned long)IOMMU_PTE_PAGE(pt[i]);       \
1735                 FN(p);                                          \
1736         }                                                       \
1737         free_page((unsigned long)pt);                           \
1738 }
1739
1740 DEFINE_FREE_PT_FN(l2, free_page)
1741 DEFINE_FREE_PT_FN(l3, free_pt_l2)
1742 DEFINE_FREE_PT_FN(l4, free_pt_l3)
1743 DEFINE_FREE_PT_FN(l5, free_pt_l4)
1744 DEFINE_FREE_PT_FN(l6, free_pt_l5)
1745
1746 static void free_pagetable(struct protection_domain *domain)
1747 {
1748         unsigned long root = (unsigned long)domain->pt_root;
1749
1750         switch (domain->mode) {
1751         case PAGE_MODE_NONE:
1752                 break;
1753         case PAGE_MODE_1_LEVEL:
1754                 free_page(root);
1755                 break;
1756         case PAGE_MODE_2_LEVEL:
1757                 free_pt_l2(root);
1758                 break;
1759         case PAGE_MODE_3_LEVEL:
1760                 free_pt_l3(root);
1761                 break;
1762         case PAGE_MODE_4_LEVEL:
1763                 free_pt_l4(root);
1764                 break;
1765         case PAGE_MODE_5_LEVEL:
1766                 free_pt_l5(root);
1767                 break;
1768         case PAGE_MODE_6_LEVEL:
1769                 free_pt_l6(root);
1770                 break;
1771         default:
1772                 BUG();
1773         }
1774 }
1775
1776 static void free_gcr3_tbl_level1(u64 *tbl)
1777 {
1778         u64 *ptr;
1779         int i;
1780
1781         for (i = 0; i < 512; ++i) {
1782                 if (!(tbl[i] & GCR3_VALID))
1783                         continue;
1784
1785                 ptr = __va(tbl[i] & PAGE_MASK);
1786
1787                 free_page((unsigned long)ptr);
1788         }
1789 }
1790
1791 static void free_gcr3_tbl_level2(u64 *tbl)
1792 {
1793         u64 *ptr;
1794         int i;
1795
1796         for (i = 0; i < 512; ++i) {
1797                 if (!(tbl[i] & GCR3_VALID))
1798                         continue;
1799
1800                 ptr = __va(tbl[i] & PAGE_MASK);
1801
1802                 free_gcr3_tbl_level1(ptr);
1803         }
1804 }
1805
1806 static void free_gcr3_table(struct protection_domain *domain)
1807 {
1808         if (domain->glx == 2)
1809                 free_gcr3_tbl_level2(domain->gcr3_tbl);
1810         else if (domain->glx == 1)
1811                 free_gcr3_tbl_level1(domain->gcr3_tbl);
1812         else
1813                 BUG_ON(domain->glx != 0);
1814
1815         free_page((unsigned long)domain->gcr3_tbl);
1816 }
1817
1818 /*
1819  * Free a domain, only used if something went wrong in the
1820  * allocation path and we need to free an already allocated page table
1821  */
1822 static void dma_ops_domain_free(struct dma_ops_domain *dom)
1823 {
1824         int i;
1825
1826         if (!dom)
1827                 return;
1828
1829         del_domain_from_list(&dom->domain);
1830
1831         free_pagetable(&dom->domain);
1832
1833         for (i = 0; i < APERTURE_MAX_RANGES; ++i) {
1834                 if (!dom->aperture[i])
1835                         continue;
1836                 free_page((unsigned long)dom->aperture[i]->bitmap);
1837                 kfree(dom->aperture[i]);
1838         }
1839
1840         kfree(dom);
1841 }
1842
1843 /*
1844  * Allocates a new protection domain usable for the dma_ops functions.
1845  * It also initializes the page table and the address allocator data
1846  * structures required for the dma_ops interface
1847  */
1848 static struct dma_ops_domain *dma_ops_domain_alloc(void)
1849 {
1850         struct dma_ops_domain *dma_dom;
1851
1852         dma_dom = kzalloc(sizeof(struct dma_ops_domain), GFP_KERNEL);
1853         if (!dma_dom)
1854                 return NULL;
1855
1856         if (protection_domain_init(&dma_dom->domain))
1857                 goto free_dma_dom;
1858
1859         dma_dom->domain.mode = PAGE_MODE_2_LEVEL;
1860         dma_dom->domain.pt_root = (void *)get_zeroed_page(GFP_KERNEL);
1861         dma_dom->domain.flags = PD_DMA_OPS_MASK;
1862         dma_dom->domain.priv = dma_dom;
1863         if (!dma_dom->domain.pt_root)
1864                 goto free_dma_dom;
1865
1866         dma_dom->need_flush = false;
1867
1868         add_domain_to_list(&dma_dom->domain);
1869
1870         if (alloc_new_range(dma_dom, true, GFP_KERNEL))
1871                 goto free_dma_dom;
1872
1873         /*
1874          * mark the first page as allocated so we never return 0 as
1875          * a valid dma-address. So we can use 0 as error value
1876          */
1877         dma_dom->aperture[0]->bitmap[0] = 1;
1878         dma_dom->next_address = 0;
1879
1880
1881         return dma_dom;
1882
1883 free_dma_dom:
1884         dma_ops_domain_free(dma_dom);
1885
1886         return NULL;
1887 }
1888
1889 /*
1890  * little helper function to check whether a given protection domain is a
1891  * dma_ops domain
1892  */
1893 static bool dma_ops_domain(struct protection_domain *domain)
1894 {
1895         return domain->flags & PD_DMA_OPS_MASK;
1896 }
1897
1898 static void set_dte_entry(u16 devid, struct protection_domain *domain, bool ats)
1899 {
1900         u64 pte_root = 0;
1901         u64 flags = 0;
1902
1903         if (domain->mode != PAGE_MODE_NONE)
1904                 pte_root = virt_to_phys(domain->pt_root);
1905
1906         pte_root |= (domain->mode & DEV_ENTRY_MODE_MASK)
1907                     << DEV_ENTRY_MODE_SHIFT;
1908         pte_root |= IOMMU_PTE_IR | IOMMU_PTE_IW | IOMMU_PTE_P | IOMMU_PTE_TV;
1909
1910         flags = amd_iommu_dev_table[devid].data[1];
1911
1912         if (ats)
1913                 flags |= DTE_FLAG_IOTLB;
1914
1915         if (domain->flags & PD_IOMMUV2_MASK) {
1916                 u64 gcr3 = __pa(domain->gcr3_tbl);
1917                 u64 glx  = domain->glx;
1918                 u64 tmp;
1919
1920                 pte_root |= DTE_FLAG_GV;
1921                 pte_root |= (glx & DTE_GLX_MASK) << DTE_GLX_SHIFT;
1922
1923                 /* First mask out possible old values for GCR3 table */
1924                 tmp = DTE_GCR3_VAL_B(~0ULL) << DTE_GCR3_SHIFT_B;
1925                 flags    &= ~tmp;
1926
1927                 tmp = DTE_GCR3_VAL_C(~0ULL) << DTE_GCR3_SHIFT_C;
1928                 flags    &= ~tmp;
1929
1930                 /* Encode GCR3 table into DTE */
1931                 tmp = DTE_GCR3_VAL_A(gcr3) << DTE_GCR3_SHIFT_A;
1932                 pte_root |= tmp;
1933
1934                 tmp = DTE_GCR3_VAL_B(gcr3) << DTE_GCR3_SHIFT_B;
1935                 flags    |= tmp;
1936
1937                 tmp = DTE_GCR3_VAL_C(gcr3) << DTE_GCR3_SHIFT_C;
1938                 flags    |= tmp;
1939         }
1940
1941         flags &= ~(0xffffUL);
1942         flags |= domain->id;
1943
1944         amd_iommu_dev_table[devid].data[1]  = flags;
1945         amd_iommu_dev_table[devid].data[0]  = pte_root;
1946 }
1947
1948 static void clear_dte_entry(u16 devid)
1949 {
1950         /* remove entry from the device table seen by the hardware */
1951         amd_iommu_dev_table[devid].data[0]  = IOMMU_PTE_P | IOMMU_PTE_TV;
1952         amd_iommu_dev_table[devid].data[1] &= DTE_FLAG_MASK;
1953
1954         amd_iommu_apply_erratum_63(devid);
1955 }
1956
1957 static void do_attach(struct iommu_dev_data *dev_data,
1958                       struct protection_domain *domain)
1959 {
1960         struct amd_iommu *iommu;
1961         u16 alias;
1962         bool ats;
1963
1964         iommu = amd_iommu_rlookup_table[dev_data->devid];
1965         alias = amd_iommu_alias_table[dev_data->devid];
1966         ats   = dev_data->ats.enabled;
1967
1968         /* Update data structures */
1969         dev_data->domain = domain;
1970         list_add(&dev_data->list, &domain->dev_list);
1971
1972         /* Do reference counting */
1973         domain->dev_iommu[iommu->index] += 1;
1974         domain->dev_cnt                 += 1;
1975
1976         /* Update device table */
1977         set_dte_entry(dev_data->devid, domain, ats);
1978         if (alias != dev_data->devid)
1979                 set_dte_entry(dev_data->devid, domain, ats);
1980
1981         device_flush_dte(dev_data);
1982 }
1983
1984 static void do_detach(struct iommu_dev_data *dev_data)
1985 {
1986         struct amd_iommu *iommu;
1987         u16 alias;
1988
1989         /*
1990          * First check if the device is still attached. It might already
1991          * be detached from its domain because the generic
1992          * iommu_detach_group code detached it and we try again here in
1993          * our alias handling.
1994          */
1995         if (!dev_data->domain)
1996                 return;
1997
1998         iommu = amd_iommu_rlookup_table[dev_data->devid];
1999         alias = amd_iommu_alias_table[dev_data->devid];
2000
2001         /* decrease reference counters */
2002         dev_data->domain->dev_iommu[iommu->index] -= 1;
2003         dev_data->domain->dev_cnt                 -= 1;
2004
2005         /* Update data structures */
2006         dev_data->domain = NULL;
2007         list_del(&dev_data->list);
2008         clear_dte_entry(dev_data->devid);
2009         if (alias != dev_data->devid)
2010                 clear_dte_entry(alias);
2011
2012         /* Flush the DTE entry */
2013         device_flush_dte(dev_data);
2014 }
2015
2016 /*
2017  * If a device is not yet associated with a domain, this function does
2018  * assigns it visible for the hardware
2019  */
2020 static int __attach_device(struct iommu_dev_data *dev_data,
2021                            struct protection_domain *domain)
2022 {
2023         int ret;
2024
2025         /*
2026          * Must be called with IRQs disabled. Warn here to detect early
2027          * when its not.
2028          */
2029         WARN_ON(!irqs_disabled());
2030
2031         /* lock domain */
2032         spin_lock(&domain->lock);
2033
2034         ret = -EBUSY;
2035         if (dev_data->domain != NULL)
2036                 goto out_unlock;
2037
2038         /* Attach alias group root */
2039         do_attach(dev_data, domain);
2040
2041         ret = 0;
2042
2043 out_unlock:
2044
2045         /* ready */
2046         spin_unlock(&domain->lock);
2047
2048         return ret;
2049 }
2050
2051
2052 static void pdev_iommuv2_disable(struct pci_dev *pdev)
2053 {
2054         pci_disable_ats(pdev);
2055         pci_disable_pri(pdev);
2056         pci_disable_pasid(pdev);
2057 }
2058
2059 /* FIXME: Change generic reset-function to do the same */
2060 static int pri_reset_while_enabled(struct pci_dev *pdev)
2061 {
2062         u16 control;
2063         int pos;
2064
2065         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2066         if (!pos)
2067                 return -EINVAL;
2068
2069         pci_read_config_word(pdev, pos + PCI_PRI_CTRL, &control);
2070         control |= PCI_PRI_CTRL_RESET;
2071         pci_write_config_word(pdev, pos + PCI_PRI_CTRL, control);
2072
2073         return 0;
2074 }
2075
2076 static int pdev_iommuv2_enable(struct pci_dev *pdev)
2077 {
2078         bool reset_enable;
2079         int reqs, ret;
2080
2081         /* FIXME: Hardcode number of outstanding requests for now */
2082         reqs = 32;
2083         if (pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_LIMIT_REQ_ONE))
2084                 reqs = 1;
2085         reset_enable = pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_ENABLE_RESET);
2086
2087         /* Only allow access to user-accessible pages */
2088         ret = pci_enable_pasid(pdev, 0);
2089         if (ret)
2090                 goto out_err;
2091
2092         /* First reset the PRI state of the device */
2093         ret = pci_reset_pri(pdev);
2094         if (ret)
2095                 goto out_err;
2096
2097         /* Enable PRI */
2098         ret = pci_enable_pri(pdev, reqs);
2099         if (ret)
2100                 goto out_err;
2101
2102         if (reset_enable) {
2103                 ret = pri_reset_while_enabled(pdev);
2104                 if (ret)
2105                         goto out_err;
2106         }
2107
2108         ret = pci_enable_ats(pdev, PAGE_SHIFT);
2109         if (ret)
2110                 goto out_err;
2111
2112         return 0;
2113
2114 out_err:
2115         pci_disable_pri(pdev);
2116         pci_disable_pasid(pdev);
2117
2118         return ret;
2119 }
2120
2121 /* FIXME: Move this to PCI code */
2122 #define PCI_PRI_TLP_OFF         (1 << 15)
2123
2124 static bool pci_pri_tlp_required(struct pci_dev *pdev)
2125 {
2126         u16 status;
2127         int pos;
2128
2129         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2130         if (!pos)
2131                 return false;
2132
2133         pci_read_config_word(pdev, pos + PCI_PRI_STATUS, &status);
2134
2135         return (status & PCI_PRI_TLP_OFF) ? true : false;
2136 }
2137
2138 /*
2139  * If a device is not yet associated with a domain, this function
2140  * assigns it visible for the hardware
2141  */
2142 static int attach_device(struct device *dev,
2143                          struct protection_domain *domain)
2144 {
2145         struct pci_dev *pdev = to_pci_dev(dev);
2146         struct iommu_dev_data *dev_data;
2147         unsigned long flags;
2148         int ret;
2149
2150         dev_data = get_dev_data(dev);
2151
2152         if (domain->flags & PD_IOMMUV2_MASK) {
2153                 if (!dev_data->passthrough)
2154                         return -EINVAL;
2155
2156                 if (dev_data->iommu_v2) {
2157                         if (pdev_iommuv2_enable(pdev) != 0)
2158                                 return -EINVAL;
2159
2160                         dev_data->ats.enabled = true;
2161                         dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2162                         dev_data->pri_tlp     = pci_pri_tlp_required(pdev);
2163                 }
2164         } else if (amd_iommu_iotlb_sup &&
2165                    pci_enable_ats(pdev, PAGE_SHIFT) == 0) {
2166                 dev_data->ats.enabled = true;
2167                 dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2168         }
2169
2170         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2171         ret = __attach_device(dev_data, domain);
2172         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2173
2174         /*
2175          * We might boot into a crash-kernel here. The crashed kernel
2176          * left the caches in the IOMMU dirty. So we have to flush
2177          * here to evict all dirty stuff.
2178          */
2179         domain_flush_tlb_pde(domain);
2180
2181         return ret;
2182 }
2183
2184 /*
2185  * Removes a device from a protection domain (unlocked)
2186  */
2187 static void __detach_device(struct iommu_dev_data *dev_data)
2188 {
2189         struct protection_domain *domain;
2190
2191         /*
2192          * Must be called with IRQs disabled. Warn here to detect early
2193          * when its not.
2194          */
2195         WARN_ON(!irqs_disabled());
2196
2197         if (WARN_ON(!dev_data->domain))
2198                 return;
2199
2200         domain = dev_data->domain;
2201
2202         spin_lock(&domain->lock);
2203
2204         do_detach(dev_data);
2205
2206         spin_unlock(&domain->lock);
2207 }
2208
2209 /*
2210  * Removes a device from a protection domain (with devtable_lock held)
2211  */
2212 static void detach_device(struct device *dev)
2213 {
2214         struct protection_domain *domain;
2215         struct iommu_dev_data *dev_data;
2216         unsigned long flags;
2217
2218         dev_data = get_dev_data(dev);
2219         domain   = dev_data->domain;
2220
2221         /* lock device table */
2222         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2223         __detach_device(dev_data);
2224         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2225
2226         if (domain->flags & PD_IOMMUV2_MASK && dev_data->iommu_v2)
2227                 pdev_iommuv2_disable(to_pci_dev(dev));
2228         else if (dev_data->ats.enabled)
2229                 pci_disable_ats(to_pci_dev(dev));
2230
2231         dev_data->ats.enabled = false;
2232 }
2233
2234 static int amd_iommu_add_device(struct device *dev)
2235 {
2236         struct iommu_dev_data *dev_data;
2237         struct iommu_domain *domain;
2238         struct amd_iommu *iommu;
2239         u16 devid;
2240         int ret;
2241
2242         if (!check_device(dev) || get_dev_data(dev))
2243                 return 0;
2244
2245         devid = get_device_id(dev);
2246         iommu = amd_iommu_rlookup_table[devid];
2247
2248         ret = iommu_init_device(dev);
2249         if (ret) {
2250                 if (ret != -ENOTSUPP)
2251                         pr_err("Failed to initialize device %s - trying to proceed anyway\n",
2252                                 dev_name(dev));
2253
2254                 iommu_ignore_device(dev);
2255                 dev->archdata.dma_ops = &nommu_dma_ops;
2256                 goto out;
2257         }
2258         init_iommu_group(dev);
2259
2260         dev_data = get_dev_data(dev);
2261
2262         BUG_ON(!dev_data);
2263
2264         if (iommu_pass_through || dev_data->iommu_v2)
2265                 iommu_request_dm_for_dev(dev);
2266
2267         /* Domains are initialized for this device - have a look what we ended up with */
2268         domain = iommu_get_domain_for_dev(dev);
2269         if (domain->type == IOMMU_DOMAIN_IDENTITY)
2270                 dev_data->passthrough = true;
2271         else
2272                 dev->archdata.dma_ops = &amd_iommu_dma_ops;
2273
2274 out:
2275         iommu_completion_wait(iommu);
2276
2277         return 0;
2278 }
2279
2280 static void amd_iommu_remove_device(struct device *dev)
2281 {
2282         struct amd_iommu *iommu;
2283         u16 devid;
2284
2285         if (!check_device(dev))
2286                 return;
2287
2288         devid = get_device_id(dev);
2289         iommu = amd_iommu_rlookup_table[devid];
2290
2291         iommu_uninit_device(dev);
2292         iommu_completion_wait(iommu);
2293 }
2294
2295 /*****************************************************************************
2296  *
2297  * The next functions belong to the dma_ops mapping/unmapping code.
2298  *
2299  *****************************************************************************/
2300
2301 /*
2302  * In the dma_ops path we only have the struct device. This function
2303  * finds the corresponding IOMMU, the protection domain and the
2304  * requestor id for a given device.
2305  * If the device is not yet associated with a domain this is also done
2306  * in this function.
2307  */
2308 static struct protection_domain *get_domain(struct device *dev)
2309 {
2310         struct protection_domain *domain;
2311         struct iommu_domain *io_domain;
2312
2313         if (!check_device(dev))
2314                 return ERR_PTR(-EINVAL);
2315
2316         io_domain = iommu_get_domain_for_dev(dev);
2317         if (!io_domain)
2318                 return NULL;
2319
2320         domain = to_pdomain(io_domain);
2321         if (!dma_ops_domain(domain))
2322                 return ERR_PTR(-EBUSY);
2323
2324         return domain;
2325 }
2326
2327 static void update_device_table(struct protection_domain *domain)
2328 {
2329         struct iommu_dev_data *dev_data;
2330
2331         list_for_each_entry(dev_data, &domain->dev_list, list)
2332                 set_dte_entry(dev_data->devid, domain, dev_data->ats.enabled);
2333 }
2334
2335 static void update_domain(struct protection_domain *domain)
2336 {
2337         if (!domain->updated)
2338                 return;
2339
2340         update_device_table(domain);
2341
2342         domain_flush_devices(domain);
2343         domain_flush_tlb_pde(domain);
2344
2345         domain->updated = false;
2346 }
2347
2348 /*
2349  * This function fetches the PTE for a given address in the aperture
2350  */
2351 static u64* dma_ops_get_pte(struct dma_ops_domain *dom,
2352                             unsigned long address)
2353 {
2354         struct aperture_range *aperture;
2355         u64 *pte, *pte_page;
2356
2357         aperture = dom->aperture[APERTURE_RANGE_INDEX(address)];
2358         if (!aperture)
2359                 return NULL;
2360
2361         pte = aperture->pte_pages[APERTURE_PAGE_INDEX(address)];
2362         if (!pte) {
2363                 pte = alloc_pte(&dom->domain, address, PAGE_SIZE, &pte_page,
2364                                 GFP_ATOMIC);
2365                 aperture->pte_pages[APERTURE_PAGE_INDEX(address)] = pte_page;
2366         } else
2367                 pte += PM_LEVEL_INDEX(0, address);
2368
2369         update_domain(&dom->domain);
2370
2371         return pte;
2372 }
2373
2374 /*
2375  * This is the generic map function. It maps one 4kb page at paddr to
2376  * the given address in the DMA address space for the domain.
2377  */
2378 static dma_addr_t dma_ops_domain_map(struct dma_ops_domain *dom,
2379                                      unsigned long address,
2380                                      phys_addr_t paddr,
2381                                      int direction)
2382 {
2383         u64 *pte, __pte;
2384
2385         WARN_ON(address > dom->aperture_size);
2386
2387         paddr &= PAGE_MASK;
2388
2389         pte  = dma_ops_get_pte(dom, address);
2390         if (!pte)
2391                 return DMA_ERROR_CODE;
2392
2393         __pte = paddr | IOMMU_PTE_P | IOMMU_PTE_FC;
2394
2395         if (direction == DMA_TO_DEVICE)
2396                 __pte |= IOMMU_PTE_IR;
2397         else if (direction == DMA_FROM_DEVICE)
2398                 __pte |= IOMMU_PTE_IW;
2399         else if (direction == DMA_BIDIRECTIONAL)
2400                 __pte |= IOMMU_PTE_IR | IOMMU_PTE_IW;
2401
2402         WARN_ON_ONCE(*pte);
2403
2404         *pte = __pte;
2405
2406         return (dma_addr_t)address;
2407 }
2408
2409 /*
2410  * The generic unmapping function for on page in the DMA address space.
2411  */
2412 static void dma_ops_domain_unmap(struct dma_ops_domain *dom,
2413                                  unsigned long address)
2414 {
2415         struct aperture_range *aperture;
2416         u64 *pte;
2417
2418         if (address >= dom->aperture_size)
2419                 return;
2420
2421         aperture = dom->aperture[APERTURE_RANGE_INDEX(address)];
2422         if (!aperture)
2423                 return;
2424
2425         pte  = aperture->pte_pages[APERTURE_PAGE_INDEX(address)];
2426         if (!pte)
2427                 return;
2428
2429         pte += PM_LEVEL_INDEX(0, address);
2430
2431         WARN_ON_ONCE(!*pte);
2432
2433         *pte = 0ULL;
2434 }
2435
2436 /*
2437  * This function contains common code for mapping of a physically
2438  * contiguous memory region into DMA address space. It is used by all
2439  * mapping functions provided with this IOMMU driver.
2440  * Must be called with the domain lock held.
2441  */
2442 static dma_addr_t __map_single(struct device *dev,
2443                                struct dma_ops_domain *dma_dom,
2444                                phys_addr_t paddr,
2445                                size_t size,
2446                                int dir,
2447                                bool align,
2448                                u64 dma_mask)
2449 {
2450         dma_addr_t offset = paddr & ~PAGE_MASK;
2451         dma_addr_t address, start, ret;
2452         unsigned int pages;
2453         unsigned long align_mask = 0;
2454         int i;
2455
2456         pages = iommu_num_pages(paddr, size, PAGE_SIZE);
2457         paddr &= PAGE_MASK;
2458
2459         INC_STATS_COUNTER(total_map_requests);
2460
2461         if (pages > 1)
2462                 INC_STATS_COUNTER(cross_page);
2463
2464         if (align)
2465                 align_mask = (1UL << get_order(size)) - 1;
2466
2467 retry:
2468         address = dma_ops_alloc_addresses(dev, dma_dom, pages, align_mask,
2469                                           dma_mask);
2470         if (unlikely(address == DMA_ERROR_CODE)) {
2471                 /*
2472                  * setting next_address here will let the address
2473                  * allocator only scan the new allocated range in the
2474                  * first run. This is a small optimization.
2475                  */
2476                 dma_dom->next_address = dma_dom->aperture_size;
2477
2478                 if (alloc_new_range(dma_dom, false, GFP_ATOMIC))
2479                         goto out;
2480
2481                 /*
2482                  * aperture was successfully enlarged by 128 MB, try
2483                  * allocation again
2484                  */
2485                 goto retry;
2486         }
2487
2488         start = address;
2489         for (i = 0; i < pages; ++i) {
2490                 ret = dma_ops_domain_map(dma_dom, start, paddr, dir);
2491                 if (ret == DMA_ERROR_CODE)
2492                         goto out_unmap;
2493
2494                 paddr += PAGE_SIZE;
2495                 start += PAGE_SIZE;
2496         }
2497         address += offset;
2498
2499         ADD_STATS_COUNTER(alloced_io_mem, size);
2500
2501         if (unlikely(dma_dom->need_flush && !amd_iommu_unmap_flush)) {
2502                 domain_flush_tlb(&dma_dom->domain);
2503                 dma_dom->need_flush = false;
2504         } else if (unlikely(amd_iommu_np_cache))
2505                 domain_flush_pages(&dma_dom->domain, address, size);
2506
2507 out:
2508         return address;
2509
2510 out_unmap:
2511
2512         for (--i; i >= 0; --i) {
2513                 start -= PAGE_SIZE;
2514                 dma_ops_domain_unmap(dma_dom, start);
2515         }
2516
2517         domain_flush_pages(&dma_dom->domain, address, size);
2518
2519         dma_ops_free_addresses(dma_dom, address, pages);
2520
2521         return DMA_ERROR_CODE;
2522 }
2523
2524 /*
2525  * Does the reverse of the __map_single function. Must be called with
2526  * the domain lock held too
2527  */
2528 static void __unmap_single(struct dma_ops_domain *dma_dom,
2529                            dma_addr_t dma_addr,
2530                            size_t size,
2531                            int dir)
2532 {
2533         dma_addr_t flush_addr;
2534         dma_addr_t i, start;
2535         unsigned int pages;
2536
2537         if ((dma_addr == DMA_ERROR_CODE) ||
2538             (dma_addr + size > dma_dom->aperture_size))
2539                 return;
2540
2541         flush_addr = dma_addr;
2542         pages = iommu_num_pages(dma_addr, size, PAGE_SIZE);
2543         dma_addr &= PAGE_MASK;
2544         start = dma_addr;
2545
2546         for (i = 0; i < pages; ++i) {
2547                 dma_ops_domain_unmap(dma_dom, start);
2548                 start += PAGE_SIZE;
2549         }
2550
2551         if (amd_iommu_unmap_flush || dma_dom->need_flush) {
2552                 domain_flush_pages(&dma_dom->domain, flush_addr, size);
2553                 dma_dom->need_flush = false;
2554         }
2555
2556         SUB_STATS_COUNTER(alloced_io_mem, size);
2557
2558         dma_ops_free_addresses(dma_dom, dma_addr, pages);
2559 }
2560
2561 /*
2562  * The exported map_single function for dma_ops.
2563  */
2564 static dma_addr_t map_page(struct device *dev, struct page *page,
2565                            unsigned long offset, size_t size,
2566                            enum dma_data_direction dir,
2567                            struct dma_attrs *attrs)
2568 {
2569         unsigned long flags;
2570         struct protection_domain *domain;
2571         dma_addr_t addr;
2572         u64 dma_mask;
2573         phys_addr_t paddr = page_to_phys(page) + offset;
2574
2575         INC_STATS_COUNTER(cnt_map_single);
2576
2577         domain = get_domain(dev);
2578         if (PTR_ERR(domain) == -EINVAL)
2579                 return (dma_addr_t)paddr;
2580         else if (IS_ERR(domain))
2581                 return DMA_ERROR_CODE;
2582
2583         dma_mask = *dev->dma_mask;
2584
2585         spin_lock_irqsave(&domain->lock, flags);
2586
2587         addr = __map_single(dev, domain->priv, paddr, size, dir, false,
2588                             dma_mask);
2589         if (addr == DMA_ERROR_CODE)
2590                 goto out;
2591
2592         domain_flush_complete(domain);
2593
2594 out:
2595         spin_unlock_irqrestore(&domain->lock, flags);
2596
2597         return addr;
2598 }
2599
2600 /*
2601  * The exported unmap_single function for dma_ops.
2602  */
2603 static void unmap_page(struct device *dev, dma_addr_t dma_addr, size_t size,
2604                        enum dma_data_direction dir, struct dma_attrs *attrs)
2605 {
2606         unsigned long flags;
2607         struct protection_domain *domain;
2608
2609         INC_STATS_COUNTER(cnt_unmap_single);
2610
2611         domain = get_domain(dev);
2612         if (IS_ERR(domain))
2613                 return;
2614
2615         spin_lock_irqsave(&domain->lock, flags);
2616
2617         __unmap_single(domain->priv, dma_addr, size, dir);
2618
2619         domain_flush_complete(domain);
2620
2621         spin_unlock_irqrestore(&domain->lock, flags);
2622 }
2623
2624 /*
2625  * The exported map_sg function for dma_ops (handles scatter-gather
2626  * lists).
2627  */
2628 static int map_sg(struct device *dev, struct scatterlist *sglist,
2629                   int nelems, enum dma_data_direction dir,
2630                   struct dma_attrs *attrs)
2631 {
2632         unsigned long flags;
2633         struct protection_domain *domain;
2634         int i;
2635         struct scatterlist *s;
2636         phys_addr_t paddr;
2637         int mapped_elems = 0;
2638         u64 dma_mask;
2639
2640         INC_STATS_COUNTER(cnt_map_sg);
2641
2642         domain = get_domain(dev);
2643         if (IS_ERR(domain))
2644                 return 0;
2645
2646         dma_mask = *dev->dma_mask;
2647
2648         spin_lock_irqsave(&domain->lock, flags);
2649
2650         for_each_sg(sglist, s, nelems, i) {
2651                 paddr = sg_phys(s);
2652
2653                 s->dma_address = __map_single(dev, domain->priv,
2654                                               paddr, s->length, dir, false,
2655                                               dma_mask);
2656
2657                 if (s->dma_address) {
2658                         s->dma_length = s->length;
2659                         mapped_elems++;
2660                 } else
2661                         goto unmap;
2662         }
2663
2664         domain_flush_complete(domain);
2665
2666 out:
2667         spin_unlock_irqrestore(&domain->lock, flags);
2668
2669         return mapped_elems;
2670 unmap:
2671         for_each_sg(sglist, s, mapped_elems, i) {
2672                 if (s->dma_address)
2673                         __unmap_single(domain->priv, s->dma_address,
2674                                        s->dma_length, dir);
2675                 s->dma_address = s->dma_length = 0;
2676         }
2677
2678         mapped_elems = 0;
2679
2680         goto out;
2681 }
2682
2683 /*
2684  * The exported map_sg function for dma_ops (handles scatter-gather
2685  * lists).
2686  */
2687 static void unmap_sg(struct device *dev, struct scatterlist *sglist,
2688                      int nelems, enum dma_data_direction dir,
2689                      struct dma_attrs *attrs)
2690 {
2691         unsigned long flags;
2692         struct protection_domain *domain;
2693         struct scatterlist *s;
2694         int i;
2695
2696         INC_STATS_COUNTER(cnt_unmap_sg);
2697
2698         domain = get_domain(dev);
2699         if (IS_ERR(domain))
2700                 return;
2701
2702         spin_lock_irqsave(&domain->lock, flags);
2703
2704         for_each_sg(sglist, s, nelems, i) {
2705                 __unmap_single(domain->priv, s->dma_address,
2706                                s->dma_length, dir);
2707                 s->dma_address = s->dma_length = 0;
2708         }
2709
2710         domain_flush_complete(domain);
2711
2712         spin_unlock_irqrestore(&domain->lock, flags);
2713 }
2714
2715 /*
2716  * The exported alloc_coherent function for dma_ops.
2717  */
2718 static void *alloc_coherent(struct device *dev, size_t size,
2719                             dma_addr_t *dma_addr, gfp_t flag,
2720                             struct dma_attrs *attrs)
2721 {
2722         u64 dma_mask = dev->coherent_dma_mask;
2723         struct protection_domain *domain;
2724         unsigned long flags;
2725         struct page *page;
2726
2727         INC_STATS_COUNTER(cnt_alloc_coherent);
2728
2729         domain = get_domain(dev);
2730         if (PTR_ERR(domain) == -EINVAL) {
2731                 page = alloc_pages(flag, get_order(size));
2732                 *dma_addr = page_to_phys(page);
2733                 return page_address(page);
2734         } else if (IS_ERR(domain))
2735                 return NULL;
2736
2737         size      = PAGE_ALIGN(size);
2738         dma_mask  = dev->coherent_dma_mask;
2739         flag     &= ~(__GFP_DMA | __GFP_HIGHMEM | __GFP_DMA32);
2740         flag     |= __GFP_ZERO;
2741
2742         page = alloc_pages(flag | __GFP_NOWARN,  get_order(size));
2743         if (!page) {
2744                 if (!gfpflags_allow_blocking(flag))
2745                         return NULL;
2746
2747                 page = dma_alloc_from_contiguous(dev, size >> PAGE_SHIFT,
2748                                                  get_order(size));
2749                 if (!page)
2750                         return NULL;
2751         }
2752
2753         if (!dma_mask)
2754                 dma_mask = *dev->dma_mask;
2755
2756         spin_lock_irqsave(&domain->lock, flags);
2757
2758         *dma_addr = __map_single(dev, domain->priv, page_to_phys(page),
2759                                  size, DMA_BIDIRECTIONAL, true, dma_mask);
2760
2761         if (*dma_addr == DMA_ERROR_CODE) {
2762                 spin_unlock_irqrestore(&domain->lock, flags);
2763                 goto out_free;
2764         }
2765
2766         domain_flush_complete(domain);
2767
2768         spin_unlock_irqrestore(&domain->lock, flags);
2769
2770         return page_address(page);
2771
2772 out_free:
2773
2774         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2775                 __free_pages(page, get_order(size));
2776
2777         return NULL;
2778 }
2779
2780 /*
2781  * The exported free_coherent function for dma_ops.
2782  */
2783 static void free_coherent(struct device *dev, size_t size,
2784                           void *virt_addr, dma_addr_t dma_addr,
2785                           struct dma_attrs *attrs)
2786 {
2787         struct protection_domain *domain;
2788         unsigned long flags;
2789         struct page *page;
2790
2791         INC_STATS_COUNTER(cnt_free_coherent);
2792
2793         page = virt_to_page(virt_addr);
2794         size = PAGE_ALIGN(size);
2795
2796         domain = get_domain(dev);
2797         if (IS_ERR(domain))
2798                 goto free_mem;
2799
2800         spin_lock_irqsave(&domain->lock, flags);
2801
2802         __unmap_single(domain->priv, dma_addr, size, DMA_BIDIRECTIONAL);
2803
2804         domain_flush_complete(domain);
2805
2806         spin_unlock_irqrestore(&domain->lock, flags);
2807
2808 free_mem:
2809         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2810                 __free_pages(page, get_order(size));
2811 }
2812
2813 /*
2814  * This function is called by the DMA layer to find out if we can handle a
2815  * particular device. It is part of the dma_ops.
2816  */
2817 static int amd_iommu_dma_supported(struct device *dev, u64 mask)
2818 {
2819         return check_device(dev);
2820 }
2821
2822 static struct dma_map_ops amd_iommu_dma_ops = {
2823         .alloc = alloc_coherent,
2824         .free = free_coherent,
2825         .map_page = map_page,
2826         .unmap_page = unmap_page,
2827         .map_sg = map_sg,
2828         .unmap_sg = unmap_sg,
2829         .dma_supported = amd_iommu_dma_supported,
2830 };
2831
2832 int __init amd_iommu_init_api(void)
2833 {
2834         return bus_set_iommu(&pci_bus_type, &amd_iommu_ops);
2835 }
2836
2837 int __init amd_iommu_init_dma_ops(void)
2838 {
2839         swiotlb        = iommu_pass_through ? 1 : 0;
2840         iommu_detected = 1;
2841
2842         /*
2843          * In case we don't initialize SWIOTLB (actually the common case
2844          * when AMD IOMMU is enabled), make sure there are global
2845          * dma_ops set as a fall-back for devices not handled by this
2846          * driver (for example non-PCI devices).
2847          */
2848         if (!swiotlb)
2849                 dma_ops = &nommu_dma_ops;
2850
2851         amd_iommu_stats_init();
2852
2853         if (amd_iommu_unmap_flush)
2854                 pr_info("AMD-Vi: IO/TLB flush on unmap enabled\n");
2855         else
2856                 pr_info("AMD-Vi: Lazy IO/TLB flushing enabled\n");
2857
2858         return 0;
2859 }
2860
2861 /*****************************************************************************
2862  *
2863  * The following functions belong to the exported interface of AMD IOMMU
2864  *
2865  * This interface allows access to lower level functions of the IOMMU
2866  * like protection domain handling and assignement of devices to domains
2867  * which is not possible with the dma_ops interface.
2868  *
2869  *****************************************************************************/
2870
2871 static void cleanup_domain(struct protection_domain *domain)
2872 {
2873         struct iommu_dev_data *entry;
2874         unsigned long flags;
2875
2876         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2877
2878         while (!list_empty(&domain->dev_list)) {
2879                 entry = list_first_entry(&domain->dev_list,
2880                                          struct iommu_dev_data, list);
2881                 __detach_device(entry);
2882         }
2883
2884         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2885 }
2886
2887 static void protection_domain_free(struct protection_domain *domain)
2888 {
2889         if (!domain)
2890                 return;
2891
2892         del_domain_from_list(domain);
2893
2894         if (domain->id)
2895                 domain_id_free(domain->id);
2896
2897         kfree(domain);
2898 }
2899
2900 static int protection_domain_init(struct protection_domain *domain)
2901 {
2902         spin_lock_init(&domain->lock);
2903         mutex_init(&domain->api_lock);
2904         domain->id = domain_id_alloc();
2905         if (!domain->id)
2906                 return -ENOMEM;
2907         INIT_LIST_HEAD(&domain->dev_list);
2908
2909         return 0;
2910 }
2911
2912 static struct protection_domain *protection_domain_alloc(void)
2913 {
2914         struct protection_domain *domain;
2915
2916         domain = kzalloc(sizeof(*domain), GFP_KERNEL);
2917         if (!domain)
2918                 return NULL;
2919
2920         if (protection_domain_init(domain))
2921                 goto out_err;
2922
2923         add_domain_to_list(domain);
2924
2925         return domain;
2926
2927 out_err:
2928         kfree(domain);
2929
2930         return NULL;
2931 }
2932
2933 static struct iommu_domain *amd_iommu_domain_alloc(unsigned type)
2934 {
2935         struct protection_domain *pdomain;
2936         struct dma_ops_domain *dma_domain;
2937
2938         switch (type) {
2939         case IOMMU_DOMAIN_UNMANAGED:
2940                 pdomain = protection_domain_alloc();
2941                 if (!pdomain)
2942                         return NULL;
2943
2944                 pdomain->mode    = PAGE_MODE_3_LEVEL;
2945                 pdomain->pt_root = (void *)get_zeroed_page(GFP_KERNEL);
2946                 if (!pdomain->pt_root) {
2947                         protection_domain_free(pdomain);
2948                         return NULL;
2949                 }
2950
2951                 pdomain->domain.geometry.aperture_start = 0;
2952                 pdomain->domain.geometry.aperture_end   = ~0ULL;
2953                 pdomain->domain.geometry.force_aperture = true;
2954
2955                 break;
2956         case IOMMU_DOMAIN_DMA:
2957                 dma_domain = dma_ops_domain_alloc();
2958                 if (!dma_domain) {
2959                         pr_err("AMD-Vi: Failed to allocate\n");
2960                         return NULL;
2961                 }
2962                 pdomain = &dma_domain->domain;
2963                 break;
2964         case IOMMU_DOMAIN_IDENTITY:
2965                 pdomain = protection_domain_alloc();
2966                 if (!pdomain)
2967                         return NULL;
2968
2969                 pdomain->mode = PAGE_MODE_NONE;
2970                 break;
2971         default:
2972                 return NULL;
2973         }
2974
2975         return &pdomain->domain;
2976 }
2977
2978 static void amd_iommu_domain_free(struct iommu_domain *dom)
2979 {
2980         struct protection_domain *domain;
2981
2982         if (!dom)
2983                 return;
2984
2985         domain = to_pdomain(dom);
2986
2987         if (domain->dev_cnt > 0)
2988                 cleanup_domain(domain);
2989
2990         BUG_ON(domain->dev_cnt != 0);
2991
2992         if (domain->mode != PAGE_MODE_NONE)
2993                 free_pagetable(domain);
2994
2995         if (domain->flags & PD_IOMMUV2_MASK)
2996                 free_gcr3_table(domain);
2997
2998         protection_domain_free(domain);
2999 }
3000
3001 static void amd_iommu_detach_device(struct iommu_domain *dom,
3002                                     struct device *dev)
3003 {
3004         struct iommu_dev_data *dev_data = dev->archdata.iommu;
3005         struct amd_iommu *iommu;
3006         u16 devid;
3007
3008         if (!check_device(dev))
3009                 return;
3010
3011         devid = get_device_id(dev);
3012
3013         if (dev_data->domain != NULL)
3014                 detach_device(dev);
3015
3016         iommu = amd_iommu_rlookup_table[devid];
3017         if (!iommu)
3018                 return;
3019
3020         iommu_completion_wait(iommu);
3021 }
3022
3023 static int amd_iommu_attach_device(struct iommu_domain *dom,
3024                                    struct device *dev)
3025 {
3026         struct protection_domain *domain = to_pdomain(dom);
3027         struct iommu_dev_data *dev_data;
3028         struct amd_iommu *iommu;
3029         int ret;
3030
3031         if (!check_device(dev))
3032                 return -EINVAL;
3033
3034         dev_data = dev->archdata.iommu;
3035
3036         iommu = amd_iommu_rlookup_table[dev_data->devid];
3037         if (!iommu)
3038                 return -EINVAL;
3039
3040         if (dev_data->domain)
3041                 detach_device(dev);
3042
3043         ret = attach_device(dev, domain);
3044
3045         iommu_completion_wait(iommu);
3046
3047         return ret;
3048 }
3049
3050 static int amd_iommu_map(struct iommu_domain *dom, unsigned long iova,
3051                          phys_addr_t paddr, size_t page_size, int iommu_prot)
3052 {
3053         struct protection_domain *domain = to_pdomain(dom);
3054         int prot = 0;
3055         int ret;
3056
3057         if (domain->mode == PAGE_MODE_NONE)
3058                 return -EINVAL;
3059
3060         if (iommu_prot & IOMMU_READ)
3061                 prot |= IOMMU_PROT_IR;
3062         if (iommu_prot & IOMMU_WRITE)
3063                 prot |= IOMMU_PROT_IW;
3064
3065         mutex_lock(&domain->api_lock);
3066         ret = iommu_map_page(domain, iova, paddr, prot, page_size);
3067         mutex_unlock(&domain->api_lock);
3068
3069         return ret;
3070 }
3071
3072 static size_t amd_iommu_unmap(struct iommu_domain *dom, unsigned long iova,
3073                            size_t page_size)
3074 {
3075         struct protection_domain *domain = to_pdomain(dom);
3076         size_t unmap_size;
3077
3078         if (domain->mode == PAGE_MODE_NONE)
3079                 return -EINVAL;
3080
3081         mutex_lock(&domain->api_lock);
3082         unmap_size = iommu_unmap_page(domain, iova, page_size);
3083         mutex_unlock(&domain->api_lock);
3084
3085         domain_flush_tlb_pde(domain);
3086
3087         return unmap_size;
3088 }
3089
3090 static phys_addr_t amd_iommu_iova_to_phys(struct iommu_domain *dom,
3091                                           dma_addr_t iova)
3092 {
3093         struct protection_domain *domain = to_pdomain(dom);
3094         unsigned long offset_mask, pte_pgsize;
3095         u64 *pte, __pte;
3096
3097         if (domain->mode == PAGE_MODE_NONE)
3098                 return iova;
3099
3100         pte = fetch_pte(domain, iova, &pte_pgsize);
3101
3102         if (!pte || !IOMMU_PTE_PRESENT(*pte))
3103                 return 0;
3104
3105         offset_mask = pte_pgsize - 1;
3106         __pte       = *pte & PM_ADDR_MASK;
3107
3108         return (__pte & ~offset_mask) | (iova & offset_mask);
3109 }
3110
3111 static bool amd_iommu_capable(enum iommu_cap cap)
3112 {
3113         switch (cap) {
3114         case IOMMU_CAP_CACHE_COHERENCY:
3115                 return true;
3116         case IOMMU_CAP_INTR_REMAP:
3117                 return (irq_remapping_enabled == 1);
3118         case IOMMU_CAP_NOEXEC:
3119                 return false;
3120         }
3121
3122         return false;
3123 }
3124
3125 static void amd_iommu_get_dm_regions(struct device *dev,
3126                                      struct list_head *head)
3127 {
3128         struct unity_map_entry *entry;
3129         u16 devid;
3130
3131         devid = get_device_id(dev);
3132
3133         list_for_each_entry(entry, &amd_iommu_unity_map, list) {
3134                 struct iommu_dm_region *region;
3135
3136                 if (devid < entry->devid_start || devid > entry->devid_end)
3137                         continue;
3138
3139                 region = kzalloc(sizeof(*region), GFP_KERNEL);
3140                 if (!region) {
3141                         pr_err("Out of memory allocating dm-regions for %s\n",
3142                                 dev_name(dev));
3143                         return;
3144                 }
3145
3146                 region->start = entry->address_start;
3147                 region->length = entry->address_end - entry->address_start;
3148                 if (entry->prot & IOMMU_PROT_IR)
3149                         region->prot |= IOMMU_READ;
3150                 if (entry->prot & IOMMU_PROT_IW)
3151                         region->prot |= IOMMU_WRITE;
3152
3153                 list_add_tail(&region->list, head);
3154         }
3155 }
3156
3157 static void amd_iommu_put_dm_regions(struct device *dev,
3158                                      struct list_head *head)
3159 {
3160         struct iommu_dm_region *entry, *next;
3161
3162         list_for_each_entry_safe(entry, next, head, list)
3163                 kfree(entry);
3164 }
3165
3166 static const struct iommu_ops amd_iommu_ops = {
3167         .capable = amd_iommu_capable,
3168         .domain_alloc = amd_iommu_domain_alloc,
3169         .domain_free  = amd_iommu_domain_free,
3170         .attach_dev = amd_iommu_attach_device,
3171         .detach_dev = amd_iommu_detach_device,
3172         .map = amd_iommu_map,
3173         .unmap = amd_iommu_unmap,
3174         .map_sg = default_iommu_map_sg,
3175         .iova_to_phys = amd_iommu_iova_to_phys,
3176         .add_device = amd_iommu_add_device,
3177         .remove_device = amd_iommu_remove_device,
3178         .device_group = pci_device_group,
3179         .get_dm_regions = amd_iommu_get_dm_regions,
3180         .put_dm_regions = amd_iommu_put_dm_regions,
3181         .pgsize_bitmap  = AMD_IOMMU_PGSIZES,
3182 };
3183
3184 /*****************************************************************************
3185  *
3186  * The next functions do a basic initialization of IOMMU for pass through
3187  * mode
3188  *
3189  * In passthrough mode the IOMMU is initialized and enabled but not used for
3190  * DMA-API translation.
3191  *
3192  *****************************************************************************/
3193
3194 /* IOMMUv2 specific functions */
3195 int amd_iommu_register_ppr_notifier(struct notifier_block *nb)
3196 {
3197         return atomic_notifier_chain_register(&ppr_notifier, nb);
3198 }
3199 EXPORT_SYMBOL(amd_iommu_register_ppr_notifier);
3200
3201 int amd_iommu_unregister_ppr_notifier(struct notifier_block *nb)
3202 {
3203         return atomic_notifier_chain_unregister(&ppr_notifier, nb);
3204 }
3205 EXPORT_SYMBOL(amd_iommu_unregister_ppr_notifier);
3206
3207 void amd_iommu_domain_direct_map(struct iommu_domain *dom)
3208 {
3209         struct protection_domain *domain = to_pdomain(dom);
3210         unsigned long flags;
3211
3212         spin_lock_irqsave(&domain->lock, flags);
3213
3214         /* Update data structure */
3215         domain->mode    = PAGE_MODE_NONE;
3216         domain->updated = true;
3217
3218         /* Make changes visible to IOMMUs */
3219         update_domain(domain);
3220
3221         /* Page-table is not visible to IOMMU anymore, so free it */
3222         free_pagetable(domain);
3223
3224         spin_unlock_irqrestore(&domain->lock, flags);
3225 }
3226 EXPORT_SYMBOL(amd_iommu_domain_direct_map);
3227
3228 int amd_iommu_domain_enable_v2(struct iommu_domain *dom, int pasids)
3229 {
3230         struct protection_domain *domain = to_pdomain(dom);
3231         unsigned long flags;
3232         int levels, ret;
3233
3234         if (pasids <= 0 || pasids > (PASID_MASK + 1))
3235                 return -EINVAL;
3236
3237         /* Number of GCR3 table levels required */
3238         for (levels = 0; (pasids - 1) & ~0x1ff; pasids >>= 9)
3239                 levels += 1;
3240
3241         if (levels > amd_iommu_max_glx_val)
3242                 return -EINVAL;
3243
3244         spin_lock_irqsave(&domain->lock, flags);
3245
3246         /*
3247          * Save us all sanity checks whether devices already in the
3248          * domain support IOMMUv2. Just force that the domain has no
3249          * devices attached when it is switched into IOMMUv2 mode.
3250          */
3251         ret = -EBUSY;
3252         if (domain->dev_cnt > 0 || domain->flags & PD_IOMMUV2_MASK)
3253                 goto out;
3254
3255         ret = -ENOMEM;
3256         domain->gcr3_tbl = (void *)get_zeroed_page(GFP_ATOMIC);
3257         if (domain->gcr3_tbl == NULL)
3258                 goto out;
3259
3260         domain->glx      = levels;
3261         domain->flags   |= PD_IOMMUV2_MASK;
3262         domain->updated  = true;
3263
3264         update_domain(domain);
3265
3266         ret = 0;
3267
3268 out:
3269         spin_unlock_irqrestore(&domain->lock, flags);
3270
3271         return ret;
3272 }
3273 EXPORT_SYMBOL(amd_iommu_domain_enable_v2);
3274
3275 static int __flush_pasid(struct protection_domain *domain, int pasid,
3276                          u64 address, bool size)
3277 {
3278         struct iommu_dev_data *dev_data;
3279         struct iommu_cmd cmd;
3280         int i, ret;
3281
3282         if (!(domain->flags & PD_IOMMUV2_MASK))
3283                 return -EINVAL;
3284
3285         build_inv_iommu_pasid(&cmd, domain->id, pasid, address, size);
3286
3287         /*
3288          * IOMMU TLB needs to be flushed before Device TLB to
3289          * prevent device TLB refill from IOMMU TLB
3290          */
3291         for (i = 0; i < amd_iommus_present; ++i) {
3292                 if (domain->dev_iommu[i] == 0)
3293                         continue;
3294
3295                 ret = iommu_queue_command(amd_iommus[i], &cmd);
3296                 if (ret != 0)
3297                         goto out;
3298         }
3299
3300         /* Wait until IOMMU TLB flushes are complete */
3301         domain_flush_complete(domain);
3302
3303         /* Now flush device TLBs */
3304         list_for_each_entry(dev_data, &domain->dev_list, list) {
3305                 struct amd_iommu *iommu;
3306                 int qdep;
3307
3308                 /*
3309                    There might be non-IOMMUv2 capable devices in an IOMMUv2
3310                  * domain.
3311                  */
3312                 if (!dev_data->ats.enabled)
3313                         continue;
3314
3315                 qdep  = dev_data->ats.qdep;
3316                 iommu = amd_iommu_rlookup_table[dev_data->devid];
3317
3318                 build_inv_iotlb_pasid(&cmd, dev_data->devid, pasid,
3319                                       qdep, address, size);
3320
3321                 ret = iommu_queue_command(iommu, &cmd);
3322                 if (ret != 0)
3323                         goto out;
3324         }
3325
3326         /* Wait until all device TLBs are flushed */
3327         domain_flush_complete(domain);
3328
3329         ret = 0;
3330
3331 out:
3332
3333         return ret;
3334 }
3335
3336 static int __amd_iommu_flush_page(struct protection_domain *domain, int pasid,
3337                                   u64 address)
3338 {
3339         INC_STATS_COUNTER(invalidate_iotlb);
3340
3341         return __flush_pasid(domain, pasid, address, false);
3342 }
3343
3344 int amd_iommu_flush_page(struct iommu_domain *dom, int pasid,
3345                          u64 address)
3346 {
3347         struct protection_domain *domain = to_pdomain(dom);
3348         unsigned long flags;
3349         int ret;
3350
3351         spin_lock_irqsave(&domain->lock, flags);
3352         ret = __amd_iommu_flush_page(domain, pasid, address);
3353         spin_unlock_irqrestore(&domain->lock, flags);
3354
3355         return ret;
3356 }
3357 EXPORT_SYMBOL(amd_iommu_flush_page);
3358
3359 static int __amd_iommu_flush_tlb(struct protection_domain *domain, int pasid)
3360 {
3361         INC_STATS_COUNTER(invalidate_iotlb_all);
3362
3363         return __flush_pasid(domain, pasid, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
3364                              true);
3365 }
3366
3367 int amd_iommu_flush_tlb(struct iommu_domain *dom, int pasid)
3368 {
3369         struct protection_domain *domain = to_pdomain(dom);
3370         unsigned long flags;
3371         int ret;
3372
3373         spin_lock_irqsave(&domain->lock, flags);
3374         ret = __amd_iommu_flush_tlb(domain, pasid);
3375         spin_unlock_irqrestore(&domain->lock, flags);
3376
3377         return ret;
3378 }
3379 EXPORT_SYMBOL(amd_iommu_flush_tlb);
3380
3381 static u64 *__get_gcr3_pte(u64 *root, int level, int pasid, bool alloc)
3382 {
3383         int index;
3384         u64 *pte;
3385
3386         while (true) {
3387
3388                 index = (pasid >> (9 * level)) & 0x1ff;
3389                 pte   = &root[index];
3390
3391                 if (level == 0)
3392                         break;
3393
3394                 if (!(*pte & GCR3_VALID)) {
3395                         if (!alloc)
3396                                 return NULL;
3397
3398                         root = (void *)get_zeroed_page(GFP_ATOMIC);
3399                         if (root == NULL)
3400                                 return NULL;
3401
3402                         *pte = __pa(root) | GCR3_VALID;
3403                 }
3404
3405                 root = __va(*pte & PAGE_MASK);
3406
3407                 level -= 1;
3408         }
3409
3410         return pte;
3411 }
3412
3413 static int __set_gcr3(struct protection_domain *domain, int pasid,
3414                       unsigned long cr3)
3415 {
3416         u64 *pte;
3417
3418         if (domain->mode != PAGE_MODE_NONE)
3419                 return -EINVAL;
3420
3421         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, true);
3422         if (pte == NULL)
3423                 return -ENOMEM;
3424
3425         *pte = (cr3 & PAGE_MASK) | GCR3_VALID;
3426
3427         return __amd_iommu_flush_tlb(domain, pasid);
3428 }
3429
3430 static int __clear_gcr3(struct protection_domain *domain, int pasid)
3431 {
3432         u64 *pte;
3433
3434         if (domain->mode != PAGE_MODE_NONE)
3435                 return -EINVAL;
3436
3437         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, false);
3438         if (pte == NULL)
3439                 return 0;
3440
3441         *pte = 0;
3442
3443         return __amd_iommu_flush_tlb(domain, pasid);
3444 }
3445
3446 int amd_iommu_domain_set_gcr3(struct iommu_domain *dom, int pasid,
3447                               unsigned long cr3)
3448 {
3449         struct protection_domain *domain = to_pdomain(dom);
3450         unsigned long flags;
3451         int ret;
3452
3453         spin_lock_irqsave(&domain->lock, flags);
3454         ret = __set_gcr3(domain, pasid, cr3);
3455         spin_unlock_irqrestore(&domain->lock, flags);
3456
3457         return ret;
3458 }
3459 EXPORT_SYMBOL(amd_iommu_domain_set_gcr3);
3460
3461 int amd_iommu_domain_clear_gcr3(struct iommu_domain *dom, int pasid)
3462 {
3463         struct protection_domain *domain = to_pdomain(dom);
3464         unsigned long flags;
3465         int ret;
3466
3467         spin_lock_irqsave(&domain->lock, flags);
3468         ret = __clear_gcr3(domain, pasid);
3469         spin_unlock_irqrestore(&domain->lock, flags);
3470
3471         return ret;
3472 }
3473 EXPORT_SYMBOL(amd_iommu_domain_clear_gcr3);
3474
3475 int amd_iommu_complete_ppr(struct pci_dev *pdev, int pasid,
3476                            int status, int tag)
3477 {
3478         struct iommu_dev_data *dev_data;
3479         struct amd_iommu *iommu;
3480         struct iommu_cmd cmd;
3481
3482         INC_STATS_COUNTER(complete_ppr);
3483
3484         dev_data = get_dev_data(&pdev->dev);
3485         iommu    = amd_iommu_rlookup_table[dev_data->devid];
3486
3487         build_complete_ppr(&cmd, dev_data->devid, pasid, status,
3488                            tag, dev_data->pri_tlp);
3489
3490         return iommu_queue_command(iommu, &cmd);
3491 }
3492 EXPORT_SYMBOL(amd_iommu_complete_ppr);
3493
3494 struct iommu_domain *amd_iommu_get_v2_domain(struct pci_dev *pdev)
3495 {
3496         struct protection_domain *pdomain;
3497
3498         pdomain = get_domain(&pdev->dev);
3499         if (IS_ERR(pdomain))
3500                 return NULL;
3501
3502         /* Only return IOMMUv2 domains */
3503         if (!(pdomain->flags & PD_IOMMUV2_MASK))
3504                 return NULL;
3505
3506         return &pdomain->domain;
3507 }
3508 EXPORT_SYMBOL(amd_iommu_get_v2_domain);
3509
3510 void amd_iommu_enable_device_erratum(struct pci_dev *pdev, u32 erratum)
3511 {
3512         struct iommu_dev_data *dev_data;
3513
3514         if (!amd_iommu_v2_supported())
3515                 return;
3516
3517         dev_data = get_dev_data(&pdev->dev);
3518         dev_data->errata |= (1 << erratum);
3519 }
3520 EXPORT_SYMBOL(amd_iommu_enable_device_erratum);
3521
3522 int amd_iommu_device_info(struct pci_dev *pdev,
3523                           struct amd_iommu_device_info *info)
3524 {
3525         int max_pasids;
3526         int pos;
3527
3528         if (pdev == NULL || info == NULL)
3529                 return -EINVAL;
3530
3531         if (!amd_iommu_v2_supported())
3532                 return -EINVAL;
3533
3534         memset(info, 0, sizeof(*info));
3535
3536         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_ATS);
3537         if (pos)
3538                 info->flags |= AMD_IOMMU_DEVICE_FLAG_ATS_SUP;
3539
3540         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
3541         if (pos)
3542                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PRI_SUP;
3543
3544         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PASID);
3545         if (pos) {
3546                 int features;
3547
3548                 max_pasids = 1 << (9 * (amd_iommu_max_glx_val + 1));
3549                 max_pasids = min(max_pasids, (1 << 20));
3550
3551                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PASID_SUP;
3552                 info->max_pasids = min(pci_max_pasids(pdev), max_pasids);
3553
3554                 features = pci_pasid_features(pdev);
3555                 if (features & PCI_PASID_CAP_EXEC)
3556                         info->flags |= AMD_IOMMU_DEVICE_FLAG_EXEC_SUP;
3557                 if (features & PCI_PASID_CAP_PRIV)
3558                         info->flags |= AMD_IOMMU_DEVICE_FLAG_PRIV_SUP;
3559         }
3560
3561         return 0;
3562 }
3563 EXPORT_SYMBOL(amd_iommu_device_info);
3564
3565 #ifdef CONFIG_IRQ_REMAP
3566
3567 /*****************************************************************************
3568  *
3569  * Interrupt Remapping Implementation
3570  *
3571  *****************************************************************************/
3572
3573 union irte {
3574         u32 val;
3575         struct {
3576                 u32 valid       : 1,
3577                     no_fault    : 1,
3578                     int_type    : 3,
3579                     rq_eoi      : 1,
3580                     dm          : 1,
3581                     rsvd_1      : 1,
3582                     destination : 8,
3583                     vector      : 8,
3584                     rsvd_2      : 8;
3585         } fields;
3586 };
3587
3588 struct irq_2_irte {
3589         u16 devid; /* Device ID for IRTE table */
3590         u16 index; /* Index into IRTE table*/
3591 };
3592
3593 struct amd_ir_data {
3594         struct irq_2_irte                       irq_2_irte;
3595         union irte                              irte_entry;
3596         union {
3597                 struct msi_msg                  msi_entry;
3598         };
3599 };
3600
3601 static struct irq_chip amd_ir_chip;
3602
3603 #define DTE_IRQ_PHYS_ADDR_MASK  (((1ULL << 45)-1) << 6)
3604 #define DTE_IRQ_REMAP_INTCTL    (2ULL << 60)
3605 #define DTE_IRQ_TABLE_LEN       (8ULL << 1)
3606 #define DTE_IRQ_REMAP_ENABLE    1ULL
3607
3608 static void set_dte_irq_entry(u16 devid, struct irq_remap_table *table)
3609 {
3610         u64 dte;
3611
3612         dte     = amd_iommu_dev_table[devid].data[2];
3613         dte     &= ~DTE_IRQ_PHYS_ADDR_MASK;
3614         dte     |= virt_to_phys(table->table);
3615         dte     |= DTE_IRQ_REMAP_INTCTL;
3616         dte     |= DTE_IRQ_TABLE_LEN;
3617         dte     |= DTE_IRQ_REMAP_ENABLE;
3618
3619         amd_iommu_dev_table[devid].data[2] = dte;
3620 }
3621
3622 #define IRTE_ALLOCATED (~1U)
3623
3624 static struct irq_remap_table *get_irq_table(u16 devid, bool ioapic)
3625 {
3626         struct irq_remap_table *table = NULL;
3627         struct amd_iommu *iommu;
3628         unsigned long flags;
3629         u16 alias;
3630
3631         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
3632
3633         iommu = amd_iommu_rlookup_table[devid];
3634         if (!iommu)
3635                 goto out_unlock;
3636
3637         table = irq_lookup_table[devid];
3638         if (table)
3639                 goto out;
3640
3641         alias = amd_iommu_alias_table[devid];
3642         table = irq_lookup_table[alias];
3643         if (table) {
3644                 irq_lookup_table[devid] = table;
3645                 set_dte_irq_entry(devid, table);
3646                 iommu_flush_dte(iommu, devid);
3647                 goto out;
3648         }
3649
3650         /* Nothing there yet, allocate new irq remapping table */
3651         table = kzalloc(sizeof(*table), GFP_ATOMIC);
3652         if (!table)
3653                 goto out;
3654
3655         /* Initialize table spin-lock */
3656         spin_lock_init(&table->lock);
3657
3658         if (ioapic)
3659                 /* Keep the first 32 indexes free for IOAPIC interrupts */
3660                 table->min_index = 32;
3661
3662         table->table = kmem_cache_alloc(amd_iommu_irq_cache, GFP_ATOMIC);
3663         if (!table->table) {
3664                 kfree(table);
3665                 table = NULL;
3666                 goto out;
3667         }
3668
3669         memset(table->table, 0, MAX_IRQS_PER_TABLE * sizeof(u32));
3670
3671         if (ioapic) {
3672                 int i;
3673
3674                 for (i = 0; i < 32; ++i)
3675                         table->table[i] = IRTE_ALLOCATED;
3676         }
3677
3678         irq_lookup_table[devid] = table;
3679         set_dte_irq_entry(devid, table);
3680         iommu_flush_dte(iommu, devid);
3681         if (devid != alias) {
3682                 irq_lookup_table[alias] = table;
3683                 set_dte_irq_entry(alias, table);
3684                 iommu_flush_dte(iommu, alias);
3685         }
3686
3687 out:
3688         iommu_completion_wait(iommu);
3689
3690 out_unlock:
3691         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
3692
3693         return table;
3694 }
3695
3696 static int alloc_irq_index(u16 devid, int count)
3697 {
3698         struct irq_remap_table *table;
3699         unsigned long flags;
3700         int index, c;
3701
3702         table = get_irq_table(devid, false);
3703         if (!table)
3704                 return -ENODEV;
3705
3706         spin_lock_irqsave(&table->lock, flags);
3707
3708         /* Scan table for free entries */
3709         for (c = 0, index = table->min_index;
3710              index < MAX_IRQS_PER_TABLE;
3711              ++index) {
3712                 if (table->table[index] == 0)
3713                         c += 1;
3714                 else
3715                         c = 0;
3716
3717                 if (c == count) {
3718                         for (; c != 0; --c)
3719                                 table->table[index - c + 1] = IRTE_ALLOCATED;
3720
3721                         index -= count - 1;
3722                         goto out;
3723                 }
3724         }
3725
3726         index = -ENOSPC;
3727
3728 out:
3729         spin_unlock_irqrestore(&table->lock, flags);
3730
3731         return index;
3732 }
3733
3734 static int modify_irte(u16 devid, int index, union irte irte)
3735 {
3736         struct irq_remap_table *table;
3737         struct amd_iommu *iommu;
3738         unsigned long flags;
3739
3740         iommu = amd_iommu_rlookup_table[devid];
3741         if (iommu == NULL)
3742                 return -EINVAL;
3743
3744         table = get_irq_table(devid, false);
3745         if (!table)
3746                 return -ENOMEM;
3747
3748         spin_lock_irqsave(&table->lock, flags);
3749         table->table[index] = irte.val;
3750         spin_unlock_irqrestore(&table->lock, flags);
3751
3752         iommu_flush_irt(iommu, devid);
3753         iommu_completion_wait(iommu);
3754
3755         return 0;
3756 }
3757
3758 static void free_irte(u16 devid, int index)
3759 {
3760         struct irq_remap_table *table;
3761         struct amd_iommu *iommu;
3762         unsigned long flags;
3763
3764         iommu = amd_iommu_rlookup_table[devid];
3765         if (iommu == NULL)
3766                 return;
3767
3768         table = get_irq_table(devid, false);
3769         if (!table)
3770                 return;
3771
3772         spin_lock_irqsave(&table->lock, flags);
3773         table->table[index] = 0;
3774         spin_unlock_irqrestore(&table->lock, flags);
3775
3776         iommu_flush_irt(iommu, devid);
3777         iommu_completion_wait(iommu);
3778 }
3779
3780 static int get_devid(struct irq_alloc_info *info)
3781 {
3782         int devid = -1;
3783
3784         switch (info->type) {
3785         case X86_IRQ_ALLOC_TYPE_IOAPIC:
3786                 devid     = get_ioapic_devid(info->ioapic_id);
3787                 break;
3788         case X86_IRQ_ALLOC_TYPE_HPET:
3789                 devid     = get_hpet_devid(info->hpet_id);
3790                 break;
3791         case X86_IRQ_ALLOC_TYPE_MSI:
3792         case X86_IRQ_ALLOC_TYPE_MSIX:
3793                 devid = get_device_id(&info->msi_dev->dev);
3794                 break;
3795         default:
3796                 BUG_ON(1);
3797                 break;
3798         }
3799
3800         return devid;
3801 }
3802
3803 static struct irq_domain *get_ir_irq_domain(struct irq_alloc_info *info)
3804 {
3805         struct amd_iommu *iommu;
3806         int devid;
3807
3808         if (!info)
3809                 return NULL;
3810
3811         devid = get_devid(info);
3812         if (devid >= 0) {
3813                 iommu = amd_iommu_rlookup_table[devid];
3814                 if (iommu)
3815                         return iommu->ir_domain;
3816         }
3817
3818         return NULL;
3819 }
3820
3821 static struct irq_domain *get_irq_domain(struct irq_alloc_info *info)
3822 {
3823         struct amd_iommu *iommu;
3824         int devid;
3825
3826         if (!info)
3827                 return NULL;
3828
3829         switch (info->type) {
3830         case X86_IRQ_ALLOC_TYPE_MSI:
3831         case X86_IRQ_ALLOC_TYPE_MSIX:
3832                 devid = get_device_id(&info->msi_dev->dev);
3833                 if (devid >= 0) {
3834                         iommu = amd_iommu_rlookup_table[devid];
3835                         if (iommu)
3836                                 return iommu->msi_domain;
3837                 }
3838                 break;
3839         default:
3840                 break;
3841         }
3842
3843         return NULL;
3844 }
3845
3846 struct irq_remap_ops amd_iommu_irq_ops = {
3847         .prepare                = amd_iommu_prepare,
3848         .enable                 = amd_iommu_enable,
3849         .disable                = amd_iommu_disable,
3850         .reenable               = amd_iommu_reenable,
3851         .enable_faulting        = amd_iommu_enable_faulting,
3852         .get_ir_irq_domain      = get_ir_irq_domain,
3853         .get_irq_domain         = get_irq_domain,
3854 };
3855
3856 static void irq_remapping_prepare_irte(struct amd_ir_data *data,
3857                                        struct irq_cfg *irq_cfg,
3858                                        struct irq_alloc_info *info,
3859                                        int devid, int index, int sub_handle)
3860 {
3861         struct irq_2_irte *irte_info = &data->irq_2_irte;
3862         struct msi_msg *msg = &data->msi_entry;
3863         union irte *irte = &data->irte_entry;
3864         struct IO_APIC_route_entry *entry;
3865
3866         data->irq_2_irte.devid = devid;
3867         data->irq_2_irte.index = index + sub_handle;
3868
3869         /* Setup IRTE for IOMMU */
3870         irte->val = 0;
3871         irte->fields.vector      = irq_cfg->vector;
3872         irte->fields.int_type    = apic->irq_delivery_mode;
3873         irte->fields.destination = irq_cfg->dest_apicid;
3874         irte->fields.dm          = apic->irq_dest_mode;
3875         irte->fields.valid       = 1;
3876
3877         switch (info->type) {
3878         case X86_IRQ_ALLOC_TYPE_IOAPIC:
3879                 /* Setup IOAPIC entry */
3880                 entry = info->ioapic_entry;
3881                 info->ioapic_entry = NULL;
3882                 memset(entry, 0, sizeof(*entry));
3883                 entry->vector        = index;
3884                 entry->mask          = 0;
3885                 entry->trigger       = info->ioapic_trigger;
3886                 entry->polarity      = info->ioapic_polarity;
3887                 /* Mask level triggered irqs. */
3888                 if (info->ioapic_trigger)
3889                         entry->mask = 1;
3890                 break;
3891
3892         case X86_IRQ_ALLOC_TYPE_HPET:
3893         case X86_IRQ_ALLOC_TYPE_MSI:
3894         case X86_IRQ_ALLOC_TYPE_MSIX:
3895                 msg->address_hi = MSI_ADDR_BASE_HI;
3896                 msg->address_lo = MSI_ADDR_BASE_LO;
3897                 msg->data = irte_info->index;
3898                 break;
3899
3900         default:
3901                 BUG_ON(1);
3902                 break;
3903         }
3904 }
3905
3906 static int irq_remapping_alloc(struct irq_domain *domain, unsigned int virq,
3907                                unsigned int nr_irqs, void *arg)
3908 {
3909         struct irq_alloc_info *info = arg;
3910         struct irq_data *irq_data;
3911         struct amd_ir_data *data;
3912         struct irq_cfg *cfg;
3913         int i, ret, devid;
3914         int index = -1;
3915
3916         if (!info)
3917                 return -EINVAL;
3918         if (nr_irqs > 1 && info->type != X86_IRQ_ALLOC_TYPE_MSI &&
3919             info->type != X86_IRQ_ALLOC_TYPE_MSIX)
3920                 return -EINVAL;
3921
3922         /*
3923          * With IRQ remapping enabled, don't need contiguous CPU vectors
3924          * to support multiple MSI interrupts.
3925          */
3926         if (info->type == X86_IRQ_ALLOC_TYPE_MSI)
3927                 info->flags &= ~X86_IRQ_ALLOC_CONTIGUOUS_VECTORS;
3928
3929         devid = get_devid(info);
3930         if (devid < 0)
3931                 return -EINVAL;
3932
3933         ret = irq_domain_alloc_irqs_parent(domain, virq, nr_irqs, arg);
3934         if (ret < 0)
3935                 return ret;
3936
3937         if (info->type == X86_IRQ_ALLOC_TYPE_IOAPIC) {
3938                 if (get_irq_table(devid, true))
3939                         index = info->ioapic_pin;
3940                 else
3941                         ret = -ENOMEM;
3942         } else {
3943                 index = alloc_irq_index(devid, nr_irqs);
3944         }
3945         if (index < 0) {
3946                 pr_warn("Failed to allocate IRTE\n");
3947                 goto out_free_parent;
3948         }
3949
3950         for (i = 0; i < nr_irqs; i++) {
3951                 irq_data = irq_domain_get_irq_data(domain, virq + i);
3952                 cfg = irqd_cfg(irq_data);
3953                 if (!irq_data || !cfg) {
3954                         ret = -EINVAL;
3955                         goto out_free_data;
3956                 }
3957
3958                 ret = -ENOMEM;
3959                 data = kzalloc(sizeof(*data), GFP_KERNEL);
3960                 if (!data)
3961                         goto out_free_data;
3962
3963                 irq_data->hwirq = (devid << 16) + i;
3964                 irq_data->chip_data = data;
3965                 irq_data->chip = &amd_ir_chip;
3966                 irq_remapping_prepare_irte(data, cfg, info, devid, index, i);
3967                 irq_set_status_flags(virq + i, IRQ_MOVE_PCNTXT);
3968         }
3969
3970         return 0;
3971
3972 out_free_data:
3973         for (i--; i >= 0; i--) {
3974                 irq_data = irq_domain_get_irq_data(domain, virq + i);
3975                 if (irq_data)
3976                         kfree(irq_data->chip_data);
3977         }
3978         for (i = 0; i < nr_irqs; i++)
3979                 free_irte(devid, index + i);
3980 out_free_parent:
3981         irq_domain_free_irqs_common(domain, virq, nr_irqs);
3982         return ret;
3983 }
3984
3985 static void irq_remapping_free(struct irq_domain *domain, unsigned int virq,
3986                                unsigned int nr_irqs)
3987 {
3988         struct irq_2_irte *irte_info;
3989         struct irq_data *irq_data;
3990         struct amd_ir_data *data;
3991         int i;
3992
3993         for (i = 0; i < nr_irqs; i++) {
3994                 irq_data = irq_domain_get_irq_data(domain, virq  + i);
3995                 if (irq_data && irq_data->chip_data) {
3996                         data = irq_data->chip_data;
3997                         irte_info = &data->irq_2_irte;
3998                         free_irte(irte_info->devid, irte_info->index);
3999                         kfree(data);
4000                 }
4001         }
4002         irq_domain_free_irqs_common(domain, virq, nr_irqs);
4003 }
4004
4005 static void irq_remapping_activate(struct irq_domain *domain,
4006                                    struct irq_data *irq_data)
4007 {
4008         struct amd_ir_data *data = irq_data->chip_data;
4009         struct irq_2_irte *irte_info = &data->irq_2_irte;
4010
4011         modify_irte(irte_info->devid, irte_info->index, data->irte_entry);
4012 }
4013
4014 static void irq_remapping_deactivate(struct irq_domain *domain,
4015                                      struct irq_data *irq_data)
4016 {
4017         struct amd_ir_data *data = irq_data->chip_data;
4018         struct irq_2_irte *irte_info = &data->irq_2_irte;
4019         union irte entry;
4020
4021         entry.val = 0;
4022         modify_irte(irte_info->devid, irte_info->index, data->irte_entry);
4023 }
4024
4025 static struct irq_domain_ops amd_ir_domain_ops = {
4026         .alloc = irq_remapping_alloc,
4027         .free = irq_remapping_free,
4028         .activate = irq_remapping_activate,
4029         .deactivate = irq_remapping_deactivate,
4030 };
4031
4032 static int amd_ir_set_affinity(struct irq_data *data,
4033                                const struct cpumask *mask, bool force)
4034 {
4035         struct amd_ir_data *ir_data = data->chip_data;
4036         struct irq_2_irte *irte_info = &ir_data->irq_2_irte;
4037         struct irq_cfg *cfg = irqd_cfg(data);
4038         struct irq_data *parent = data->parent_data;
4039         int ret;
4040
4041         ret = parent->chip->irq_set_affinity(parent, mask, force);
4042         if (ret < 0 || ret == IRQ_SET_MASK_OK_DONE)
4043                 return ret;
4044
4045         /*
4046          * Atomically updates the IRTE with the new destination, vector
4047          * and flushes the interrupt entry cache.
4048          */
4049         ir_data->irte_entry.fields.vector = cfg->vector;
4050         ir_data->irte_entry.fields.destination = cfg->dest_apicid;
4051         modify_irte(irte_info->devid, irte_info->index, ir_data->irte_entry);
4052
4053         /*
4054          * After this point, all the interrupts will start arriving
4055          * at the new destination. So, time to cleanup the previous
4056          * vector allocation.
4057          */
4058         send_cleanup_vector(cfg);
4059
4060         return IRQ_SET_MASK_OK_DONE;
4061 }
4062
4063 static void ir_compose_msi_msg(struct irq_data *irq_data, struct msi_msg *msg)
4064 {
4065         struct amd_ir_data *ir_data = irq_data->chip_data;
4066
4067         *msg = ir_data->msi_entry;
4068 }
4069
4070 static struct irq_chip amd_ir_chip = {
4071         .irq_ack = ir_ack_apic_edge,
4072         .irq_set_affinity = amd_ir_set_affinity,
4073         .irq_compose_msi_msg = ir_compose_msi_msg,
4074 };
4075
4076 int amd_iommu_create_irq_domain(struct amd_iommu *iommu)
4077 {
4078         iommu->ir_domain = irq_domain_add_tree(NULL, &amd_ir_domain_ops, iommu);
4079         if (!iommu->ir_domain)
4080                 return -ENOMEM;
4081
4082         iommu->ir_domain->parent = arch_get_ir_parent_domain();
4083         iommu->msi_domain = arch_create_msi_irq_domain(iommu->ir_domain);
4084
4085         return 0;
4086 }
4087 #endif