drivers/iommu/amd_iommu.c

   1 /*
   2  * Copyright (C) 2007-2010 Advanced Micro Devices, Inc.
   3  * Author: Joerg Roedel <jroedel@suse.de>
   4  *         Leo Duran <leo.duran@amd.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify it
   7  * under the terms of the GNU General Public License version 2 as published
   8  * by the Free Software Foundation.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307 USA
  18  */
  19
  20 #include <linux/ratelimit.h>
  21 #include <linux/pci.h>
  22 #include <linux/pci-ats.h>
  23 #include <linux/bitmap.h>
  24 #include <linux/slab.h>
  25 #include <linux/debugfs.h>
  26 #include <linux/scatterlist.h>
  27 #include <linux/dma-mapping.h>
  28 #include <linux/iommu-helper.h>
  29 #include <linux/iommu.h>
  30 #include <linux/delay.h>
  31 #include <linux/amd-iommu.h>
  32 #include <linux/notifier.h>
  33 #include <linux/export.h>
  34 #include <linux/irq.h>
  35 #include <linux/msi.h>
  36 #include <linux/dma-contiguous.h>
  37 #include <linux/irqdomain.h>
  38 #include <linux/percpu.h>
  39 #include <asm/irq_remapping.h>
  40 #include <asm/io_apic.h>
  41 #include <asm/apic.h>
  42 #include <asm/hw_irq.h>
  43 #include <asm/msidef.h>
  44 #include <asm/proto.h>
  45 #include <asm/iommu.h>
  46 #include <asm/gart.h>
  47 #include <asm/dma.h>
  48
  49 #include "amd_iommu_proto.h"
  50 #include "amd_iommu_types.h"
  51 #include "irq_remapping.h"
  52
  53 #define CMD_SET_TYPE(cmd, t) ((cmd)->data[1] |= ((t) << 28))
  54
  55 #define LOOP_TIMEOUT    100000
  56
  57 /*
  58  * This bitmap is used to advertise the page sizes our hardware support
  59  * to the IOMMU core, which will then use this information to split
  60  * physically contiguous memory regions it is mapping into page sizes
  61  * that we support.
  62  *
  63  * 512GB Pages are not supported due to a hardware bug
  64  */
  65 #define AMD_IOMMU_PGSIZES       ((~0xFFFUL) & ~(2ULL << 38))
  66
  67 static DEFINE_RWLOCK(amd_iommu_devtable_lock);
  68
  69 /* List of all available dev_data structures */
  70 static LIST_HEAD(dev_data_list);
  71 static DEFINE_SPINLOCK(dev_data_list_lock);
  72
  73 LIST_HEAD(ioapic_map);
  74 LIST_HEAD(hpet_map);
  75
  76 /*
  77  * Domain for untranslated devices - only allocated
  78  * if iommu=pt passed on kernel cmd line.
  79  */
  80 static const struct iommu_ops amd_iommu_ops;
  81
  82 static ATOMIC_NOTIFIER_HEAD(ppr_notifier);
  83 int amd_iommu_max_glx_val = -1;
  84
  85 static struct dma_map_ops amd_iommu_dma_ops;
  86
  87 /*
  88  * This struct contains device specific data for the IOMMU
  89  */
  90 struct iommu_dev_data {
  91         struct list_head list;            /* For domain->dev_list */
  92         struct list_head dev_data_list;   /* For global dev_data_list */
  93         struct protection_domain *domain; /* Domain the device is bound to */
  94         u16 devid;                        /* PCI Device ID */
  95         bool iommu_v2;                    /* Device can make use of IOMMUv2 */
  96         bool passthrough;                 /* Device is identity mapped */
  97         struct {
  98                 bool enabled;
  99                 int qdep;
 100         } ats;                            /* ATS state */
 101         bool pri_tlp;                     /* PASID TLB required for
 102                                              PPR completions */
 103         u32 errata;                       /* Bitmap for errata to apply */
 104 };
 105
 106 /*
 107  * general struct to manage commands send to an IOMMU
 108  */
 109 struct iommu_cmd {
 110         u32 data[4];
 111 };
 112
 113 struct kmem_cache *amd_iommu_irq_cache;
 114
 115 static void update_domain(struct protection_domain *domain);
 116 static int protection_domain_init(struct protection_domain *domain);
 117
 118 /*
 119  * For dynamic growth the aperture size is split into ranges of 128MB of
 120  * DMA address space each. This struct represents one such range.
 121  */
 122 struct aperture_range {
 123
 124         spinlock_t bitmap_lock;
 125
 126         /* address allocation bitmap */
 127         unsigned long *bitmap;
 128         unsigned long offset;
 129         unsigned long next_bit;
 130
 131         /*
 132          * Array of PTE pages for the aperture. In this array we save all the
 133          * leaf pages of the domain page table used for the aperture. This way
 134          * we don't need to walk the page table to find a specific PTE. We can
 135          * just calculate its address in constant time.
 136          */
 137         u64 *pte_pages[64];
 138 };
 139
 140 /*
 141  * Data container for a dma_ops specific protection domain
 142  */
 143 struct dma_ops_domain {
 144         /* generic protection domain information */
 145         struct protection_domain domain;
 146
 147         /* size of the aperture for the mappings */
 148         unsigned long aperture_size;
 149
 150         /* aperture index we start searching for free addresses */
 151         u32 __percpu *next_index;
 152
 153         /* address space relevant data */
 154         struct aperture_range *aperture[APERTURE_MAX_RANGES];
 155 };
 156
 157 /****************************************************************************
 158  *
 159  * Helper functions
 160  *
 161  ****************************************************************************/
 162
 163 static struct protection_domain *to_pdomain(struct iommu_domain *dom)
 164 {
 165         return container_of(dom, struct protection_domain, domain);
 166 }
 167
 168 static struct iommu_dev_data *alloc_dev_data(u16 devid)
 169 {
 170         struct iommu_dev_data *dev_data;
 171         unsigned long flags;
 172
 173         dev_data = kzalloc(sizeof(*dev_data), GFP_KERNEL);
 174         if (!dev_data)
 175                 return NULL;
 176
 177         dev_data->devid = devid;
 178
 179         spin_lock_irqsave(&dev_data_list_lock, flags);
 180         list_add_tail(&dev_data->dev_data_list, &dev_data_list);
 181         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 182
 183         return dev_data;
 184 }
 185
 186 static struct iommu_dev_data *search_dev_data(u16 devid)
 187 {
 188         struct iommu_dev_data *dev_data;
 189         unsigned long flags;
 190
 191         spin_lock_irqsave(&dev_data_list_lock, flags);
 192         list_for_each_entry(dev_data, &dev_data_list, dev_data_list) {
 193                 if (dev_data->devid == devid)
 194                         goto out_unlock;
 195         }
 196
 197         dev_data = NULL;
 198
 199 out_unlock:
 200         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 201
 202         return dev_data;
 203 }
 204
 205 static struct iommu_dev_data *find_dev_data(u16 devid)
 206 {
 207         struct iommu_dev_data *dev_data;
 208
 209         dev_data = search_dev_data(devid);
 210
 211         if (dev_data == NULL)
 212                 dev_data = alloc_dev_data(devid);
 213
 214         return dev_data;
 215 }
 216
 217 static inline u16 get_device_id(struct device *dev)
 218 {
 219         struct pci_dev *pdev = to_pci_dev(dev);
 220
 221         return PCI_DEVID(pdev->bus->number, pdev->devfn);
 222 }
 223
 224 static struct iommu_dev_data *get_dev_data(struct device *dev)
 225 {
 226         return dev->archdata.iommu;
 227 }
 228
 229 static bool pci_iommuv2_capable(struct pci_dev *pdev)
 230 {
 231         static const int caps[] = {
 232                 PCI_EXT_CAP_ID_ATS,
 233                 PCI_EXT_CAP_ID_PRI,
 234                 PCI_EXT_CAP_ID_PASID,
 235         };
 236         int i, pos;
 237
 238         for (i = 0; i < 3; ++i) {
 239                 pos = pci_find_ext_capability(pdev, caps[i]);
 240                 if (pos == 0)
 241                         return false;
 242         }
 243
 244         return true;
 245 }
 246
 247 static bool pdev_pri_erratum(struct pci_dev *pdev, u32 erratum)
 248 {
 249         struct iommu_dev_data *dev_data;
 250
 251         dev_data = get_dev_data(&pdev->dev);
 252
 253         return dev_data->errata & (1 << erratum) ? true : false;
 254 }
 255
 256 /*
 257  * This function actually applies the mapping to the page table of the
 258  * dma_ops domain.
 259  */
 260 static void alloc_unity_mapping(struct dma_ops_domain *dma_dom,
 261                                 struct unity_map_entry *e)
 262 {
 263         u64 addr;
 264
 265         for (addr = e->address_start; addr < e->address_end;
 266              addr += PAGE_SIZE) {
 267                 if (addr < dma_dom->aperture_size)
 268                         __set_bit(addr >> PAGE_SHIFT,
 269                                   dma_dom->aperture[0]->bitmap);
 270         }
 271 }
 272
 273 /*
 274  * Inits the unity mappings required for a specific device
 275  */
 276 static void init_unity_mappings_for_device(struct device *dev,
 277                                            struct dma_ops_domain *dma_dom)
 278 {
 279         struct unity_map_entry *e;
 280         u16 devid;
 281
 282         devid = get_device_id(dev);
 283
 284         list_for_each_entry(e, &amd_iommu_unity_map, list) {
 285                 if (!(devid >= e->devid_start && devid <= e->devid_end))
 286                         continue;
 287                 alloc_unity_mapping(dma_dom, e);
 288         }
 289 }
 290
 291 /*
 292  * This function checks if the driver got a valid device from the caller to
 293  * avoid dereferencing invalid pointers.
 294  */
 295 static bool check_device(struct device *dev)
 296 {
 297         u16 devid;
 298
 299         if (!dev || !dev->dma_mask)
 300                 return false;
 301
 302         /* No PCI device */
 303         if (!dev_is_pci(dev))
 304                 return false;
 305
 306         devid = get_device_id(dev);
 307
 308         /* Out of our scope? */
 309         if (devid > amd_iommu_last_bdf)
 310                 return false;
 311
 312         if (amd_iommu_rlookup_table[devid] == NULL)
 313                 return false;
 314
 315         return true;
 316 }
 317
 318 static void init_iommu_group(struct device *dev)
 319 {
 320         struct dma_ops_domain *dma_domain;
 321         struct iommu_domain *domain;
 322         struct iommu_group *group;
 323
 324         group = iommu_group_get_for_dev(dev);
 325         if (IS_ERR(group))
 326                 return;
 327
 328         domain = iommu_group_default_domain(group);
 329         if (!domain)
 330                 goto out;
 331
 332         dma_domain = to_pdomain(domain)->priv;
 333
 334         init_unity_mappings_for_device(dev, dma_domain);
 335 out:
 336         iommu_group_put(group);
 337 }
 338
 339 static int iommu_init_device(struct device *dev)
 340 {
 341         struct pci_dev *pdev = to_pci_dev(dev);
 342         struct iommu_dev_data *dev_data;
 343
 344         if (dev->archdata.iommu)
 345                 return 0;
 346
 347         dev_data = find_dev_data(get_device_id(dev));
 348         if (!dev_data)
 349                 return -ENOMEM;
 350
 351         if (pci_iommuv2_capable(pdev)) {
 352                 struct amd_iommu *iommu;
 353
 354                 iommu              = amd_iommu_rlookup_table[dev_data->devid];
 355                 dev_data->iommu_v2 = iommu->is_iommu_v2;
 356         }
 357
 358         dev->archdata.iommu = dev_data;
 359
 360         iommu_device_link(amd_iommu_rlookup_table[dev_data->devid]->iommu_dev,
 361                           dev);
 362
 363         return 0;
 364 }
 365
 366 static void iommu_ignore_device(struct device *dev)
 367 {
 368         u16 devid, alias;
 369
 370         devid = get_device_id(dev);
 371         alias = amd_iommu_alias_table[devid];
 372
 373         memset(&amd_iommu_dev_table[devid], 0, sizeof(struct dev_table_entry));
 374         memset(&amd_iommu_dev_table[alias], 0, sizeof(struct dev_table_entry));
 375
 376         amd_iommu_rlookup_table[devid] = NULL;
 377         amd_iommu_rlookup_table[alias] = NULL;
 378 }
 379
 380 static void iommu_uninit_device(struct device *dev)
 381 {
 382         struct iommu_dev_data *dev_data = search_dev_data(get_device_id(dev));
 383
 384         if (!dev_data)
 385                 return;
 386
 387         iommu_device_unlink(amd_iommu_rlookup_table[dev_data->devid]->iommu_dev,
 388                             dev);
 389
 390         iommu_group_remove_device(dev);
 391
 392         /* Remove dma-ops */
 393         dev->archdata.dma_ops = NULL;
 394
 395         /*
 396          * We keep dev_data around for unplugged devices and reuse it when the
 397          * device is re-plugged - not doing so would introduce a ton of races.
 398          */
 399 }
 400
 401 #ifdef CONFIG_AMD_IOMMU_STATS
 402
 403 /*
 404  * Initialization code for statistics collection
 405  */
 406
 407 DECLARE_STATS_COUNTER(compl_wait);
 408 DECLARE_STATS_COUNTER(cnt_map_single);
 409 DECLARE_STATS_COUNTER(cnt_unmap_single);
 410 DECLARE_STATS_COUNTER(cnt_map_sg);
 411 DECLARE_STATS_COUNTER(cnt_unmap_sg);
 412 DECLARE_STATS_COUNTER(cnt_alloc_coherent);
 413 DECLARE_STATS_COUNTER(cnt_free_coherent);
 414 DECLARE_STATS_COUNTER(cross_page);
 415 DECLARE_STATS_COUNTER(domain_flush_single);
 416 DECLARE_STATS_COUNTER(domain_flush_all);
 417 DECLARE_STATS_COUNTER(alloced_io_mem);
 418 DECLARE_STATS_COUNTER(total_map_requests);
 419 DECLARE_STATS_COUNTER(complete_ppr);
 420 DECLARE_STATS_COUNTER(invalidate_iotlb);
 421 DECLARE_STATS_COUNTER(invalidate_iotlb_all);
 422 DECLARE_STATS_COUNTER(pri_requests);
 423
 424 static struct dentry *stats_dir;
 425 static struct dentry *de_fflush;
 426
 427 static void amd_iommu_stats_add(struct __iommu_counter *cnt)
 428 {
 429         if (stats_dir == NULL)
 430                 return;
 431
 432         cnt->dent = debugfs_create_u64(cnt->name, 0444, stats_dir,
 433                                        &cnt->value);
 434 }
 435
 436 static void amd_iommu_stats_init(void)
 437 {
 438         stats_dir = debugfs_create_dir("amd-iommu", NULL);
 439         if (stats_dir == NULL)
 440                 return;
 441
 442         de_fflush  = debugfs_create_bool("fullflush", 0444, stats_dir,
 443                                          &amd_iommu_unmap_flush);
 444
 445         amd_iommu_stats_add(&compl_wait);
 446         amd_iommu_stats_add(&cnt_map_single);
 447         amd_iommu_stats_add(&cnt_unmap_single);
 448         amd_iommu_stats_add(&cnt_map_sg);
 449         amd_iommu_stats_add(&cnt_unmap_sg);
 450         amd_iommu_stats_add(&cnt_alloc_coherent);
 451         amd_iommu_stats_add(&cnt_free_coherent);
 452         amd_iommu_stats_add(&cross_page);
 453         amd_iommu_stats_add(&domain_flush_single);
 454         amd_iommu_stats_add(&domain_flush_all);
 455         amd_iommu_stats_add(&alloced_io_mem);
 456         amd_iommu_stats_add(&total_map_requests);
 457         amd_iommu_stats_add(&complete_ppr);
 458         amd_iommu_stats_add(&invalidate_iotlb);
 459         amd_iommu_stats_add(&invalidate_iotlb_all);
 460         amd_iommu_stats_add(&pri_requests);
 461 }
 462
 463 #endif
 464
 465 /****************************************************************************
 466  *
 467  * Interrupt handling functions
 468  *
 469  ****************************************************************************/
 470
 471 static void dump_dte_entry(u16 devid)
 472 {
 473         int i;
 474
 475         for (i = 0; i < 4; ++i)
 476                 pr_err("AMD-Vi: DTE[%d]: %016llx\n", i,
 477                         amd_iommu_dev_table[devid].data[i]);
 478 }
 479
 480 static void dump_command(unsigned long phys_addr)
 481 {
 482         struct iommu_cmd *cmd = phys_to_virt(phys_addr);
 483         int i;
 484
 485         for (i = 0; i < 4; ++i)
 486                 pr_err("AMD-Vi: CMD[%d]: %08x\n", i, cmd->data[i]);
 487 }
 488
 489 static void iommu_print_event(struct amd_iommu *iommu, void *__evt)
 490 {
 491         int type, devid, domid, flags;
 492         volatile u32 *event = __evt;
 493         int count = 0;
 494         u64 address;
 495
 496 retry:
 497         type    = (event[1] >> EVENT_TYPE_SHIFT)  & EVENT_TYPE_MASK;
 498         devid   = (event[0] >> EVENT_DEVID_SHIFT) & EVENT_DEVID_MASK;
 499         domid   = (event[1] >> EVENT_DOMID_SHIFT) & EVENT_DOMID_MASK;
 500         flags   = (event[1] >> EVENT_FLAGS_SHIFT) & EVENT_FLAGS_MASK;
 501         address = (u64)(((u64)event[3]) << 32) | event[2];
 502
 503         if (type == 0) {
 504                 /* Did we hit the erratum? */
 505                 if (++count == LOOP_TIMEOUT) {
 506                         pr_err("AMD-Vi: No event written to event log\n");
 507                         return;
 508                 }
 509                 udelay(1);
 510                 goto retry;
 511         }
 512
 513         printk(KERN_ERR "AMD-Vi: Event logged [");
 514
 515         switch (type) {
 516         case EVENT_TYPE_ILL_DEV:
 517                 printk("ILLEGAL_DEV_TABLE_ENTRY device=%02x:%02x.%x "
 518                        "address=0x%016llx flags=0x%04x]\n",
 519                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 520                        address, flags);
 521                 dump_dte_entry(devid);
 522                 break;
 523         case EVENT_TYPE_IO_FAULT:
 524                 printk("IO_PAGE_FAULT device=%02x:%02x.%x "
 525                        "domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 526                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 527                        domid, address, flags);
 528                 break;
 529         case EVENT_TYPE_DEV_TAB_ERR:
 530                 printk("DEV_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 531                        "address=0x%016llx flags=0x%04x]\n",
 532                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 533                        address, flags);
 534                 break;
 535         case EVENT_TYPE_PAGE_TAB_ERR:
 536                 printk("PAGE_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 537                        "domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 538                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 539                        domid, address, flags);
 540                 break;
 541         case EVENT_TYPE_ILL_CMD:
 542                 printk("ILLEGAL_COMMAND_ERROR address=0x%016llx]\n", address);
 543                 dump_command(address);
 544                 break;
 545         case EVENT_TYPE_CMD_HARD_ERR:
 546                 printk("COMMAND_HARDWARE_ERROR address=0x%016llx "
 547                        "flags=0x%04x]\n", address, flags);
 548                 break;
 549         case EVENT_TYPE_IOTLB_INV_TO:
 550                 printk("IOTLB_INV_TIMEOUT device=%02x:%02x.%x "
 551                        "address=0x%016llx]\n",
 552                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 553                        address);
 554                 break;
 555         case EVENT_TYPE_INV_DEV_REQ:
 556                 printk("INVALID_DEVICE_REQUEST device=%02x:%02x.%x "
 557                        "address=0x%016llx flags=0x%04x]\n",
 558                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 559                        address, flags);
 560                 break;
 561         default:
 562                 printk(KERN_ERR "UNKNOWN type=0x%02x]\n", type);
 563         }
 564
 565         memset(__evt, 0, 4 * sizeof(u32));
 566 }
 567
 568 static void iommu_poll_events(struct amd_iommu *iommu)
 569 {
 570         u32 head, tail;
 571
 572         head = readl(iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 573         tail = readl(iommu->mmio_base + MMIO_EVT_TAIL_OFFSET);
 574
 575         while (head != tail) {
 576                 iommu_print_event(iommu, iommu->evt_buf + head);
 577                 head = (head + EVENT_ENTRY_SIZE) % EVT_BUFFER_SIZE;
 578         }
 579
 580         writel(head, iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 581 }
 582
 583 static void iommu_handle_ppr_entry(struct amd_iommu *iommu, u64 *raw)
 584 {
 585         struct amd_iommu_fault fault;
 586
 587         INC_STATS_COUNTER(pri_requests);
 588
 589         if (PPR_REQ_TYPE(raw[0]) != PPR_REQ_FAULT) {
 590                 pr_err_ratelimited("AMD-Vi: Unknown PPR request received\n");
 591                 return;
 592         }
 593
 594         fault.address   = raw[1];
 595         fault.pasid     = PPR_PASID(raw[0]);
 596         fault.device_id = PPR_DEVID(raw[0]);
 597         fault.tag       = PPR_TAG(raw[0]);
 598         fault.flags     = PPR_FLAGS(raw[0]);
 599
 600         atomic_notifier_call_chain(&ppr_notifier, 0, &fault);
 601 }
 602
 603 static void iommu_poll_ppr_log(struct amd_iommu *iommu)
 604 {
 605         u32 head, tail;
 606
 607         if (iommu->ppr_log == NULL)
 608                 return;
 609
 610         head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 611         tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 612
 613         while (head != tail) {
 614                 volatile u64 *raw;
 615                 u64 entry[2];
 616                 int i;
 617
 618                 raw = (u64 *)(iommu->ppr_log + head);
 619
 620                 /*
 621                  * Hardware bug: Interrupt may arrive before the entry is
 622                  * written to memory. If this happens we need to wait for the
 623                  * entry to arrive.
 624                  */
 625                 for (i = 0; i < LOOP_TIMEOUT; ++i) {
 626                         if (PPR_REQ_TYPE(raw[0]) != 0)
 627                                 break;
 628                         udelay(1);
 629                 }
 630
 631                 /* Avoid memcpy function-call overhead */
 632                 entry[0] = raw[0];
 633                 entry[1] = raw[1];
 634
 635                 /*
 636                  * To detect the hardware bug we need to clear the entry
 637                  * back to zero.
 638                  */
 639                 raw[0] = raw[1] = 0UL;
 640
 641                 /* Update head pointer of hardware ring-buffer */
 642                 head = (head + PPR_ENTRY_SIZE) % PPR_LOG_SIZE;
 643                 writel(head, iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 644
 645                 /* Handle PPR entry */
 646                 iommu_handle_ppr_entry(iommu, entry);
 647
 648                 /* Refresh ring-buffer information */
 649                 head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 650                 tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 651         }
 652 }
 653
 654 irqreturn_t amd_iommu_int_thread(int irq, void *data)
 655 {
 656         struct amd_iommu *iommu = (struct amd_iommu *) data;
 657         u32 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 658
 659         while (status & (MMIO_STATUS_EVT_INT_MASK | MMIO_STATUS_PPR_INT_MASK)) {
 660                 /* Enable EVT and PPR interrupts again */
 661                 writel((MMIO_STATUS_EVT_INT_MASK | MMIO_STATUS_PPR_INT_MASK),
 662                         iommu->mmio_base + MMIO_STATUS_OFFSET);
 663
 664                 if (status & MMIO_STATUS_EVT_INT_MASK) {
 665                         pr_devel("AMD-Vi: Processing IOMMU Event Log\n");
 666                         iommu_poll_events(iommu);
 667                 }
 668
 669                 if (status & MMIO_STATUS_PPR_INT_MASK) {
 670                         pr_devel("AMD-Vi: Processing IOMMU PPR Log\n");
 671                         iommu_poll_ppr_log(iommu);
 672                 }
 673
 674                 /*
 675                  * Hardware bug: ERBT1312
 676                  * When re-enabling interrupt (by writing 1
 677                  * to clear the bit), the hardware might also try to set
 678                  * the interrupt bit in the event status register.
 679                  * In this scenario, the bit will be set, and disable
 680                  * subsequent interrupts.
 681                  *
 682                  * Workaround: The IOMMU driver should read back the
 683                  * status register and check if the interrupt bits are cleared.
 684                  * If not, driver will need to go through the interrupt handler
 685                  * again and re-clear the bits
 686                  */
 687                 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 688         }
 689         return IRQ_HANDLED;
 690 }
 691
 692 irqreturn_t amd_iommu_int_handler(int irq, void *data)
 693 {
 694         return IRQ_WAKE_THREAD;
 695 }
 696
 697 /****************************************************************************
 698  *
 699  * IOMMU command queuing functions
 700  *
 701  ****************************************************************************/
 702
 703 static int wait_on_sem(volatile u64 *sem)
 704 {
 705         int i = 0;
 706
 707         while (*sem == 0 && i < LOOP_TIMEOUT) {
 708                 udelay(1);
 709                 i += 1;
 710         }
 711
 712         if (i == LOOP_TIMEOUT) {
 713                 pr_alert("AMD-Vi: Completion-Wait loop timed out\n");
 714                 return -EIO;
 715         }
 716
 717         return 0;
 718 }
 719
 720 static void copy_cmd_to_buffer(struct amd_iommu *iommu,
 721                                struct iommu_cmd *cmd,
 722                                u32 tail)
 723 {
 724         u8 *target;
 725
 726         target = iommu->cmd_buf + tail;
 727         tail   = (tail + sizeof(*cmd)) % CMD_BUFFER_SIZE;
 728
 729         /* Copy command to buffer */
 730         memcpy(target, cmd, sizeof(*cmd));
 731
 732         /* Tell the IOMMU about it */
 733         writel(tail, iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 734 }
 735
 736 static void build_completion_wait(struct iommu_cmd *cmd, u64 address)
 737 {
 738         WARN_ON(address & 0x7ULL);
 739
 740         memset(cmd, 0, sizeof(*cmd));
 741         cmd->data[0] = lower_32_bits(__pa(address)) | CMD_COMPL_WAIT_STORE_MASK;
 742         cmd->data[1] = upper_32_bits(__pa(address));
 743         cmd->data[2] = 1;
 744         CMD_SET_TYPE(cmd, CMD_COMPL_WAIT);
 745 }
 746
 747 static void build_inv_dte(struct iommu_cmd *cmd, u16 devid)
 748 {
 749         memset(cmd, 0, sizeof(*cmd));
 750         cmd->data[0] = devid;
 751         CMD_SET_TYPE(cmd, CMD_INV_DEV_ENTRY);
 752 }
 753
 754 static void build_inv_iommu_pages(struct iommu_cmd *cmd, u64 address,
 755                                   size_t size, u16 domid, int pde)
 756 {
 757         u64 pages;
 758         bool s;
 759
 760         pages = iommu_num_pages(address, size, PAGE_SIZE);
 761         s     = false;
 762
 763         if (pages > 1) {
 764                 /*
 765                  * If we have to flush more than one page, flush all
 766                  * TLB entries for this domain
 767                  */
 768                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 769                 s = true;
 770         }
 771
 772         address &= PAGE_MASK;
 773
 774         memset(cmd, 0, sizeof(*cmd));
 775         cmd->data[1] |= domid;
 776         cmd->data[2]  = lower_32_bits(address);
 777         cmd->data[3]  = upper_32_bits(address);
 778         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 779         if (s) /* size bit - we flush more than one 4kb page */
 780                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 781         if (pde) /* PDE bit - we want to flush everything, not only the PTEs */
 782                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 783 }
 784
 785 static void build_inv_iotlb_pages(struct iommu_cmd *cmd, u16 devid, int qdep,
 786                                   u64 address, size_t size)
 787 {
 788         u64 pages;
 789         bool s;
 790
 791         pages = iommu_num_pages(address, size, PAGE_SIZE);
 792         s     = false;
 793
 794         if (pages > 1) {
 795                 /*
 796                  * If we have to flush more than one page, flush all
 797                  * TLB entries for this domain
 798                  */
 799                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 800                 s = true;
 801         }
 802
 803         address &= PAGE_MASK;
 804
 805         memset(cmd, 0, sizeof(*cmd));
 806         cmd->data[0]  = devid;
 807         cmd->data[0] |= (qdep & 0xff) << 24;
 808         cmd->data[1]  = devid;
 809         cmd->data[2]  = lower_32_bits(address);
 810         cmd->data[3]  = upper_32_bits(address);
 811         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 812         if (s)
 813                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 814 }
 815
 816 static void build_inv_iommu_pasid(struct iommu_cmd *cmd, u16 domid, int pasid,
 817                                   u64 address, bool size)
 818 {
 819         memset(cmd, 0, sizeof(*cmd));
 820
 821         address &= ~(0xfffULL);
 822
 823         cmd->data[0]  = pasid;
 824         cmd->data[1]  = domid;
 825         cmd->data[2]  = lower_32_bits(address);
 826         cmd->data[3]  = upper_32_bits(address);
 827         cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 828         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 829         if (size)
 830                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 831         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 832 }
 833
 834 static void build_inv_iotlb_pasid(struct iommu_cmd *cmd, u16 devid, int pasid,
 835                                   int qdep, u64 address, bool size)
 836 {
 837         memset(cmd, 0, sizeof(*cmd));
 838
 839         address &= ~(0xfffULL);
 840
 841         cmd->data[0]  = devid;
 842         cmd->data[0] |= ((pasid >> 8) & 0xff) << 16;
 843         cmd->data[0] |= (qdep  & 0xff) << 24;
 844         cmd->data[1]  = devid;
 845         cmd->data[1] |= (pasid & 0xff) << 16;
 846         cmd->data[2]  = lower_32_bits(address);
 847         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 848         cmd->data[3]  = upper_32_bits(address);
 849         if (size)
 850                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 851         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 852 }
 853
 854 static void build_complete_ppr(struct iommu_cmd *cmd, u16 devid, int pasid,
 855                                int status, int tag, bool gn)
 856 {
 857         memset(cmd, 0, sizeof(*cmd));
 858
 859         cmd->data[0]  = devid;
 860         if (gn) {
 861                 cmd->data[1]  = pasid;
 862                 cmd->data[2]  = CMD_INV_IOMMU_PAGES_GN_MASK;
 863         }
 864         cmd->data[3]  = tag & 0x1ff;
 865         cmd->data[3] |= (status & PPR_STATUS_MASK) << PPR_STATUS_SHIFT;
 866
 867         CMD_SET_TYPE(cmd, CMD_COMPLETE_PPR);
 868 }
 869
 870 static void build_inv_all(struct iommu_cmd *cmd)
 871 {
 872         memset(cmd, 0, sizeof(*cmd));
 873         CMD_SET_TYPE(cmd, CMD_INV_ALL);
 874 }
 875
 876 static void build_inv_irt(struct iommu_cmd *cmd, u16 devid)
 877 {
 878         memset(cmd, 0, sizeof(*cmd));
 879         cmd->data[0] = devid;
 880         CMD_SET_TYPE(cmd, CMD_INV_IRT);
 881 }
 882
 883 /*
 884  * Writes the command to the IOMMUs command buffer and informs the
 885  * hardware about the new command.
 886  */
 887 static int iommu_queue_command_sync(struct amd_iommu *iommu,
 888                                     struct iommu_cmd *cmd,
 889                                     bool sync)
 890 {
 891         u32 left, tail, head, next_tail;
 892         unsigned long flags;
 893
 894 again:
 895         spin_lock_irqsave(&iommu->lock, flags);
 896
 897         head      = readl(iommu->mmio_base + MMIO_CMD_HEAD_OFFSET);
 898         tail      = readl(iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 899         next_tail = (tail + sizeof(*cmd)) % CMD_BUFFER_SIZE;
 900         left      = (head - next_tail) % CMD_BUFFER_SIZE;
 901
 902         if (left <= 2) {
 903                 struct iommu_cmd sync_cmd;
 904                 volatile u64 sem = 0;
 905                 int ret;
 906
 907                 build_completion_wait(&sync_cmd, (u64)&sem);
 908                 copy_cmd_to_buffer(iommu, &sync_cmd, tail);
 909
 910                 spin_unlock_irqrestore(&iommu->lock, flags);
 911
 912                 if ((ret = wait_on_sem(&sem)) != 0)
 913                         return ret;
 914
 915                 goto again;
 916         }
 917
 918         copy_cmd_to_buffer(iommu, cmd, tail);
 919
 920         /* We need to sync now to make sure all commands are processed */
 921         iommu->need_sync = sync;
 922
 923         spin_unlock_irqrestore(&iommu->lock, flags);
 924
 925         return 0;
 926 }
 927
 928 static int iommu_queue_command(struct amd_iommu *iommu, struct iommu_cmd *cmd)
 929 {
 930         return iommu_queue_command_sync(iommu, cmd, true);
 931 }
 932
 933 /*
 934  * This function queues a completion wait command into the command
 935  * buffer of an IOMMU
 936  */
 937 static int iommu_completion_wait(struct amd_iommu *iommu)
 938 {
 939         struct iommu_cmd cmd;
 940         volatile u64 sem = 0;
 941         int ret;
 942
 943         if (!iommu->need_sync)
 944                 return 0;
 945
 946         build_completion_wait(&cmd, (u64)&sem);
 947
 948         ret = iommu_queue_command_sync(iommu, &cmd, false);
 949         if (ret)
 950                 return ret;
 951
 952         return wait_on_sem(&sem);
 953 }
 954
 955 static int iommu_flush_dte(struct amd_iommu *iommu, u16 devid)
 956 {
 957         struct iommu_cmd cmd;
 958
 959         build_inv_dte(&cmd, devid);
 960
 961         return iommu_queue_command(iommu, &cmd);
 962 }
 963
 964 static void iommu_flush_dte_all(struct amd_iommu *iommu)
 965 {
 966         u32 devid;
 967
 968         for (devid = 0; devid <= 0xffff; ++devid)
 969                 iommu_flush_dte(iommu, devid);
 970
 971         iommu_completion_wait(iommu);
 972 }
 973
 974 /*
 975  * This function uses heavy locking and may disable irqs for some time. But
 976  * this is no issue because it is only called during resume.
 977  */
 978 static void iommu_flush_tlb_all(struct amd_iommu *iommu)
 979 {
 980         u32 dom_id;
 981
 982         for (dom_id = 0; dom_id <= 0xffff; ++dom_id) {
 983                 struct iommu_cmd cmd;
 984                 build_inv_iommu_pages(&cmd, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
 985                                       dom_id, 1);
 986                 iommu_queue_command(iommu, &cmd);
 987         }
 988
 989         iommu_completion_wait(iommu);
 990 }
 991
 992 static void iommu_flush_all(struct amd_iommu *iommu)
 993 {
 994         struct iommu_cmd cmd;
 995
 996         build_inv_all(&cmd);
 997
 998         iommu_queue_command(iommu, &cmd);
 999         iommu_completion_wait(iommu);
1000 }
1001
1002 static void iommu_flush_irt(struct amd_iommu *iommu, u16 devid)
1003 {
1004         struct iommu_cmd cmd;
1005
1006         build_inv_irt(&cmd, devid);
1007
1008         iommu_queue_command(iommu, &cmd);
1009 }
1010
1011 static void iommu_flush_irt_all(struct amd_iommu *iommu)
1012 {
1013         u32 devid;
1014
1015         for (devid = 0; devid <= MAX_DEV_TABLE_ENTRIES; devid++)
1016                 iommu_flush_irt(iommu, devid);
1017
1018         iommu_completion_wait(iommu);
1019 }
1020
1021 void iommu_flush_all_caches(struct amd_iommu *iommu)
1022 {
1023         if (iommu_feature(iommu, FEATURE_IA)) {
1024                 iommu_flush_all(iommu);
1025         } else {
1026                 iommu_flush_dte_all(iommu);
1027                 iommu_flush_irt_all(iommu);
1028                 iommu_flush_tlb_all(iommu);
1029         }
1030 }
1031
1032 /*
1033  * Command send function for flushing on-device TLB
1034  */
1035 static int device_flush_iotlb(struct iommu_dev_data *dev_data,
1036                               u64 address, size_t size)
1037 {
1038         struct amd_iommu *iommu;
1039         struct iommu_cmd cmd;
1040         int qdep;
1041
1042         qdep     = dev_data->ats.qdep;
1043         iommu    = amd_iommu_rlookup_table[dev_data->devid];
1044
1045         build_inv_iotlb_pages(&cmd, dev_data->devid, qdep, address, size);
1046
1047         return iommu_queue_command(iommu, &cmd);
1048 }
1049
1050 /*
1051  * Command send function for invalidating a device table entry
1052  */
1053 static int device_flush_dte(struct iommu_dev_data *dev_data)
1054 {
1055         struct amd_iommu *iommu;
1056         u16 alias;
1057         int ret;
1058
1059         iommu = amd_iommu_rlookup_table[dev_data->devid];
1060         alias = amd_iommu_alias_table[dev_data->devid];
1061
1062         ret = iommu_flush_dte(iommu, dev_data->devid);
1063         if (!ret && alias != dev_data->devid)
1064                 ret = iommu_flush_dte(iommu, alias);
1065         if (ret)
1066                 return ret;
1067
1068         if (dev_data->ats.enabled)
1069                 ret = device_flush_iotlb(dev_data, 0, ~0UL);
1070
1071         return ret;
1072 }
1073
1074 /*
1075  * TLB invalidation function which is called from the mapping functions.
1076  * It invalidates a single PTE if the range to flush is within a single
1077  * page. Otherwise it flushes the whole TLB of the IOMMU.
1078  */
1079 static void __domain_flush_pages(struct protection_domain *domain,
1080                                  u64 address, size_t size, int pde)
1081 {
1082         struct iommu_dev_data *dev_data;
1083         struct iommu_cmd cmd;
1084         int ret = 0, i;
1085
1086         build_inv_iommu_pages(&cmd, address, size, domain->id, pde);
1087
1088         for (i = 0; i < amd_iommus_present; ++i) {
1089                 if (!domain->dev_iommu[i])
1090                         continue;
1091
1092                 /*
1093                  * Devices of this domain are behind this IOMMU
1094                  * We need a TLB flush
1095                  */
1096                 ret |= iommu_queue_command(amd_iommus[i], &cmd);
1097         }
1098
1099         list_for_each_entry(dev_data, &domain->dev_list, list) {
1100
1101                 if (!dev_data->ats.enabled)
1102                         continue;
1103
1104                 ret |= device_flush_iotlb(dev_data, address, size);
1105         }
1106
1107         WARN_ON(ret);
1108 }
1109
1110 static void domain_flush_pages(struct protection_domain *domain,
1111                                u64 address, size_t size)
1112 {
1113         __domain_flush_pages(domain, address, size, 0);
1114 }
1115
1116 /* Flush the whole IO/TLB for a given protection domain */
1117 static void domain_flush_tlb(struct protection_domain *domain)
1118 {
1119         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 0);
1120 }
1121
1122 /* Flush the whole IO/TLB for a given protection domain - including PDE */
1123 static void domain_flush_tlb_pde(struct protection_domain *domain)
1124 {
1125         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 1);
1126 }
1127
1128 static void domain_flush_complete(struct protection_domain *domain)
1129 {
1130         int i;
1131
1132         for (i = 0; i < amd_iommus_present; ++i) {
1133                 if (!domain->dev_iommu[i])
1134                         continue;
1135
1136                 /*
1137                  * Devices of this domain are behind this IOMMU
1138                  * We need to wait for completion of all commands.
1139                  */
1140                 iommu_completion_wait(amd_iommus[i]);
1141         }
1142 }
1143
1144
1145 /*
1146  * This function flushes the DTEs for all devices in domain
1147  */
1148 static void domain_flush_devices(struct protection_domain *domain)
1149 {
1150         struct iommu_dev_data *dev_data;
1151
1152         list_for_each_entry(dev_data, &domain->dev_list, list)
1153                 device_flush_dte(dev_data);
1154 }
1155
1156 /****************************************************************************
1157  *
1158  * The functions below are used the create the page table mappings for
1159  * unity mapped regions.
1160  *
1161  ****************************************************************************/
1162
1163 /*
1164  * This function is used to add another level to an IO page table. Adding
1165  * another level increases the size of the address space by 9 bits to a size up
1166  * to 64 bits.
1167  */
1168 static bool increase_address_space(struct protection_domain *domain,
1169                                    gfp_t gfp)
1170 {
1171         u64 *pte;
1172
1173         if (domain->mode == PAGE_MODE_6_LEVEL)
1174                 /* address space already 64 bit large */
1175                 return false;
1176
1177         pte = (void *)get_zeroed_page(gfp);
1178         if (!pte)
1179                 return false;
1180
1181         *pte             = PM_LEVEL_PDE(domain->mode,
1182                                         virt_to_phys(domain->pt_root));
1183         domain->pt_root  = pte;
1184         domain->mode    += 1;
1185         domain->updated  = true;
1186
1187         return true;
1188 }
1189
1190 static u64 *alloc_pte(struct protection_domain *domain,
1191                       unsigned long address,
1192                       unsigned long page_size,
1193                       u64 **pte_page,
1194                       gfp_t gfp)
1195 {
1196         int level, end_lvl;
1197         u64 *pte, *page;
1198
1199         BUG_ON(!is_power_of_2(page_size));
1200
1201         while (address > PM_LEVEL_SIZE(domain->mode))
1202                 increase_address_space(domain, gfp);
1203
1204         level   = domain->mode - 1;
1205         pte     = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1206         address = PAGE_SIZE_ALIGN(address, page_size);
1207         end_lvl = PAGE_SIZE_LEVEL(page_size);
1208
1209         while (level > end_lvl) {
1210                 u64 __pte, __npte;
1211
1212                 __pte = *pte;
1213
1214                 if (!IOMMU_PTE_PRESENT(__pte)) {
1215                         page = (u64 *)get_zeroed_page(gfp);
1216                         if (!page)
1217                                 return NULL;
1218
1219                         __npte = PM_LEVEL_PDE(level, virt_to_phys(page));
1220
1221                         if (cmpxchg64(pte, __pte, __npte)) {
1222                                 free_page((unsigned long)page);
1223                                 continue;
1224                         }
1225                 }
1226
1227                 /* No level skipping support yet */
1228                 if (PM_PTE_LEVEL(*pte) != level)
1229                         return NULL;
1230
1231                 level -= 1;
1232
1233                 pte = IOMMU_PTE_PAGE(*pte);
1234
1235                 if (pte_page && level == end_lvl)
1236                         *pte_page = pte;
1237
1238                 pte = &pte[PM_LEVEL_INDEX(level, address)];
1239         }
1240
1241         return pte;
1242 }
1243
1244 /*
1245  * This function checks if there is a PTE for a given dma address. If
1246  * there is one, it returns the pointer to it.
1247  */
1248 static u64 *fetch_pte(struct protection_domain *domain,
1249                       unsigned long address,
1250                       unsigned long *page_size)
1251 {
1252         int level;
1253         u64 *pte;
1254
1255         if (address > PM_LEVEL_SIZE(domain->mode))
1256                 return NULL;
1257
1258         level      =  domain->mode - 1;
1259         pte        = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1260         *page_size =  PTE_LEVEL_PAGE_SIZE(level);
1261
1262         while (level > 0) {
1263
1264                 /* Not Present */
1265                 if (!IOMMU_PTE_PRESENT(*pte))
1266                         return NULL;
1267
1268                 /* Large PTE */
1269                 if (PM_PTE_LEVEL(*pte) == 7 ||
1270                     PM_PTE_LEVEL(*pte) == 0)
1271                         break;
1272
1273                 /* No level skipping support yet */
1274                 if (PM_PTE_LEVEL(*pte) != level)
1275                         return NULL;
1276
1277                 level -= 1;
1278
1279                 /* Walk to the next level */
1280                 pte        = IOMMU_PTE_PAGE(*pte);
1281                 pte        = &pte[PM_LEVEL_INDEX(level, address)];
1282                 *page_size = PTE_LEVEL_PAGE_SIZE(level);
1283         }
1284
1285         if (PM_PTE_LEVEL(*pte) == 0x07) {
1286                 unsigned long pte_mask;
1287
1288                 /*
1289                  * If we have a series of large PTEs, make
1290                  * sure to return a pointer to the first one.
1291                  */
1292                 *page_size = pte_mask = PTE_PAGE_SIZE(*pte);
1293                 pte_mask   = ~((PAGE_SIZE_PTE_COUNT(pte_mask) << 3) - 1);
1294                 pte        = (u64 *)(((unsigned long)pte) & pte_mask);
1295         }
1296
1297         return pte;
1298 }
1299
1300 /*
1301  * Generic mapping functions. It maps a physical address into a DMA
1302  * address space. It allocates the page table pages if necessary.
1303  * In the future it can be extended to a generic mapping function
1304  * supporting all features of AMD IOMMU page tables like level skipping
1305  * and full 64 bit address spaces.
1306  */
1307 static int iommu_map_page(struct protection_domain *dom,
1308                           unsigned long bus_addr,
1309                           unsigned long phys_addr,
1310                           int prot,
1311                           unsigned long page_size)
1312 {
1313         u64 __pte, *pte;
1314         int i, count;
1315
1316         BUG_ON(!IS_ALIGNED(bus_addr, page_size));
1317         BUG_ON(!IS_ALIGNED(phys_addr, page_size));
1318
1319         if (!(prot & IOMMU_PROT_MASK))
1320                 return -EINVAL;
1321
1322         count = PAGE_SIZE_PTE_COUNT(page_size);
1323         pte   = alloc_pte(dom, bus_addr, page_size, NULL, GFP_KERNEL);
1324
1325         if (!pte)
1326                 return -ENOMEM;
1327
1328         for (i = 0; i < count; ++i)
1329                 if (IOMMU_PTE_PRESENT(pte[i]))
1330                         return -EBUSY;
1331
1332         if (count > 1) {
1333                 __pte = PAGE_SIZE_PTE(phys_addr, page_size);
1334                 __pte |= PM_LEVEL_ENC(7) | IOMMU_PTE_P | IOMMU_PTE_FC;
1335         } else
1336                 __pte = phys_addr | IOMMU_PTE_P | IOMMU_PTE_FC;
1337
1338         if (prot & IOMMU_PROT_IR)
1339                 __pte |= IOMMU_PTE_IR;
1340         if (prot & IOMMU_PROT_IW)
1341                 __pte |= IOMMU_PTE_IW;
1342
1343         for (i = 0; i < count; ++i)
1344                 pte[i] = __pte;
1345
1346         update_domain(dom);
1347
1348         return 0;
1349 }
1350
1351 static unsigned long iommu_unmap_page(struct protection_domain *dom,
1352                                       unsigned long bus_addr,
1353                                       unsigned long page_size)
1354 {
1355         unsigned long long unmapped;
1356         unsigned long unmap_size;
1357         u64 *pte;
1358
1359         BUG_ON(!is_power_of_2(page_size));
1360
1361         unmapped = 0;
1362
1363         while (unmapped < page_size) {
1364
1365                 pte = fetch_pte(dom, bus_addr, &unmap_size);
1366
1367                 if (pte) {
1368                         int i, count;
1369
1370                         count = PAGE_SIZE_PTE_COUNT(unmap_size);
1371                         for (i = 0; i < count; i++)
1372                                 pte[i] = 0ULL;
1373                 }
1374
1375                 bus_addr  = (bus_addr & ~(unmap_size - 1)) + unmap_size;
1376                 unmapped += unmap_size;
1377         }
1378
1379         BUG_ON(unmapped && !is_power_of_2(unmapped));
1380
1381         return unmapped;
1382 }
1383
1384 /****************************************************************************
1385  *
1386  * The next functions belong to the address allocator for the dma_ops
1387  * interface functions. They work like the allocators in the other IOMMU
1388  * drivers. Its basically a bitmap which marks the allocated pages in
1389  * the aperture. Maybe it could be enhanced in the future to a more
1390  * efficient allocator.
1391  *
1392  ****************************************************************************/
1393
1394 /*
1395  * The address allocator core functions.
1396  *
1397  * called with domain->lock held
1398  */
1399
1400 /*
1401  * Used to reserve address ranges in the aperture (e.g. for exclusion
1402  * ranges.
1403  */
1404 static void dma_ops_reserve_addresses(struct dma_ops_domain *dom,
1405                                       unsigned long start_page,
1406                                       unsigned int pages)
1407 {
1408         unsigned int i, last_page = dom->aperture_size >> PAGE_SHIFT;
1409
1410         if (start_page + pages > last_page)
1411                 pages = last_page - start_page;
1412
1413         for (i = start_page; i < start_page + pages; ++i) {
1414                 int index = i / APERTURE_RANGE_PAGES;
1415                 int page  = i % APERTURE_RANGE_PAGES;
1416                 __set_bit(page, dom->aperture[index]->bitmap);
1417         }
1418 }
1419
1420 /*
1421  * This function is used to add a new aperture range to an existing
1422  * aperture in case of dma_ops domain allocation or address allocation
1423  * failure.
1424  */
1425 static int alloc_new_range(struct dma_ops_domain *dma_dom,
1426                            bool populate, gfp_t gfp)
1427 {
1428         int index = dma_dom->aperture_size >> APERTURE_RANGE_SHIFT;
1429         unsigned long i, old_size, pte_pgsize;
1430         struct aperture_range *range;
1431         struct amd_iommu *iommu;
1432         unsigned long flags;
1433
1434 #ifdef CONFIG_IOMMU_STRESS
1435         populate = false;
1436 #endif
1437
1438         if (index >= APERTURE_MAX_RANGES)
1439                 return -ENOMEM;
1440
1441         range = kzalloc(sizeof(struct aperture_range), gfp);
1442         if (!range)
1443                 return -ENOMEM;
1444
1445         range->bitmap = (void *)get_zeroed_page(gfp);
1446         if (!range->bitmap)
1447                 goto out_free;
1448
1449         range->offset = dma_dom->aperture_size;
1450
1451         spin_lock_init(&range->bitmap_lock);
1452
1453         if (populate) {
1454                 unsigned long address = dma_dom->aperture_size;
1455                 int i, num_ptes = APERTURE_RANGE_PAGES / 512;
1456                 u64 *pte, *pte_page;
1457
1458                 for (i = 0; i < num_ptes; ++i) {
1459                         pte = alloc_pte(&dma_dom->domain, address, PAGE_SIZE,
1460                                         &pte_page, gfp);
1461                         if (!pte)
1462                                 goto out_free;
1463
1464                         range->pte_pages[i] = pte_page;
1465
1466                         address += APERTURE_RANGE_SIZE / 64;
1467                 }
1468         }
1469
1470         spin_lock_irqsave(&dma_dom->domain.lock, flags);
1471
1472         /* First take the bitmap_lock and then publish the range */
1473         spin_lock(&range->bitmap_lock);
1474
1475         old_size                 = dma_dom->aperture_size;
1476         dma_dom->aperture[index] = range;
1477         dma_dom->aperture_size  += APERTURE_RANGE_SIZE;
1478
1479         /* Reserve address range used for MSI messages */
1480         if (old_size < MSI_ADDR_BASE_LO &&
1481             dma_dom->aperture_size > MSI_ADDR_BASE_LO) {
1482                 unsigned long spage;
1483                 int pages;
1484
1485                 pages = iommu_num_pages(MSI_ADDR_BASE_LO, 0x10000, PAGE_SIZE);
1486                 spage = MSI_ADDR_BASE_LO >> PAGE_SHIFT;
1487
1488                 dma_ops_reserve_addresses(dma_dom, spage, pages);
1489         }
1490
1491         /* Initialize the exclusion range if necessary */
1492         for_each_iommu(iommu) {
1493                 if (iommu->exclusion_start &&
1494                     iommu->exclusion_start >= dma_dom->aperture[index]->offset
1495                     && iommu->exclusion_start < dma_dom->aperture_size) {
1496                         unsigned long startpage;
1497                         int pages = iommu_num_pages(iommu->exclusion_start,
1498                                                     iommu->exclusion_length,
1499                                                     PAGE_SIZE);
1500                         startpage = iommu->exclusion_start >> PAGE_SHIFT;
1501                         dma_ops_reserve_addresses(dma_dom, startpage, pages);
1502                 }
1503         }
1504
1505         /*
1506          * Check for areas already mapped as present in the new aperture
1507          * range and mark those pages as reserved in the allocator. Such
1508          * mappings may already exist as a result of requested unity
1509          * mappings for devices.
1510          */
1511         for (i = dma_dom->aperture[index]->offset;
1512              i < dma_dom->aperture_size;
1513              i += pte_pgsize) {
1514                 u64 *pte = fetch_pte(&dma_dom->domain, i, &pte_pgsize);
1515                 if (!pte || !IOMMU_PTE_PRESENT(*pte))
1516                         continue;
1517
1518                 dma_ops_reserve_addresses(dma_dom, i >> PAGE_SHIFT,
1519                                           pte_pgsize >> 12);
1520         }
1521
1522         update_domain(&dma_dom->domain);
1523
1524         spin_unlock(&range->bitmap_lock);
1525
1526         spin_unlock_irqrestore(&dma_dom->domain.lock, flags);
1527
1528         return 0;
1529
1530 out_free:
1531         update_domain(&dma_dom->domain);
1532
1533         free_page((unsigned long)range->bitmap);
1534
1535         kfree(range);
1536
1537         return -ENOMEM;
1538 }
1539
1540 static dma_addr_t dma_ops_aperture_alloc(struct dma_ops_domain *dom,
1541                                          struct aperture_range *range,
1542                                          unsigned long pages,
1543                                          unsigned long dma_mask,
1544                                          unsigned long boundary_size,
1545                                          unsigned long align_mask)
1546 {
1547         unsigned long offset, limit, flags;
1548         dma_addr_t address;
1549         bool flush = false;
1550
1551         offset = range->offset >> PAGE_SHIFT;
1552         limit  = iommu_device_max_index(APERTURE_RANGE_PAGES, offset,
1553                                         dma_mask >> PAGE_SHIFT);
1554
1555         spin_lock_irqsave(&range->bitmap_lock, flags);
1556         address = iommu_area_alloc(range->bitmap, limit, range->next_bit,
1557                                    pages, offset, boundary_size, align_mask);
1558         if (address == -1) {
1559                 /* Nothing found, retry one time */
1560                 address = iommu_area_alloc(range->bitmap, limit,
1561                                            0, pages, offset, boundary_size,
1562                                            align_mask);
1563                 flush = true;
1564         }
1565
1566         if (address != -1)
1567                 range->next_bit = address + pages;
1568
1569         spin_unlock_irqrestore(&range->bitmap_lock, flags);
1570
1571         if (flush) {
1572                 domain_flush_tlb(&dom->domain);
1573                 domain_flush_complete(&dom->domain);
1574         }
1575
1576         return address;
1577 }
1578
1579 static unsigned long dma_ops_area_alloc(struct device *dev,
1580                                         struct dma_ops_domain *dom,
1581                                         unsigned int pages,
1582                                         unsigned long align_mask,
1583                                         u64 dma_mask)
1584 {
1585         unsigned long boundary_size, mask;
1586         unsigned long address = -1;
1587         u32 start, i;
1588
1589         preempt_disable();
1590
1591         mask = dma_get_seg_boundary(dev);
1592
1593         start = this_cpu_read(*dom->next_index);
1594
1595         /* Sanity check - is it really necessary? */
1596         if (unlikely(start > APERTURE_MAX_RANGES)) {
1597                 start = 0;
1598                 this_cpu_write(*dom->next_index, 0);
1599         }
1600
1601         boundary_size = mask + 1 ? ALIGN(mask + 1, PAGE_SIZE) >> PAGE_SHIFT :
1602                                    1UL << (BITS_PER_LONG - PAGE_SHIFT);
1603
1604         for (i = 0; i < APERTURE_MAX_RANGES; ++i) {
1605                 struct aperture_range *range;
1606                 int index;
1607
1608                 index = (start + i) % APERTURE_MAX_RANGES;
1609
1610                 range = dom->aperture[index];
1611
1612                 if (!range || range->offset >= dma_mask)
1613                         continue;
1614
1615                 address = dma_ops_aperture_alloc(dom, range, pages,
1616                                                  dma_mask, boundary_size,
1617                                                  align_mask);
1618                 if (address != -1) {
1619                         address = range->offset + (address << PAGE_SHIFT);
1620                         this_cpu_write(*dom->next_index, index);
1621                         break;
1622                 }
1623         }
1624
1625         preempt_enable();
1626
1627         return address;
1628 }
1629
1630 static unsigned long dma_ops_alloc_addresses(struct device *dev,
1631                                              struct dma_ops_domain *dom,
1632                                              unsigned int pages,
1633                                              unsigned long align_mask,
1634                                              u64 dma_mask)
1635 {
1636         unsigned long address = -1;
1637
1638         while (address == -1) {
1639                 address = dma_ops_area_alloc(dev, dom, pages,
1640                                              align_mask, dma_mask);
1641
1642                 if (address == -1 && alloc_new_range(dom, false, GFP_ATOMIC))
1643                         break;
1644         }
1645
1646         if (unlikely(address == -1))
1647                 address = DMA_ERROR_CODE;
1648
1649         WARN_ON((address + (PAGE_SIZE*pages)) > dom->aperture_size);
1650
1651         return address;
1652 }
1653
1654 /*
1655  * The address free function.
1656  *
1657  * called with domain->lock held
1658  */
1659 static void dma_ops_free_addresses(struct dma_ops_domain *dom,
1660                                    unsigned long address,
1661                                    unsigned int pages)
1662 {
1663         unsigned i = address >> APERTURE_RANGE_SHIFT;
1664         struct aperture_range *range = dom->aperture[i];
1665         unsigned long flags;
1666
1667         BUG_ON(i >= APERTURE_MAX_RANGES || range == NULL);
1668
1669 #ifdef CONFIG_IOMMU_STRESS
1670         if (i < 4)
1671                 return;
1672 #endif
1673
1674         if (amd_iommu_unmap_flush) {
1675                 domain_flush_tlb(&dom->domain);
1676                 domain_flush_complete(&dom->domain);
1677         }
1678
1679         address = (address % APERTURE_RANGE_SIZE) >> PAGE_SHIFT;
1680
1681         spin_lock_irqsave(&range->bitmap_lock, flags);
1682         if (address + pages > range->next_bit)
1683                 range->next_bit = address + pages;
1684         bitmap_clear(range->bitmap, address, pages);
1685         spin_unlock_irqrestore(&range->bitmap_lock, flags);
1686
1687 }
1688
1689 /****************************************************************************
1690  *
1691  * The next functions belong to the domain allocation. A domain is
1692  * allocated for every IOMMU as the default domain. If device isolation
1693  * is enabled, every device get its own domain. The most important thing
1694  * about domains is the page table mapping the DMA address space they
1695  * contain.
1696  *
1697  ****************************************************************************/
1698
1699 /*
1700  * This function adds a protection domain to the global protection domain list
1701  */
1702 static void add_domain_to_list(struct protection_domain *domain)
1703 {
1704         unsigned long flags;
1705
1706         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1707         list_add(&domain->list, &amd_iommu_pd_list);
1708         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1709 }
1710
1711 /*
1712  * This function removes a protection domain to the global
1713  * protection domain list
1714  */
1715 static void del_domain_from_list(struct protection_domain *domain)
1716 {
1717         unsigned long flags;
1718
1719         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1720         list_del(&domain->list);
1721         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1722 }
1723
1724 static u16 domain_id_alloc(void)
1725 {
1726         unsigned long flags;
1727         int id;
1728
1729         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
1730         id = find_first_zero_bit(amd_iommu_pd_alloc_bitmap, MAX_DOMAIN_ID);
1731         BUG_ON(id == 0);
1732         if (id > 0 && id < MAX_DOMAIN_ID)
1733                 __set_bit(id, amd_iommu_pd_alloc_bitmap);
1734         else
1735                 id = 0;
1736         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
1737
1738         return id;
1739 }
1740
1741 static void domain_id_free(int id)
1742 {
1743         unsigned long flags;
1744
1745         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
1746         if (id > 0 && id < MAX_DOMAIN_ID)
1747                 __clear_bit(id, amd_iommu_pd_alloc_bitmap);
1748         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
1749 }
1750
1751 #define DEFINE_FREE_PT_FN(LVL, FN)                              \
1752 static void free_pt_##LVL (unsigned long __pt)                  \
1753 {                                                               \
1754         unsigned long p;                                        \
1755         u64 *pt;                                                \
1756         int i;                                                  \
1757                                                                 \
1758         pt = (u64 *)__pt;                                       \
1759                                                                 \
1760         for (i = 0; i < 512; ++i) {                             \
1761                 /* PTE present? */                              \
1762                 if (!IOMMU_PTE_PRESENT(pt[i]))                  \
1763                         continue;                               \
1764                                                                 \
1765                 /* Large PTE? */                                \
1766                 if (PM_PTE_LEVEL(pt[i]) == 0 ||                 \
1767                     PM_PTE_LEVEL(pt[i]) == 7)                   \
1768                         continue;                               \
1769                                                                 \
1770                 p = (unsigned long)IOMMU_PTE_PAGE(pt[i]);       \
1771                 FN(p);                                          \
1772         }                                                       \
1773         free_page((unsigned long)pt);                           \
1774 }
1775
1776 DEFINE_FREE_PT_FN(l2, free_page)
1777 DEFINE_FREE_PT_FN(l3, free_pt_l2)
1778 DEFINE_FREE_PT_FN(l4, free_pt_l3)
1779 DEFINE_FREE_PT_FN(l5, free_pt_l4)
1780 DEFINE_FREE_PT_FN(l6, free_pt_l5)
1781
1782 static void free_pagetable(struct protection_domain *domain)
1783 {
1784         unsigned long root = (unsigned long)domain->pt_root;
1785
1786         switch (domain->mode) {
1787         case PAGE_MODE_NONE:
1788                 break;
1789         case PAGE_MODE_1_LEVEL:
1790                 free_page(root);
1791                 break;
1792         case PAGE_MODE_2_LEVEL:
1793                 free_pt_l2(root);
1794                 break;
1795         case PAGE_MODE_3_LEVEL:
1796                 free_pt_l3(root);
1797                 break;
1798         case PAGE_MODE_4_LEVEL:
1799                 free_pt_l4(root);
1800                 break;
1801         case PAGE_MODE_5_LEVEL:
1802                 free_pt_l5(root);
1803                 break;
1804         case PAGE_MODE_6_LEVEL:
1805                 free_pt_l6(root);
1806                 break;
1807         default:
1808                 BUG();
1809         }
1810 }
1811
1812 static void free_gcr3_tbl_level1(u64 *tbl)
1813 {
1814         u64 *ptr;
1815         int i;
1816
1817         for (i = 0; i < 512; ++i) {
1818                 if (!(tbl[i] & GCR3_VALID))
1819                         continue;
1820
1821                 ptr = __va(tbl[i] & PAGE_MASK);
1822
1823                 free_page((unsigned long)ptr);
1824         }
1825 }
1826
1827 static void free_gcr3_tbl_level2(u64 *tbl)
1828 {
1829         u64 *ptr;
1830         int i;
1831
1832         for (i = 0; i < 512; ++i) {
1833                 if (!(tbl[i] & GCR3_VALID))
1834                         continue;
1835
1836                 ptr = __va(tbl[i] & PAGE_MASK);
1837
1838                 free_gcr3_tbl_level1(ptr);
1839         }
1840 }
1841
1842 static void free_gcr3_table(struct protection_domain *domain)
1843 {
1844         if (domain->glx == 2)
1845                 free_gcr3_tbl_level2(domain->gcr3_tbl);
1846         else if (domain->glx == 1)
1847                 free_gcr3_tbl_level1(domain->gcr3_tbl);
1848         else
1849                 BUG_ON(domain->glx != 0);
1850
1851         free_page((unsigned long)domain->gcr3_tbl);
1852 }
1853
1854 /*
1855  * Free a domain, only used if something went wrong in the
1856  * allocation path and we need to free an already allocated page table
1857  */
1858 static void dma_ops_domain_free(struct dma_ops_domain *dom)
1859 {
1860         int i;
1861
1862         if (!dom)
1863                 return;
1864
1865         free_percpu(dom->next_index);
1866
1867         del_domain_from_list(&dom->domain);
1868
1869         free_pagetable(&dom->domain);
1870
1871         for (i = 0; i < APERTURE_MAX_RANGES; ++i) {
1872                 if (!dom->aperture[i])
1873                         continue;
1874                 free_page((unsigned long)dom->aperture[i]->bitmap);
1875                 kfree(dom->aperture[i]);
1876         }
1877
1878         kfree(dom);
1879 }
1880
1881 /*
1882  * Allocates a new protection domain usable for the dma_ops functions.
1883  * It also initializes the page table and the address allocator data
1884  * structures required for the dma_ops interface
1885  */
1886 static struct dma_ops_domain *dma_ops_domain_alloc(void)
1887 {
1888         struct dma_ops_domain *dma_dom;
1889         int cpu;
1890
1891         dma_dom = kzalloc(sizeof(struct dma_ops_domain), GFP_KERNEL);
1892         if (!dma_dom)
1893                 return NULL;
1894
1895         if (protection_domain_init(&dma_dom->domain))
1896                 goto free_dma_dom;
1897
1898         dma_dom->next_index = alloc_percpu(u32);
1899         if (!dma_dom->next_index)
1900                 goto free_dma_dom;
1901
1902         dma_dom->domain.mode = PAGE_MODE_2_LEVEL;
1903         dma_dom->domain.pt_root = (void *)get_zeroed_page(GFP_KERNEL);
1904         dma_dom->domain.flags = PD_DMA_OPS_MASK;
1905         dma_dom->domain.priv = dma_dom;
1906         if (!dma_dom->domain.pt_root)
1907                 goto free_dma_dom;
1908
1909         add_domain_to_list(&dma_dom->domain);
1910
1911         if (alloc_new_range(dma_dom, true, GFP_KERNEL))
1912                 goto free_dma_dom;
1913
1914         /*
1915          * mark the first page as allocated so we never return 0 as
1916          * a valid dma-address. So we can use 0 as error value
1917          */
1918         dma_dom->aperture[0]->bitmap[0] = 1;
1919
1920         for_each_possible_cpu(cpu)
1921                 *per_cpu_ptr(dma_dom->next_index, cpu) = 0;
1922
1923         return dma_dom;
1924
1925 free_dma_dom:
1926         dma_ops_domain_free(dma_dom);
1927
1928         return NULL;
1929 }
1930
1931 /*
1932  * little helper function to check whether a given protection domain is a
1933  * dma_ops domain
1934  */
1935 static bool dma_ops_domain(struct protection_domain *domain)
1936 {
1937         return domain->flags & PD_DMA_OPS_MASK;
1938 }
1939
1940 static void set_dte_entry(u16 devid, struct protection_domain *domain, bool ats)
1941 {
1942         u64 pte_root = 0;
1943         u64 flags = 0;
1944
1945         if (domain->mode != PAGE_MODE_NONE)
1946                 pte_root = virt_to_phys(domain->pt_root);
1947
1948         pte_root |= (domain->mode & DEV_ENTRY_MODE_MASK)
1949                     << DEV_ENTRY_MODE_SHIFT;
1950         pte_root |= IOMMU_PTE_IR | IOMMU_PTE_IW | IOMMU_PTE_P | IOMMU_PTE_TV;
1951
1952         flags = amd_iommu_dev_table[devid].data[1];
1953
1954         if (ats)
1955                 flags |= DTE_FLAG_IOTLB;
1956
1957         if (domain->flags & PD_IOMMUV2_MASK) {
1958                 u64 gcr3 = __pa(domain->gcr3_tbl);
1959                 u64 glx  = domain->glx;
1960                 u64 tmp;
1961
1962                 pte_root |= DTE_FLAG_GV;
1963                 pte_root |= (glx & DTE_GLX_MASK) << DTE_GLX_SHIFT;
1964
1965                 /* First mask out possible old values for GCR3 table */
1966                 tmp = DTE_GCR3_VAL_B(~0ULL) << DTE_GCR3_SHIFT_B;
1967                 flags    &= ~tmp;
1968
1969                 tmp = DTE_GCR3_VAL_C(~0ULL) << DTE_GCR3_SHIFT_C;
1970                 flags    &= ~tmp;
1971
1972                 /* Encode GCR3 table into DTE */
1973                 tmp = DTE_GCR3_VAL_A(gcr3) << DTE_GCR3_SHIFT_A;
1974                 pte_root |= tmp;
1975
1976                 tmp = DTE_GCR3_VAL_B(gcr3) << DTE_GCR3_SHIFT_B;
1977                 flags    |= tmp;
1978
1979                 tmp = DTE_GCR3_VAL_C(gcr3) << DTE_GCR3_SHIFT_C;
1980                 flags    |= tmp;
1981         }
1982
1983         flags &= ~(0xffffUL);
1984         flags |= domain->id;
1985
1986         amd_iommu_dev_table[devid].data[1]  = flags;
1987         amd_iommu_dev_table[devid].data[0]  = pte_root;
1988 }
1989
1990 static void clear_dte_entry(u16 devid)
1991 {
1992         /* remove entry from the device table seen by the hardware */
1993         amd_iommu_dev_table[devid].data[0]  = IOMMU_PTE_P | IOMMU_PTE_TV;
1994         amd_iommu_dev_table[devid].data[1] &= DTE_FLAG_MASK;
1995
1996         amd_iommu_apply_erratum_63(devid);
1997 }
1998
1999 static void do_attach(struct iommu_dev_data *dev_data,
2000                       struct protection_domain *domain)
2001 {
2002         struct amd_iommu *iommu;
2003         u16 alias;
2004         bool ats;
2005
2006         iommu = amd_iommu_rlookup_table[dev_data->devid];
2007         alias = amd_iommu_alias_table[dev_data->devid];
2008         ats   = dev_data->ats.enabled;
2009
2010         /* Update data structures */
2011         dev_data->domain = domain;
2012         list_add(&dev_data->list, &domain->dev_list);
2013
2014         /* Do reference counting */
2015         domain->dev_iommu[iommu->index] += 1;
2016         domain->dev_cnt                 += 1;
2017
2018         /* Update device table */
2019         set_dte_entry(dev_data->devid, domain, ats);
2020         if (alias != dev_data->devid)
2021                 set_dte_entry(dev_data->devid, domain, ats);
2022
2023         device_flush_dte(dev_data);
2024 }
2025
2026 static void do_detach(struct iommu_dev_data *dev_data)
2027 {
2028         struct amd_iommu *iommu;
2029         u16 alias;
2030
2031         /*
2032          * First check if the device is still attached. It might already
2033          * be detached from its domain because the generic
2034          * iommu_detach_group code detached it and we try again here in
2035          * our alias handling.
2036          */
2037         if (!dev_data->domain)
2038                 return;
2039
2040         iommu = amd_iommu_rlookup_table[dev_data->devid];
2041         alias = amd_iommu_alias_table[dev_data->devid];
2042
2043         /* decrease reference counters */
2044         dev_data->domain->dev_iommu[iommu->index] -= 1;
2045         dev_data->domain->dev_cnt                 -= 1;
2046
2047         /* Update data structures */
2048         dev_data->domain = NULL;
2049         list_del(&dev_data->list);
2050         clear_dte_entry(dev_data->devid);
2051         if (alias != dev_data->devid)
2052                 clear_dte_entry(alias);
2053
2054         /* Flush the DTE entry */
2055         device_flush_dte(dev_data);
2056 }
2057
2058 /*
2059  * If a device is not yet associated with a domain, this function does
2060  * assigns it visible for the hardware
2061  */
2062 static int __attach_device(struct iommu_dev_data *dev_data,
2063                            struct protection_domain *domain)
2064 {
2065         int ret;
2066
2067         /*
2068          * Must be called with IRQs disabled. Warn here to detect early
2069          * when its not.
2070          */
2071         WARN_ON(!irqs_disabled());
2072
2073         /* lock domain */
2074         spin_lock(&domain->lock);
2075
2076         ret = -EBUSY;
2077         if (dev_data->domain != NULL)
2078                 goto out_unlock;
2079
2080         /* Attach alias group root */
2081         do_attach(dev_data, domain);
2082
2083         ret = 0;
2084
2085 out_unlock:
2086
2087         /* ready */
2088         spin_unlock(&domain->lock);
2089
2090         return ret;
2091 }
2092
2093
2094 static void pdev_iommuv2_disable(struct pci_dev *pdev)
2095 {
2096         pci_disable_ats(pdev);
2097         pci_disable_pri(pdev);
2098         pci_disable_pasid(pdev);
2099 }
2100
2101 /* FIXME: Change generic reset-function to do the same */
2102 static int pri_reset_while_enabled(struct pci_dev *pdev)
2103 {
2104         u16 control;
2105         int pos;
2106
2107         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2108         if (!pos)
2109                 return -EINVAL;
2110
2111         pci_read_config_word(pdev, pos + PCI_PRI_CTRL, &control);
2112         control |= PCI_PRI_CTRL_RESET;
2113         pci_write_config_word(pdev, pos + PCI_PRI_CTRL, control);
2114
2115         return 0;
2116 }
2117
2118 static int pdev_iommuv2_enable(struct pci_dev *pdev)
2119 {
2120         bool reset_enable;
2121         int reqs, ret;
2122
2123         /* FIXME: Hardcode number of outstanding requests for now */
2124         reqs = 32;
2125         if (pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_LIMIT_REQ_ONE))
2126                 reqs = 1;
2127         reset_enable = pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_ENABLE_RESET);
2128
2129         /* Only allow access to user-accessible pages */
2130         ret = pci_enable_pasid(pdev, 0);
2131         if (ret)
2132                 goto out_err;
2133
2134         /* First reset the PRI state of the device */
2135         ret = pci_reset_pri(pdev);
2136         if (ret)
2137                 goto out_err;
2138
2139         /* Enable PRI */
2140         ret = pci_enable_pri(pdev, reqs);
2141         if (ret)
2142                 goto out_err;
2143
2144         if (reset_enable) {
2145                 ret = pri_reset_while_enabled(pdev);
2146                 if (ret)
2147                         goto out_err;
2148         }
2149
2150         ret = pci_enable_ats(pdev, PAGE_SHIFT);
2151         if (ret)
2152                 goto out_err;
2153
2154         return 0;
2155
2156 out_err:
2157         pci_disable_pri(pdev);
2158         pci_disable_pasid(pdev);
2159
2160         return ret;
2161 }
2162
2163 /* FIXME: Move this to PCI code */
2164 #define PCI_PRI_TLP_OFF         (1 << 15)
2165
2166 static bool pci_pri_tlp_required(struct pci_dev *pdev)
2167 {
2168         u16 status;
2169         int pos;
2170
2171         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2172         if (!pos)
2173                 return false;
2174
2175         pci_read_config_word(pdev, pos + PCI_PRI_STATUS, &status);
2176
2177         return (status & PCI_PRI_TLP_OFF) ? true : false;
2178 }
2179
2180 /*
2181  * If a device is not yet associated with a domain, this function
2182  * assigns it visible for the hardware
2183  */
2184 static int attach_device(struct device *dev,
2185                          struct protection_domain *domain)
2186 {
2187         struct pci_dev *pdev = to_pci_dev(dev);
2188         struct iommu_dev_data *dev_data;
2189         unsigned long flags;
2190         int ret;
2191
2192         dev_data = get_dev_data(dev);
2193
2194         if (domain->flags & PD_IOMMUV2_MASK) {
2195                 if (!dev_data->passthrough)
2196                         return -EINVAL;
2197
2198                 if (dev_data->iommu_v2) {
2199                         if (pdev_iommuv2_enable(pdev) != 0)
2200                                 return -EINVAL;
2201
2202                         dev_data->ats.enabled = true;
2203                         dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2204                         dev_data->pri_tlp     = pci_pri_tlp_required(pdev);
2205                 }
2206         } else if (amd_iommu_iotlb_sup &&
2207                    pci_enable_ats(pdev, PAGE_SHIFT) == 0) {
2208                 dev_data->ats.enabled = true;
2209                 dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2210         }
2211
2212         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2213         ret = __attach_device(dev_data, domain);
2214         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2215
2216         /*
2217          * We might boot into a crash-kernel here. The crashed kernel
2218          * left the caches in the IOMMU dirty. So we have to flush
2219          * here to evict all dirty stuff.
2220          */
2221         domain_flush_tlb_pde(domain);
2222
2223         return ret;
2224 }
2225
2226 /*
2227  * Removes a device from a protection domain (unlocked)
2228  */
2229 static void __detach_device(struct iommu_dev_data *dev_data)
2230 {
2231         struct protection_domain *domain;
2232
2233         /*
2234          * Must be called with IRQs disabled. Warn here to detect early
2235          * when its not.
2236          */
2237         WARN_ON(!irqs_disabled());
2238
2239         if (WARN_ON(!dev_data->domain))
2240                 return;
2241
2242         domain = dev_data->domain;
2243
2244         spin_lock(&domain->lock);
2245
2246         do_detach(dev_data);
2247
2248         spin_unlock(&domain->lock);
2249 }
2250
2251 /*
2252  * Removes a device from a protection domain (with devtable_lock held)
2253  */
2254 static void detach_device(struct device *dev)
2255 {
2256         struct protection_domain *domain;
2257         struct iommu_dev_data *dev_data;
2258         unsigned long flags;
2259
2260         dev_data = get_dev_data(dev);
2261         domain   = dev_data->domain;
2262
2263         /* lock device table */
2264         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2265         __detach_device(dev_data);
2266         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2267
2268         if (domain->flags & PD_IOMMUV2_MASK && dev_data->iommu_v2)
2269                 pdev_iommuv2_disable(to_pci_dev(dev));
2270         else if (dev_data->ats.enabled)
2271                 pci_disable_ats(to_pci_dev(dev));
2272
2273         dev_data->ats.enabled = false;
2274 }
2275
2276 static int amd_iommu_add_device(struct device *dev)
2277 {
2278         struct iommu_dev_data *dev_data;
2279         struct iommu_domain *domain;
2280         struct amd_iommu *iommu;
2281         u16 devid;
2282         int ret;
2283
2284         if (!check_device(dev) || get_dev_data(dev))
2285                 return 0;
2286
2287         devid = get_device_id(dev);
2288         iommu = amd_iommu_rlookup_table[devid];
2289
2290         ret = iommu_init_device(dev);
2291         if (ret) {
2292                 if (ret != -ENOTSUPP)
2293                         pr_err("Failed to initialize device %s - trying to proceed anyway\n",
2294                                 dev_name(dev));
2295
2296                 iommu_ignore_device(dev);
2297                 dev->archdata.dma_ops = &nommu_dma_ops;
2298                 goto out;
2299         }
2300         init_iommu_group(dev);
2301
2302         dev_data = get_dev_data(dev);
2303
2304         BUG_ON(!dev_data);
2305
2306         if (iommu_pass_through || dev_data->iommu_v2)
2307                 iommu_request_dm_for_dev(dev);
2308
2309         /* Domains are initialized for this device - have a look what we ended up with */
2310         domain = iommu_get_domain_for_dev(dev);
2311         if (domain->type == IOMMU_DOMAIN_IDENTITY)
2312                 dev_data->passthrough = true;
2313         else
2314                 dev->archdata.dma_ops = &amd_iommu_dma_ops;
2315
2316 out:
2317         iommu_completion_wait(iommu);
2318
2319         return 0;
2320 }
2321
2322 static void amd_iommu_remove_device(struct device *dev)
2323 {
2324         struct amd_iommu *iommu;
2325         u16 devid;
2326
2327         if (!check_device(dev))
2328                 return;
2329
2330         devid = get_device_id(dev);
2331         iommu = amd_iommu_rlookup_table[devid];
2332
2333         iommu_uninit_device(dev);
2334         iommu_completion_wait(iommu);
2335 }
2336
2337 /*****************************************************************************
2338  *
2339  * The next functions belong to the dma_ops mapping/unmapping code.
2340  *
2341  *****************************************************************************/
2342
2343 /*
2344  * In the dma_ops path we only have the struct device. This function
2345  * finds the corresponding IOMMU, the protection domain and the
2346  * requestor id for a given device.
2347  * If the device is not yet associated with a domain this is also done
2348  * in this function.
2349  */
2350 static struct protection_domain *get_domain(struct device *dev)
2351 {
2352         struct protection_domain *domain;
2353         struct iommu_domain *io_domain;
2354
2355         if (!check_device(dev))
2356                 return ERR_PTR(-EINVAL);
2357
2358         io_domain = iommu_get_domain_for_dev(dev);
2359         if (!io_domain)
2360                 return NULL;
2361
2362         domain = to_pdomain(io_domain);
2363         if (!dma_ops_domain(domain))
2364                 return ERR_PTR(-EBUSY);
2365
2366         return domain;
2367 }
2368
2369 static void update_device_table(struct protection_domain *domain)
2370 {
2371         struct iommu_dev_data *dev_data;
2372
2373         list_for_each_entry(dev_data, &domain->dev_list, list)
2374                 set_dte_entry(dev_data->devid, domain, dev_data->ats.enabled);
2375 }
2376
2377 static void update_domain(struct protection_domain *domain)
2378 {
2379         if (!domain->updated)
2380                 return;
2381
2382         update_device_table(domain);
2383
2384         domain_flush_devices(domain);
2385         domain_flush_tlb_pde(domain);
2386
2387         domain->updated = false;
2388 }
2389
2390 /*
2391  * This function fetches the PTE for a given address in the aperture
2392  */
2393 static u64* dma_ops_get_pte(struct dma_ops_domain *dom,
2394                             unsigned long address)
2395 {
2396         struct aperture_range *aperture;
2397         u64 *pte, *pte_page;
2398
2399         aperture = dom->aperture[APERTURE_RANGE_INDEX(address)];
2400         if (!aperture)
2401                 return NULL;
2402
2403         pte = aperture->pte_pages[APERTURE_PAGE_INDEX(address)];
2404         if (!pte) {
2405                 pte = alloc_pte(&dom->domain, address, PAGE_SIZE, &pte_page,
2406                                 GFP_ATOMIC);
2407                 aperture->pte_pages[APERTURE_PAGE_INDEX(address)] = pte_page;
2408         } else
2409                 pte += PM_LEVEL_INDEX(0, address);
2410
2411         update_domain(&dom->domain);
2412
2413         return pte;
2414 }
2415
2416 /*
2417  * This is the generic map function. It maps one 4kb page at paddr to
2418  * the given address in the DMA address space for the domain.
2419  */
2420 static dma_addr_t dma_ops_domain_map(struct dma_ops_domain *dom,
2421                                      unsigned long address,
2422                                      phys_addr_t paddr,
2423                                      int direction)
2424 {
2425         u64 *pte, __pte;
2426
2427         WARN_ON(address > dom->aperture_size);
2428
2429         paddr &= PAGE_MASK;
2430
2431         pte  = dma_ops_get_pte(dom, address);
2432         if (!pte)
2433                 return DMA_ERROR_CODE;
2434
2435         __pte = paddr | IOMMU_PTE_P | IOMMU_PTE_FC;
2436
2437         if (direction == DMA_TO_DEVICE)
2438                 __pte |= IOMMU_PTE_IR;
2439         else if (direction == DMA_FROM_DEVICE)
2440                 __pte |= IOMMU_PTE_IW;
2441         else if (direction == DMA_BIDIRECTIONAL)
2442                 __pte |= IOMMU_PTE_IR | IOMMU_PTE_IW;
2443
2444         WARN_ON_ONCE(*pte);
2445
2446         *pte = __pte;
2447
2448         return (dma_addr_t)address;
2449 }
2450
2451 /*
2452  * The generic unmapping function for on page in the DMA address space.
2453  */
2454 static void dma_ops_domain_unmap(struct dma_ops_domain *dom,
2455                                  unsigned long address)
2456 {
2457         struct aperture_range *aperture;
2458         u64 *pte;
2459
2460         if (address >= dom->aperture_size)
2461                 return;
2462
2463         aperture = dom->aperture[APERTURE_RANGE_INDEX(address)];
2464         if (!aperture)
2465                 return;
2466
2467         pte  = aperture->pte_pages[APERTURE_PAGE_INDEX(address)];
2468         if (!pte)
2469                 return;
2470
2471         pte += PM_LEVEL_INDEX(0, address);
2472
2473         WARN_ON_ONCE(!*pte);
2474
2475         *pte = 0ULL;
2476 }
2477
2478 /*
2479  * This function contains common code for mapping of a physically
2480  * contiguous memory region into DMA address space. It is used by all
2481  * mapping functions provided with this IOMMU driver.
2482  * Must be called with the domain lock held.
2483  */
2484 static dma_addr_t __map_single(struct device *dev,
2485                                struct dma_ops_domain *dma_dom,
2486                                phys_addr_t paddr,
2487                                size_t size,
2488                                int dir,
2489                                bool align,
2490                                u64 dma_mask)
2491 {
2492         dma_addr_t offset = paddr & ~PAGE_MASK;
2493         dma_addr_t address, start, ret;
2494         unsigned int pages;
2495         unsigned long align_mask = 0;
2496         int i;
2497
2498         pages = iommu_num_pages(paddr, size, PAGE_SIZE);
2499         paddr &= PAGE_MASK;
2500
2501         INC_STATS_COUNTER(total_map_requests);
2502
2503         if (pages > 1)
2504                 INC_STATS_COUNTER(cross_page);
2505
2506         if (align)
2507                 align_mask = (1UL << get_order(size)) - 1;
2508
2509         address = dma_ops_alloc_addresses(dev, dma_dom, pages, align_mask,
2510                                           dma_mask);
2511
2512         if (address == DMA_ERROR_CODE)
2513                 goto out;
2514
2515         start = address;
2516         for (i = 0; i < pages; ++i) {
2517                 ret = dma_ops_domain_map(dma_dom, start, paddr, dir);
2518                 if (ret == DMA_ERROR_CODE)
2519                         goto out_unmap;
2520
2521                 paddr += PAGE_SIZE;
2522                 start += PAGE_SIZE;
2523         }
2524         address += offset;
2525
2526         ADD_STATS_COUNTER(alloced_io_mem, size);
2527
2528         if (unlikely(amd_iommu_np_cache)) {
2529                 domain_flush_pages(&dma_dom->domain, address, size);
2530                 domain_flush_complete(&dma_dom->domain);
2531         }
2532
2533 out:
2534         return address;
2535
2536 out_unmap:
2537
2538         for (--i; i >= 0; --i) {
2539                 start -= PAGE_SIZE;
2540                 dma_ops_domain_unmap(dma_dom, start);
2541         }
2542
2543         dma_ops_free_addresses(dma_dom, address, pages);
2544
2545         return DMA_ERROR_CODE;
2546 }
2547
2548 /*
2549  * Does the reverse of the __map_single function. Must be called with
2550  * the domain lock held too
2551  */
2552 static void __unmap_single(struct dma_ops_domain *dma_dom,
2553                            dma_addr_t dma_addr,
2554                            size_t size,
2555                            int dir)
2556 {
2557         dma_addr_t flush_addr;
2558         dma_addr_t i, start;
2559         unsigned int pages;
2560
2561         if ((dma_addr == DMA_ERROR_CODE) ||
2562             (dma_addr + size > dma_dom->aperture_size))
2563                 return;
2564
2565         flush_addr = dma_addr;
2566         pages = iommu_num_pages(dma_addr, size, PAGE_SIZE);
2567         dma_addr &= PAGE_MASK;
2568         start = dma_addr;
2569
2570         for (i = 0; i < pages; ++i) {
2571                 dma_ops_domain_unmap(dma_dom, start);
2572                 start += PAGE_SIZE;
2573         }
2574
2575         SUB_STATS_COUNTER(alloced_io_mem, size);
2576
2577         dma_ops_free_addresses(dma_dom, dma_addr, pages);
2578 }
2579
2580 /*
2581  * The exported map_single function for dma_ops.
2582  */
2583 static dma_addr_t map_page(struct device *dev, struct page *page,
2584                            unsigned long offset, size_t size,
2585                            enum dma_data_direction dir,
2586                            struct dma_attrs *attrs)
2587 {
2588         phys_addr_t paddr = page_to_phys(page) + offset;
2589         struct protection_domain *domain;
2590         u64 dma_mask;
2591
2592         INC_STATS_COUNTER(cnt_map_single);
2593
2594         domain = get_domain(dev);
2595         if (PTR_ERR(domain) == -EINVAL)
2596                 return (dma_addr_t)paddr;
2597         else if (IS_ERR(domain))
2598                 return DMA_ERROR_CODE;
2599
2600         dma_mask = *dev->dma_mask;
2601
2602         return __map_single(dev, domain->priv, paddr, size, dir, false,
2603                             dma_mask);
2604 }
2605
2606 /*
2607  * The exported unmap_single function for dma_ops.
2608  */
2609 static void unmap_page(struct device *dev, dma_addr_t dma_addr, size_t size,
2610                        enum dma_data_direction dir, struct dma_attrs *attrs)
2611 {
2612         struct protection_domain *domain;
2613
2614         INC_STATS_COUNTER(cnt_unmap_single);
2615
2616         domain = get_domain(dev);
2617         if (IS_ERR(domain))
2618                 return;
2619
2620         __unmap_single(domain->priv, dma_addr, size, dir);
2621 }
2622
2623 /*
2624  * The exported map_sg function for dma_ops (handles scatter-gather
2625  * lists).
2626  */
2627 static int map_sg(struct device *dev, struct scatterlist *sglist,
2628                   int nelems, enum dma_data_direction dir,
2629                   struct dma_attrs *attrs)
2630 {
2631         struct protection_domain *domain;
2632         int i;
2633         struct scatterlist *s;
2634         phys_addr_t paddr;
2635         int mapped_elems = 0;
2636         u64 dma_mask;
2637
2638         INC_STATS_COUNTER(cnt_map_sg);
2639
2640         domain = get_domain(dev);
2641         if (IS_ERR(domain))
2642                 return 0;
2643
2644         dma_mask = *dev->dma_mask;
2645
2646         for_each_sg(sglist, s, nelems, i) {
2647                 paddr = sg_phys(s);
2648
2649                 s->dma_address = __map_single(dev, domain->priv,
2650                                               paddr, s->length, dir, false,
2651                                               dma_mask);
2652
2653                 if (s->dma_address) {
2654                         s->dma_length = s->length;
2655                         mapped_elems++;
2656                 } else
2657                         goto unmap;
2658         }
2659
2660         return mapped_elems;
2661
2662 unmap:
2663         for_each_sg(sglist, s, mapped_elems, i) {
2664                 if (s->dma_address)
2665                         __unmap_single(domain->priv, s->dma_address,
2666                                        s->dma_length, dir);
2667                 s->dma_address = s->dma_length = 0;
2668         }
2669
2670         return 0;
2671 }
2672
2673 /*
2674  * The exported map_sg function for dma_ops (handles scatter-gather
2675  * lists).
2676  */
2677 static void unmap_sg(struct device *dev, struct scatterlist *sglist,
2678                      int nelems, enum dma_data_direction dir,
2679                      struct dma_attrs *attrs)
2680 {
2681         struct protection_domain *domain;
2682         struct scatterlist *s;
2683         int i;
2684
2685         INC_STATS_COUNTER(cnt_unmap_sg);
2686
2687         domain = get_domain(dev);
2688         if (IS_ERR(domain))
2689                 return;
2690
2691         for_each_sg(sglist, s, nelems, i) {
2692                 __unmap_single(domain->priv, s->dma_address,
2693                                s->dma_length, dir);
2694                 s->dma_address = s->dma_length = 0;
2695         }
2696 }
2697
2698 /*
2699  * The exported alloc_coherent function for dma_ops.
2700  */
2701 static void *alloc_coherent(struct device *dev, size_t size,
2702                             dma_addr_t *dma_addr, gfp_t flag,
2703                             struct dma_attrs *attrs)
2704 {
2705         u64 dma_mask = dev->coherent_dma_mask;
2706         struct protection_domain *domain;
2707         struct page *page;
2708
2709         INC_STATS_COUNTER(cnt_alloc_coherent);
2710
2711         domain = get_domain(dev);
2712         if (PTR_ERR(domain) == -EINVAL) {
2713                 page = alloc_pages(flag, get_order(size));
2714                 *dma_addr = page_to_phys(page);
2715                 return page_address(page);
2716         } else if (IS_ERR(domain))
2717                 return NULL;
2718
2719         size      = PAGE_ALIGN(size);
2720         dma_mask  = dev->coherent_dma_mask;
2721         flag     &= ~(__GFP_DMA | __GFP_HIGHMEM | __GFP_DMA32);
2722         flag     |= __GFP_ZERO;
2723
2724         page = alloc_pages(flag | __GFP_NOWARN,  get_order(size));
2725         if (!page) {
2726                 if (!gfpflags_allow_blocking(flag))
2727                         return NULL;
2728
2729                 page = dma_alloc_from_contiguous(dev, size >> PAGE_SHIFT,
2730                                                  get_order(size));
2731                 if (!page)
2732                         return NULL;
2733         }
2734
2735         if (!dma_mask)
2736                 dma_mask = *dev->dma_mask;
2737
2738         *dma_addr = __map_single(dev, domain->priv, page_to_phys(page),
2739                                  size, DMA_BIDIRECTIONAL, true, dma_mask);
2740
2741         if (*dma_addr == DMA_ERROR_CODE)
2742                 goto out_free;
2743
2744         return page_address(page);
2745
2746 out_free:
2747
2748         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2749                 __free_pages(page, get_order(size));
2750
2751         return NULL;
2752 }
2753
2754 /*
2755  * The exported free_coherent function for dma_ops.
2756  */
2757 static void free_coherent(struct device *dev, size_t size,
2758                           void *virt_addr, dma_addr_t dma_addr,
2759                           struct dma_attrs *attrs)
2760 {
2761         struct protection_domain *domain;
2762         struct page *page;
2763
2764         INC_STATS_COUNTER(cnt_free_coherent);
2765
2766         page = virt_to_page(virt_addr);
2767         size = PAGE_ALIGN(size);
2768
2769         domain = get_domain(dev);
2770         if (IS_ERR(domain))
2771                 goto free_mem;
2772
2773         __unmap_single(domain->priv, dma_addr, size, DMA_BIDIRECTIONAL);
2774
2775 free_mem:
2776         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2777                 __free_pages(page, get_order(size));
2778 }
2779
2780 /*
2781  * This function is called by the DMA layer to find out if we can handle a
2782  * particular device. It is part of the dma_ops.
2783  */
2784 static int amd_iommu_dma_supported(struct device *dev, u64 mask)
2785 {
2786         return check_device(dev);
2787 }
2788
2789 static struct dma_map_ops amd_iommu_dma_ops = {
2790         .alloc = alloc_coherent,
2791         .free = free_coherent,
2792         .map_page = map_page,
2793         .unmap_page = unmap_page,
2794         .map_sg = map_sg,
2795         .unmap_sg = unmap_sg,
2796         .dma_supported = amd_iommu_dma_supported,
2797 };
2798
2799 int __init amd_iommu_init_api(void)
2800 {
2801         return bus_set_iommu(&pci_bus_type, &amd_iommu_ops);
2802 }
2803
2804 int __init amd_iommu_init_dma_ops(void)
2805 {
2806         swiotlb        = iommu_pass_through ? 1 : 0;
2807         iommu_detected = 1;
2808
2809         /*
2810          * In case we don't initialize SWIOTLB (actually the common case
2811          * when AMD IOMMU is enabled), make sure there are global
2812          * dma_ops set as a fall-back for devices not handled by this
2813          * driver (for example non-PCI devices).
2814          */
2815         if (!swiotlb)
2816                 dma_ops = &nommu_dma_ops;
2817
2818         amd_iommu_stats_init();
2819
2820         if (amd_iommu_unmap_flush)
2821                 pr_info("AMD-Vi: IO/TLB flush on unmap enabled\n");
2822         else
2823                 pr_info("AMD-Vi: Lazy IO/TLB flushing enabled\n");
2824
2825         return 0;
2826 }
2827
2828 /*****************************************************************************
2829  *
2830  * The following functions belong to the exported interface of AMD IOMMU
2831  *
2832  * This interface allows access to lower level functions of the IOMMU
2833  * like protection domain handling and assignement of devices to domains
2834  * which is not possible with the dma_ops interface.
2835  *
2836  *****************************************************************************/
2837
2838 static void cleanup_domain(struct protection_domain *domain)
2839 {
2840         struct iommu_dev_data *entry;
2841         unsigned long flags;
2842
2843         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2844
2845         while (!list_empty(&domain->dev_list)) {
2846                 entry = list_first_entry(&domain->dev_list,
2847                                          struct iommu_dev_data, list);
2848                 __detach_device(entry);
2849         }
2850
2851         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2852 }
2853
2854 static void protection_domain_free(struct protection_domain *domain)
2855 {
2856         if (!domain)
2857                 return;
2858
2859         del_domain_from_list(domain);
2860
2861         if (domain->id)
2862                 domain_id_free(domain->id);
2863
2864         kfree(domain);
2865 }
2866
2867 static int protection_domain_init(struct protection_domain *domain)
2868 {
2869         spin_lock_init(&domain->lock);
2870         mutex_init(&domain->api_lock);
2871         domain->id = domain_id_alloc();
2872         if (!domain->id)
2873                 return -ENOMEM;
2874         INIT_LIST_HEAD(&domain->dev_list);
2875
2876         return 0;
2877 }
2878
2879 static struct protection_domain *protection_domain_alloc(void)
2880 {
2881         struct protection_domain *domain;
2882
2883         domain = kzalloc(sizeof(*domain), GFP_KERNEL);
2884         if (!domain)
2885                 return NULL;
2886
2887         if (protection_domain_init(domain))
2888                 goto out_err;
2889
2890         add_domain_to_list(domain);
2891
2892         return domain;
2893
2894 out_err:
2895         kfree(domain);
2896
2897         return NULL;
2898 }
2899
2900 static struct iommu_domain *amd_iommu_domain_alloc(unsigned type)
2901 {
2902         struct protection_domain *pdomain;
2903         struct dma_ops_domain *dma_domain;
2904
2905         switch (type) {
2906         case IOMMU_DOMAIN_UNMANAGED:
2907                 pdomain = protection_domain_alloc();
2908                 if (!pdomain)
2909                         return NULL;
2910
2911                 pdomain->mode    = PAGE_MODE_3_LEVEL;
2912                 pdomain->pt_root = (void *)get_zeroed_page(GFP_KERNEL);
2913                 if (!pdomain->pt_root) {
2914                         protection_domain_free(pdomain);
2915                         return NULL;
2916                 }
2917
2918                 pdomain->domain.geometry.aperture_start = 0;
2919                 pdomain->domain.geometry.aperture_end   = ~0ULL;
2920                 pdomain->domain.geometry.force_aperture = true;
2921
2922                 break;
2923         case IOMMU_DOMAIN_DMA:
2924                 dma_domain = dma_ops_domain_alloc();
2925                 if (!dma_domain) {
2926                         pr_err("AMD-Vi: Failed to allocate\n");
2927                         return NULL;
2928                 }
2929                 pdomain = &dma_domain->domain;
2930                 break;
2931         case IOMMU_DOMAIN_IDENTITY:
2932                 pdomain = protection_domain_alloc();
2933                 if (!pdomain)
2934                         return NULL;
2935
2936                 pdomain->mode = PAGE_MODE_NONE;
2937                 break;
2938         default:
2939                 return NULL;
2940         }
2941
2942         return &pdomain->domain;
2943 }
2944
2945 static void amd_iommu_domain_free(struct iommu_domain *dom)
2946 {
2947         struct protection_domain *domain;
2948
2949         if (!dom)
2950                 return;
2951
2952         domain = to_pdomain(dom);
2953
2954         if (domain->dev_cnt > 0)
2955                 cleanup_domain(domain);
2956
2957         BUG_ON(domain->dev_cnt != 0);
2958
2959         if (domain->mode != PAGE_MODE_NONE)
2960                 free_pagetable(domain);
2961
2962         if (domain->flags & PD_IOMMUV2_MASK)
2963                 free_gcr3_table(domain);
2964
2965         protection_domain_free(domain);
2966 }
2967
2968 static void amd_iommu_detach_device(struct iommu_domain *dom,
2969                                     struct device *dev)
2970 {
2971         struct iommu_dev_data *dev_data = dev->archdata.iommu;
2972         struct amd_iommu *iommu;
2973         u16 devid;
2974
2975         if (!check_device(dev))
2976                 return;
2977
2978         devid = get_device_id(dev);
2979
2980         if (dev_data->domain != NULL)
2981                 detach_device(dev);
2982
2983         iommu = amd_iommu_rlookup_table[devid];
2984         if (!iommu)
2985                 return;
2986
2987         iommu_completion_wait(iommu);
2988 }
2989
2990 static int amd_iommu_attach_device(struct iommu_domain *dom,
2991                                    struct device *dev)
2992 {
2993         struct protection_domain *domain = to_pdomain(dom);
2994         struct iommu_dev_data *dev_data;
2995         struct amd_iommu *iommu;
2996         int ret;
2997
2998         if (!check_device(dev))
2999                 return -EINVAL;
3000
3001         dev_data = dev->archdata.iommu;
3002
3003         iommu = amd_iommu_rlookup_table[dev_data->devid];
3004         if (!iommu)
3005                 return -EINVAL;
3006
3007         if (dev_data->domain)
3008                 detach_device(dev);
3009
3010         ret = attach_device(dev, domain);
3011
3012         iommu_completion_wait(iommu);
3013
3014         return ret;
3015 }
3016
3017 static int amd_iommu_map(struct iommu_domain *dom, unsigned long iova,
3018                          phys_addr_t paddr, size_t page_size, int iommu_prot)
3019 {
3020         struct protection_domain *domain = to_pdomain(dom);
3021         int prot = 0;
3022         int ret;
3023
3024         if (domain->mode == PAGE_MODE_NONE)
3025                 return -EINVAL;
3026
3027         if (iommu_prot & IOMMU_READ)
3028                 prot |= IOMMU_PROT_IR;
3029         if (iommu_prot & IOMMU_WRITE)
3030                 prot |= IOMMU_PROT_IW;
3031
3032         mutex_lock(&domain->api_lock);
3033         ret = iommu_map_page(domain, iova, paddr, prot, page_size);
3034         mutex_unlock(&domain->api_lock);
3035
3036         return ret;
3037 }
3038
3039 static size_t amd_iommu_unmap(struct iommu_domain *dom, unsigned long iova,
3040                            size_t page_size)
3041 {
3042         struct protection_domain *domain = to_pdomain(dom);
3043         size_t unmap_size;
3044
3045         if (domain->mode == PAGE_MODE_NONE)
3046                 return -EINVAL;
3047
3048         mutex_lock(&domain->api_lock);
3049         unmap_size = iommu_unmap_page(domain, iova, page_size);
3050         mutex_unlock(&domain->api_lock);
3051
3052         domain_flush_tlb_pde(domain);
3053
3054         return unmap_size;
3055 }
3056
3057 static phys_addr_t amd_iommu_iova_to_phys(struct iommu_domain *dom,
3058                                           dma_addr_t iova)
3059 {
3060         struct protection_domain *domain = to_pdomain(dom);
3061         unsigned long offset_mask, pte_pgsize;
3062         u64 *pte, __pte;
3063
3064         if (domain->mode == PAGE_MODE_NONE)
3065                 return iova;
3066
3067         pte = fetch_pte(domain, iova, &pte_pgsize);
3068
3069         if (!pte || !IOMMU_PTE_PRESENT(*pte))
3070                 return 0;
3071
3072         offset_mask = pte_pgsize - 1;
3073         __pte       = *pte & PM_ADDR_MASK;
3074
3075         return (__pte & ~offset_mask) | (iova & offset_mask);
3076 }
3077
3078 static bool amd_iommu_capable(enum iommu_cap cap)
3079 {
3080         switch (cap) {
3081         case IOMMU_CAP_CACHE_COHERENCY:
3082                 return true;
3083         case IOMMU_CAP_INTR_REMAP:
3084                 return (irq_remapping_enabled == 1);
3085         case IOMMU_CAP_NOEXEC:
3086                 return false;
3087         }
3088
3089         return false;
3090 }
3091
3092 static void amd_iommu_get_dm_regions(struct device *dev,
3093                                      struct list_head *head)
3094 {
3095         struct unity_map_entry *entry;
3096         u16 devid;
3097
3098         devid = get_device_id(dev);
3099
3100         list_for_each_entry(entry, &amd_iommu_unity_map, list) {
3101                 struct iommu_dm_region *region;
3102
3103                 if (devid < entry->devid_start || devid > entry->devid_end)
3104                         continue;
3105
3106                 region = kzalloc(sizeof(*region), GFP_KERNEL);
3107                 if (!region) {
3108                         pr_err("Out of memory allocating dm-regions for %s\n",
3109                                 dev_name(dev));
3110                         return;
3111                 }
3112
3113                 region->start = entry->address_start;
3114                 region->length = entry->address_end - entry->address_start;
3115                 if (entry->prot & IOMMU_PROT_IR)
3116                         region->prot |= IOMMU_READ;
3117                 if (entry->prot & IOMMU_PROT_IW)
3118                         region->prot |= IOMMU_WRITE;
3119
3120                 list_add_tail(&region->list, head);
3121         }
3122 }
3123
3124 static void amd_iommu_put_dm_regions(struct device *dev,
3125                                      struct list_head *head)
3126 {
3127         struct iommu_dm_region *entry, *next;
3128
3129         list_for_each_entry_safe(entry, next, head, list)
3130                 kfree(entry);
3131 }
3132
3133 static const struct iommu_ops amd_iommu_ops = {
3134         .capable = amd_iommu_capable,
3135         .domain_alloc = amd_iommu_domain_alloc,
3136         .domain_free  = amd_iommu_domain_free,
3137         .attach_dev = amd_iommu_attach_device,
3138         .detach_dev = amd_iommu_detach_device,
3139         .map = amd_iommu_map,
3140         .unmap = amd_iommu_unmap,
3141         .map_sg = default_iommu_map_sg,
3142         .iova_to_phys = amd_iommu_iova_to_phys,
3143         .add_device = amd_iommu_add_device,
3144         .remove_device = amd_iommu_remove_device,
3145         .device_group = pci_device_group,
3146         .get_dm_regions = amd_iommu_get_dm_regions,
3147         .put_dm_regions = amd_iommu_put_dm_regions,
3148         .pgsize_bitmap  = AMD_IOMMU_PGSIZES,
3149 };
3150
3151 /*****************************************************************************
3152  *
3153  * The next functions do a basic initialization of IOMMU for pass through
3154  * mode
3155  *
3156  * In passthrough mode the IOMMU is initialized and enabled but not used for
3157  * DMA-API translation.
3158  *
3159  *****************************************************************************/
3160
3161 /* IOMMUv2 specific functions */
3162 int amd_iommu_register_ppr_notifier(struct notifier_block *nb)
3163 {
3164         return atomic_notifier_chain_register(&ppr_notifier, nb);
3165 }
3166 EXPORT_SYMBOL(amd_iommu_register_ppr_notifier);
3167
3168 int amd_iommu_unregister_ppr_notifier(struct notifier_block *nb)
3169 {
3170         return atomic_notifier_chain_unregister(&ppr_notifier, nb);
3171 }
3172 EXPORT_SYMBOL(amd_iommu_unregister_ppr_notifier);
3173
3174 void amd_iommu_domain_direct_map(struct iommu_domain *dom)
3175 {
3176         struct protection_domain *domain = to_pdomain(dom);
3177         unsigned long flags;
3178
3179         spin_lock_irqsave(&domain->lock, flags);
3180
3181         /* Update data structure */
3182         domain->mode    = PAGE_MODE_NONE;
3183         domain->updated = true;
3184
3185         /* Make changes visible to IOMMUs */
3186         update_domain(domain);
3187
3188         /* Page-table is not visible to IOMMU anymore, so free it */
3189         free_pagetable(domain);
3190
3191         spin_unlock_irqrestore(&domain->lock, flags);
3192 }
3193 EXPORT_SYMBOL(amd_iommu_domain_direct_map);
3194
3195 int amd_iommu_domain_enable_v2(struct iommu_domain *dom, int pasids)
3196 {
3197         struct protection_domain *domain = to_pdomain(dom);
3198         unsigned long flags;
3199         int levels, ret;
3200
3201         if (pasids <= 0 || pasids > (PASID_MASK + 1))
3202                 return -EINVAL;
3203
3204         /* Number of GCR3 table levels required */
3205         for (levels = 0; (pasids - 1) & ~0x1ff; pasids >>= 9)
3206                 levels += 1;
3207
3208         if (levels > amd_iommu_max_glx_val)
3209                 return -EINVAL;
3210
3211         spin_lock_irqsave(&domain->lock, flags);
3212
3213         /*
3214          * Save us all sanity checks whether devices already in the
3215          * domain support IOMMUv2. Just force that the domain has no
3216          * devices attached when it is switched into IOMMUv2 mode.
3217          */
3218         ret = -EBUSY;
3219         if (domain->dev_cnt > 0 || domain->flags & PD_IOMMUV2_MASK)
3220                 goto out;
3221
3222         ret = -ENOMEM;
3223         domain->gcr3_tbl = (void *)get_zeroed_page(GFP_ATOMIC);
3224         if (domain->gcr3_tbl == NULL)
3225                 goto out;
3226
3227         domain->glx      = levels;
3228         domain->flags   |= PD_IOMMUV2_MASK;
3229         domain->updated  = true;
3230
3231         update_domain(domain);
3232
3233         ret = 0;
3234
3235 out:
3236         spin_unlock_irqrestore(&domain->lock, flags);
3237
3238         return ret;
3239 }
3240 EXPORT_SYMBOL(amd_iommu_domain_enable_v2);
3241
3242 static int __flush_pasid(struct protection_domain *domain, int pasid,
3243                          u64 address, bool size)
3244 {
3245         struct iommu_dev_data *dev_data;
3246         struct iommu_cmd cmd;
3247         int i, ret;
3248
3249         if (!(domain->flags & PD_IOMMUV2_MASK))
3250                 return -EINVAL;
3251
3252         build_inv_iommu_pasid(&cmd, domain->id, pasid, address, size);
3253
3254         /*
3255          * IOMMU TLB needs to be flushed before Device TLB to
3256          * prevent device TLB refill from IOMMU TLB
3257          */
3258         for (i = 0; i < amd_iommus_present; ++i) {
3259                 if (domain->dev_iommu[i] == 0)
3260                         continue;
3261
3262                 ret = iommu_queue_command(amd_iommus[i], &cmd);
3263                 if (ret != 0)
3264                         goto out;
3265         }
3266
3267         /* Wait until IOMMU TLB flushes are complete */
3268         domain_flush_complete(domain);
3269
3270         /* Now flush device TLBs */
3271         list_for_each_entry(dev_data, &domain->dev_list, list) {
3272                 struct amd_iommu *iommu;
3273                 int qdep;
3274
3275                 /*
3276                    There might be non-IOMMUv2 capable devices in an IOMMUv2
3277                  * domain.
3278                  */
3279                 if (!dev_data->ats.enabled)
3280                         continue;
3281
3282                 qdep  = dev_data->ats.qdep;
3283                 iommu = amd_iommu_rlookup_table[dev_data->devid];
3284
3285                 build_inv_iotlb_pasid(&cmd, dev_data->devid, pasid,
3286                                       qdep, address, size);
3287
3288                 ret = iommu_queue_command(iommu, &cmd);
3289                 if (ret != 0)
3290                         goto out;
3291         }
3292
3293         /* Wait until all device TLBs are flushed */
3294         domain_flush_complete(domain);
3295
3296         ret = 0;
3297
3298 out:
3299
3300         return ret;
3301 }
3302
3303 static int __amd_iommu_flush_page(struct protection_domain *domain, int pasid,
3304                                   u64 address)
3305 {
3306         INC_STATS_COUNTER(invalidate_iotlb);
3307
3308         return __flush_pasid(domain, pasid, address, false);
3309 }
3310
3311 int amd_iommu_flush_page(struct iommu_domain *dom, int pasid,
3312                          u64 address)
3313 {
3314         struct protection_domain *domain = to_pdomain(dom);
3315         unsigned long flags;
3316         int ret;
3317
3318         spin_lock_irqsave(&domain->lock, flags);
3319         ret = __amd_iommu_flush_page(domain, pasid, address);
3320         spin_unlock_irqrestore(&domain->lock, flags);
3321
3322         return ret;
3323 }
3324 EXPORT_SYMBOL(amd_iommu_flush_page);
3325
3326 static int __amd_iommu_flush_tlb(struct protection_domain *domain, int pasid)
3327 {
3328         INC_STATS_COUNTER(invalidate_iotlb_all);
3329
3330         return __flush_pasid(domain, pasid, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
3331                              true);
3332 }
3333
3334 int amd_iommu_flush_tlb(struct iommu_domain *dom, int pasid)
3335 {
3336         struct protection_domain *domain = to_pdomain(dom);
3337         unsigned long flags;
3338         int ret;
3339
3340         spin_lock_irqsave(&domain->lock, flags);
3341         ret = __amd_iommu_flush_tlb(domain, pasid);
3342         spin_unlock_irqrestore(&domain->lock, flags);
3343
3344         return ret;
3345 }
3346 EXPORT_SYMBOL(amd_iommu_flush_tlb);
3347
3348 static u64 *__get_gcr3_pte(u64 *root, int level, int pasid, bool alloc)
3349 {
3350         int index;
3351         u64 *pte;
3352
3353         while (true) {
3354
3355                 index = (pasid >> (9 * level)) & 0x1ff;
3356                 pte   = &root[index];
3357
3358                 if (level == 0)
3359                         break;
3360
3361                 if (!(*pte & GCR3_VALID)) {
3362                         if (!alloc)
3363                                 return NULL;
3364
3365                         root = (void *)get_zeroed_page(GFP_ATOMIC);
3366                         if (root == NULL)
3367                                 return NULL;
3368
3369                         *pte = __pa(root) | GCR3_VALID;
3370                 }
3371
3372                 root = __va(*pte & PAGE_MASK);
3373
3374                 level -= 1;
3375         }
3376
3377         return pte;
3378 }
3379
3380 static int __set_gcr3(struct protection_domain *domain, int pasid,
3381                       unsigned long cr3)
3382 {
3383         u64 *pte;
3384
3385         if (domain->mode != PAGE_MODE_NONE)
3386                 return -EINVAL;
3387
3388         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, true);
3389         if (pte == NULL)
3390                 return -ENOMEM;
3391
3392         *pte = (cr3 & PAGE_MASK) | GCR3_VALID;
3393
3394         return __amd_iommu_flush_tlb(domain, pasid);
3395 }
3396
3397 static int __clear_gcr3(struct protection_domain *domain, int pasid)
3398 {
3399         u64 *pte;
3400
3401         if (domain->mode != PAGE_MODE_NONE)
3402                 return -EINVAL;
3403
3404         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, false);
3405         if (pte == NULL)
3406                 return 0;
3407
3408         *pte = 0;
3409
3410         return __amd_iommu_flush_tlb(domain, pasid);
3411 }
3412
3413 int amd_iommu_domain_set_gcr3(struct iommu_domain *dom, int pasid,
3414                               unsigned long cr3)
3415 {
3416         struct protection_domain *domain = to_pdomain(dom);
3417         unsigned long flags;
3418         int ret;
3419
3420         spin_lock_irqsave(&domain->lock, flags);
3421         ret = __set_gcr3(domain, pasid, cr3);
3422         spin_unlock_irqrestore(&domain->lock, flags);
3423
3424         return ret;
3425 }
3426 EXPORT_SYMBOL(amd_iommu_domain_set_gcr3);
3427
3428 int amd_iommu_domain_clear_gcr3(struct iommu_domain *dom, int pasid)
3429 {
3430         struct protection_domain *domain = to_pdomain(dom);
3431         unsigned long flags;
3432         int ret;
3433
3434         spin_lock_irqsave(&domain->lock, flags);
3435         ret = __clear_gcr3(domain, pasid);
3436         spin_unlock_irqrestore(&domain->lock, flags);
3437
3438         return ret;
3439 }
3440 EXPORT_SYMBOL(amd_iommu_domain_clear_gcr3);
3441
3442 int amd_iommu_complete_ppr(struct pci_dev *pdev, int pasid,
3443                            int status, int tag)
3444 {
3445         struct iommu_dev_data *dev_data;
3446         struct amd_iommu *iommu;
3447         struct iommu_cmd cmd;
3448
3449         INC_STATS_COUNTER(complete_ppr);
3450
3451         dev_data = get_dev_data(&pdev->dev);
3452         iommu    = amd_iommu_rlookup_table[dev_data->devid];
3453
3454         build_complete_ppr(&cmd, dev_data->devid, pasid, status,
3455                            tag, dev_data->pri_tlp);
3456
3457         return iommu_queue_command(iommu, &cmd);
3458 }
3459 EXPORT_SYMBOL(amd_iommu_complete_ppr);
3460
3461 struct iommu_domain *amd_iommu_get_v2_domain(struct pci_dev *pdev)
3462 {
3463         struct protection_domain *pdomain;
3464
3465         pdomain = get_domain(&pdev->dev);
3466         if (IS_ERR(pdomain))
3467                 return NULL;
3468
3469         /* Only return IOMMUv2 domains */
3470         if (!(pdomain->flags & PD_IOMMUV2_MASK))
3471                 return NULL;
3472
3473         return &pdomain->domain;
3474 }
3475 EXPORT_SYMBOL(amd_iommu_get_v2_domain);
3476
3477 void amd_iommu_enable_device_erratum(struct pci_dev *pdev, u32 erratum)
3478 {
3479         struct iommu_dev_data *dev_data;
3480
3481         if (!amd_iommu_v2_supported())
3482                 return;
3483
3484         dev_data = get_dev_data(&pdev->dev);
3485         dev_data->errata |= (1 << erratum);
3486 }
3487 EXPORT_SYMBOL(amd_iommu_enable_device_erratum);
3488
3489 int amd_iommu_device_info(struct pci_dev *pdev,
3490                           struct amd_iommu_device_info *info)
3491 {
3492         int max_pasids;
3493         int pos;
3494
3495         if (pdev == NULL || info == NULL)
3496                 return -EINVAL;
3497
3498         if (!amd_iommu_v2_supported())
3499                 return -EINVAL;
3500
3501         memset(info, 0, sizeof(*info));
3502
3503         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_ATS);
3504         if (pos)
3505                 info->flags |= AMD_IOMMU_DEVICE_FLAG_ATS_SUP;
3506
3507         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
3508         if (pos)
3509                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PRI_SUP;
3510
3511         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PASID);
3512         if (pos) {
3513                 int features;
3514
3515                 max_pasids = 1 << (9 * (amd_iommu_max_glx_val + 1));
3516                 max_pasids = min(max_pasids, (1 << 20));
3517
3518                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PASID_SUP;
3519                 info->max_pasids = min(pci_max_pasids(pdev), max_pasids);
3520
3521                 features = pci_pasid_features(pdev);
3522                 if (features & PCI_PASID_CAP_EXEC)
3523                         info->flags |= AMD_IOMMU_DEVICE_FLAG_EXEC_SUP;
3524                 if (features & PCI_PASID_CAP_PRIV)
3525                         info->flags |= AMD_IOMMU_DEVICE_FLAG_PRIV_SUP;
3526         }
3527
3528         return 0;
3529 }
3530 EXPORT_SYMBOL(amd_iommu_device_info);
3531
3532 #ifdef CONFIG_IRQ_REMAP
3533
3534 /*****************************************************************************
3535  *
3536  * Interrupt Remapping Implementation
3537  *
3538  *****************************************************************************/
3539
3540 union irte {
3541         u32 val;
3542         struct {
3543                 u32 valid       : 1,
3544                     no_fault    : 1,
3545                     int_type    : 3,
3546                     rq_eoi      : 1,
3547                     dm          : 1,
3548                     rsvd_1      : 1,
3549                     destination : 8,
3550                     vector      : 8,
3551                     rsvd_2      : 8;
3552         } fields;
3553 };
3554
3555 struct irq_2_irte {
3556         u16 devid; /* Device ID for IRTE table */
3557         u16 index; /* Index into IRTE table*/
3558 };
3559
3560 struct amd_ir_data {
3561         struct irq_2_irte                       irq_2_irte;
3562         union irte                              irte_entry;
3563         union {
3564                 struct msi_msg                  msi_entry;
3565         };
3566 };
3567
3568 static struct irq_chip amd_ir_chip;
3569
3570 #define DTE_IRQ_PHYS_ADDR_MASK  (((1ULL << 45)-1) << 6)
3571 #define DTE_IRQ_REMAP_INTCTL    (2ULL << 60)
3572 #define DTE_IRQ_TABLE_LEN       (8ULL << 1)
3573 #define DTE_IRQ_REMAP_ENABLE    1ULL
3574
3575 static void set_dte_irq_entry(u16 devid, struct irq_remap_table *table)
3576 {
3577         u64 dte;
3578
3579         dte     = amd_iommu_dev_table[devid].data[2];
3580         dte     &= ~DTE_IRQ_PHYS_ADDR_MASK;
3581         dte     |= virt_to_phys(table->table);
3582         dte     |= DTE_IRQ_REMAP_INTCTL;
3583         dte     |= DTE_IRQ_TABLE_LEN;
3584         dte     |= DTE_IRQ_REMAP_ENABLE;
3585
3586         amd_iommu_dev_table[devid].data[2] = dte;
3587 }
3588
3589 #define IRTE_ALLOCATED (~1U)
3590
3591 static struct irq_remap_table *get_irq_table(u16 devid, bool ioapic)
3592 {
3593         struct irq_remap_table *table = NULL;
3594         struct amd_iommu *iommu;
3595         unsigned long flags;
3596         u16 alias;
3597
3598         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
3599
3600         iommu = amd_iommu_rlookup_table[devid];
3601         if (!iommu)
3602                 goto out_unlock;
3603
3604         table = irq_lookup_table[devid];
3605         if (table)
3606                 goto out;
3607
3608         alias = amd_iommu_alias_table[devid];
3609         table = irq_lookup_table[alias];
3610         if (table) {
3611                 irq_lookup_table[devid] = table;
3612                 set_dte_irq_entry(devid, table);
3613                 iommu_flush_dte(iommu, devid);
3614                 goto out;
3615         }
3616
3617         /* Nothing there yet, allocate new irq remapping table */
3618         table = kzalloc(sizeof(*table), GFP_ATOMIC);
3619         if (!table)
3620                 goto out;
3621
3622         /* Initialize table spin-lock */
3623         spin_lock_init(&table->lock);
3624
3625         if (ioapic)
3626                 /* Keep the first 32 indexes free for IOAPIC interrupts */
3627                 table->min_index = 32;
3628
3629         table->table = kmem_cache_alloc(amd_iommu_irq_cache, GFP_ATOMIC);
3630         if (!table->table) {
3631                 kfree(table);
3632                 table = NULL;
3633                 goto out;
3634         }
3635
3636         memset(table->table, 0, MAX_IRQS_PER_TABLE * sizeof(u32));
3637
3638         if (ioapic) {
3639                 int i;
3640
3641                 for (i = 0; i < 32; ++i)
3642                         table->table[i] = IRTE_ALLOCATED;
3643         }
3644
3645         irq_lookup_table[devid] = table;
3646         set_dte_irq_entry(devid, table);
3647         iommu_flush_dte(iommu, devid);
3648         if (devid != alias) {
3649                 irq_lookup_table[alias] = table;
3650                 set_dte_irq_entry(alias, table);
3651                 iommu_flush_dte(iommu, alias);
3652         }
3653
3654 out:
3655         iommu_completion_wait(iommu);
3656
3657 out_unlock:
3658         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
3659
3660         return table;
3661 }
3662
3663 static int alloc_irq_index(u16 devid, int count)
3664 {
3665         struct irq_remap_table *table;
3666         unsigned long flags;
3667         int index, c;
3668
3669         table = get_irq_table(devid, false);
3670         if (!table)
3671                 return -ENODEV;
3672
3673         spin_lock_irqsave(&table->lock, flags);
3674
3675         /* Scan table for free entries */
3676         for (c = 0, index = table->min_index;
3677              index < MAX_IRQS_PER_TABLE;
3678              ++index) {
3679                 if (table->table[index] == 0)
3680                         c += 1;
3681                 else
3682                         c = 0;
3683
3684                 if (c == count) {
3685                         for (; c != 0; --c)
3686                                 table->table[index - c + 1] = IRTE_ALLOCATED;
3687
3688                         index -= count - 1;
3689                         goto out;
3690                 }
3691         }
3692
3693         index = -ENOSPC;
3694
3695 out:
3696         spin_unlock_irqrestore(&table->lock, flags);
3697
3698         return index;
3699 }
3700
3701 static int modify_irte(u16 devid, int index, union irte irte)
3702 {
3703         struct irq_remap_table *table;
3704         struct amd_iommu *iommu;
3705         unsigned long flags;
3706
3707         iommu = amd_iommu_rlookup_table[devid];
3708         if (iommu == NULL)
3709                 return -EINVAL;
3710
3711         table = get_irq_table(devid, false);
3712         if (!table)
3713                 return -ENOMEM;
3714
3715         spin_lock_irqsave(&table->lock, flags);
3716         table->table[index] = irte.val;
3717         spin_unlock_irqrestore(&table->lock, flags);
3718
3719         iommu_flush_irt(iommu, devid);
3720         iommu_completion_wait(iommu);
3721
3722         return 0;
3723 }
3724
3725 static void free_irte(u16 devid, int index)
3726 {
3727         struct irq_remap_table *table;
3728         struct amd_iommu *iommu;
3729         unsigned long flags;
3730
3731         iommu = amd_iommu_rlookup_table[devid];
3732         if (iommu == NULL)
3733                 return;
3734
3735         table = get_irq_table(devid, false);
3736         if (!table)
3737                 return;
3738
3739         spin_lock_irqsave(&table->lock, flags);
3740         table->table[index] = 0;
3741         spin_unlock_irqrestore(&table->lock, flags);
3742
3743         iommu_flush_irt(iommu, devid);
3744         iommu_completion_wait(iommu);
3745 }
3746
3747 static int get_devid(struct irq_alloc_info *info)
3748 {
3749         int devid = -1;
3750
3751         switch (info->type) {
3752         case X86_IRQ_ALLOC_TYPE_IOAPIC:
3753                 devid     = get_ioapic_devid(info->ioapic_id);
3754                 break;
3755         case X86_IRQ_ALLOC_TYPE_HPET:
3756                 devid     = get_hpet_devid(info->hpet_id);
3757                 break;
3758         case X86_IRQ_ALLOC_TYPE_MSI:
3759         case X86_IRQ_ALLOC_TYPE_MSIX:
3760                 devid = get_device_id(&info->msi_dev->dev);
3761                 break;
3762         default:
3763                 BUG_ON(1);
3764                 break;
3765         }
3766
3767         return devid;
3768 }
3769
3770 static struct irq_domain *get_ir_irq_domain(struct irq_alloc_info *info)
3771 {
3772         struct amd_iommu *iommu;
3773         int devid;
3774
3775         if (!info)
3776                 return NULL;
3777
3778         devid = get_devid(info);
3779         if (devid >= 0) {
3780                 iommu = amd_iommu_rlookup_table[devid];
3781                 if (iommu)
3782                         return iommu->ir_domain;
3783         }
3784
3785         return NULL;
3786 }
3787
3788 static struct irq_domain *get_irq_domain(struct irq_alloc_info *info)
3789 {
3790         struct amd_iommu *iommu;
3791         int devid;
3792
3793         if (!info)
3794                 return NULL;
3795
3796         switch (info->type) {
3797         case X86_IRQ_ALLOC_TYPE_MSI:
3798         case X86_IRQ_ALLOC_TYPE_MSIX:
3799                 devid = get_device_id(&info->msi_dev->dev);
3800                 if (devid >= 0) {
3801                         iommu = amd_iommu_rlookup_table[devid];
3802                         if (iommu)
3803                                 return iommu->msi_domain;
3804                 }
3805                 break;
3806         default:
3807                 break;
3808         }
3809
3810         return NULL;
3811 }
3812
3813 struct irq_remap_ops amd_iommu_irq_ops = {
3814         .prepare                = amd_iommu_prepare,
3815         .enable                 = amd_iommu_enable,
3816         .disable                = amd_iommu_disable,
3817         .reenable               = amd_iommu_reenable,
3818         .enable_faulting        = amd_iommu_enable_faulting,
3819         .get_ir_irq_domain      = get_ir_irq_domain,
3820         .get_irq_domain         = get_irq_domain,
3821 };
3822
3823 static void irq_remapping_prepare_irte(struct amd_ir_data *data,
3824                                        struct irq_cfg *irq_cfg,
3825                                        struct irq_alloc_info *info,
3826                                        int devid, int index, int sub_handle)
3827 {
3828         struct irq_2_irte *irte_info = &data->irq_2_irte;
3829         struct msi_msg *msg = &data->msi_entry;
3830         union irte *irte = &data->irte_entry;
3831         struct IO_APIC_route_entry *entry;
3832
3833         data->irq_2_irte.devid = devid;
3834         data->irq_2_irte.index = index + sub_handle;
3835
3836         /* Setup IRTE for IOMMU */
3837         irte->val = 0;
3838         irte->fields.vector      = irq_cfg->vector;
3839         irte->fields.int_type    = apic->irq_delivery_mode;
3840         irte->fields.destination = irq_cfg->dest_apicid;
3841         irte->fields.dm          = apic->irq_dest_mode;
3842         irte->fields.valid       = 1;
3843
3844         switch (info->type) {
3845         case X86_IRQ_ALLOC_TYPE_IOAPIC:
3846                 /* Setup IOAPIC entry */
3847                 entry = info->ioapic_entry;
3848                 info->ioapic_entry = NULL;
3849                 memset(entry, 0, sizeof(*entry));
3850                 entry->vector        = index;
3851                 entry->mask          = 0;
3852                 entry->trigger       = info->ioapic_trigger;
3853                 entry->polarity      = info->ioapic_polarity;
3854                 /* Mask level triggered irqs. */
3855                 if (info->ioapic_trigger)
3856                         entry->mask = 1;
3857                 break;
3858
3859         case X86_IRQ_ALLOC_TYPE_HPET:
3860         case X86_IRQ_ALLOC_TYPE_MSI:
3861         case X86_IRQ_ALLOC_TYPE_MSIX:
3862                 msg->address_hi = MSI_ADDR_BASE_HI;
3863                 msg->address_lo = MSI_ADDR_BASE_LO;
3864                 msg->data = irte_info->index;
3865                 break;
3866
3867         default:
3868                 BUG_ON(1);
3869                 break;
3870         }
3871 }
3872
3873 static int irq_remapping_alloc(struct irq_domain *domain, unsigned int virq,
3874                                unsigned int nr_irqs, void *arg)
3875 {
3876         struct irq_alloc_info *info = arg;
3877         struct irq_data *irq_data;
3878         struct amd_ir_data *data;
3879         struct irq_cfg *cfg;
3880         int i, ret, devid;
3881         int index = -1;
3882
3883         if (!info)
3884                 return -EINVAL;
3885         if (nr_irqs > 1 && info->type != X86_IRQ_ALLOC_TYPE_MSI &&
3886             info->type != X86_IRQ_ALLOC_TYPE_MSIX)
3887                 return -EINVAL;
3888
3889         /*
3890          * With IRQ remapping enabled, don't need contiguous CPU vectors
3891          * to support multiple MSI interrupts.
3892          */
3893         if (info->type == X86_IRQ_ALLOC_TYPE_MSI)
3894                 info->flags &= ~X86_IRQ_ALLOC_CONTIGUOUS_VECTORS;
3895
3896         devid = get_devid(info);
3897         if (devid < 0)
3898                 return -EINVAL;
3899
3900         ret = irq_domain_alloc_irqs_parent(domain, virq, nr_irqs, arg);
3901         if (ret < 0)
3902                 return ret;
3903
3904         if (info->type == X86_IRQ_ALLOC_TYPE_IOAPIC) {
3905                 if (get_irq_table(devid, true))
3906                         index = info->ioapic_pin;
3907                 else
3908                         ret = -ENOMEM;
3909         } else {
3910                 index = alloc_irq_index(devid, nr_irqs);
3911         }
3912         if (index < 0) {
3913                 pr_warn("Failed to allocate IRTE\n");
3914                 goto out_free_parent;
3915         }
3916
3917         for (i = 0; i < nr_irqs; i++) {
3918                 irq_data = irq_domain_get_irq_data(domain, virq + i);
3919                 cfg = irqd_cfg(irq_data);
3920                 if (!irq_data || !cfg) {
3921                         ret = -EINVAL;
3922                         goto out_free_data;
3923                 }
3924
3925                 ret = -ENOMEM;
3926                 data = kzalloc(sizeof(*data), GFP_KERNEL);
3927                 if (!data)
3928                         goto out_free_data;
3929
3930                 irq_data->hwirq = (devid << 16) + i;
3931                 irq_data->chip_data = data;
3932                 irq_data->chip = &amd_ir_chip;
3933                 irq_remapping_prepare_irte(data, cfg, info, devid, index, i);
3934                 irq_set_status_flags(virq + i, IRQ_MOVE_PCNTXT);
3935         }
3936
3937         return 0;
3938
3939 out_free_data:
3940         for (i--; i >= 0; i--) {
3941                 irq_data = irq_domain_get_irq_data(domain, virq + i);
3942                 if (irq_data)
3943                         kfree(irq_data->chip_data);
3944         }
3945         for (i = 0; i < nr_irqs; i++)
3946                 free_irte(devid, index + i);
3947 out_free_parent:
3948         irq_domain_free_irqs_common(domain, virq, nr_irqs);
3949         return ret;
3950 }
3951
3952 static void irq_remapping_free(struct irq_domain *domain, unsigned int virq,
3953                                unsigned int nr_irqs)
3954 {
3955         struct irq_2_irte *irte_info;
3956         struct irq_data *irq_data;
3957         struct amd_ir_data *data;
3958         int i;
3959
3960         for (i = 0; i < nr_irqs; i++) {
3961                 irq_data = irq_domain_get_irq_data(domain, virq  + i);
3962                 if (irq_data && irq_data->chip_data) {
3963                         data = irq_data->chip_data;
3964                         irte_info = &data->irq_2_irte;
3965                         free_irte(irte_info->devid, irte_info->index);
3966                         kfree(data);
3967                 }
3968         }
3969         irq_domain_free_irqs_common(domain, virq, nr_irqs);
3970 }
3971
3972 static void irq_remapping_activate(struct irq_domain *domain,
3973                                    struct irq_data *irq_data)
3974 {
3975         struct amd_ir_data *data = irq_data->chip_data;
3976         struct irq_2_irte *irte_info = &data->irq_2_irte;
3977
3978         modify_irte(irte_info->devid, irte_info->index, data->irte_entry);
3979 }
3980
3981 static void irq_remapping_deactivate(struct irq_domain *domain,
3982                                      struct irq_data *irq_data)
3983 {
3984         struct amd_ir_data *data = irq_data->chip_data;
3985         struct irq_2_irte *irte_info = &data->irq_2_irte;
3986         union irte entry;
3987
3988         entry.val = 0;
3989         modify_irte(irte_info->devid, irte_info->index, data->irte_entry);
3990 }
3991
3992 static struct irq_domain_ops amd_ir_domain_ops = {
3993         .alloc = irq_remapping_alloc,
3994         .free = irq_remapping_free,
3995         .activate = irq_remapping_activate,
3996         .deactivate = irq_remapping_deactivate,
3997 };
3998
3999 static int amd_ir_set_affinity(struct irq_data *data,
4000                                const struct cpumask *mask, bool force)
4001 {
4002         struct amd_ir_data *ir_data = data->chip_data;
4003         struct irq_2_irte *irte_info = &ir_data->irq_2_irte;
4004         struct irq_cfg *cfg = irqd_cfg(data);
4005         struct irq_data *parent = data->parent_data;
4006         int ret;
4007
4008         ret = parent->chip->irq_set_affinity(parent, mask, force);
4009         if (ret < 0 || ret == IRQ_SET_MASK_OK_DONE)
4010                 return ret;
4011
4012         /*
4013          * Atomically updates the IRTE with the new destination, vector
4014          * and flushes the interrupt entry cache.
4015          */
4016         ir_data->irte_entry.fields.vector = cfg->vector;
4017         ir_data->irte_entry.fields.destination = cfg->dest_apicid;
4018         modify_irte(irte_info->devid, irte_info->index, ir_data->irte_entry);
4019
4020         /*
4021          * After this point, all the interrupts will start arriving
4022          * at the new destination. So, time to cleanup the previous
4023          * vector allocation.
4024          */
4025         send_cleanup_vector(cfg);
4026
4027         return IRQ_SET_MASK_OK_DONE;
4028 }
4029
4030 static void ir_compose_msi_msg(struct irq_data *irq_data, struct msi_msg *msg)
4031 {
4032         struct amd_ir_data *ir_data = irq_data->chip_data;
4033
4034         *msg = ir_data->msi_entry;
4035 }
4036
4037 static struct irq_chip amd_ir_chip = {
4038         .irq_ack = ir_ack_apic_edge,
4039         .irq_set_affinity = amd_ir_set_affinity,
4040         .irq_compose_msi_msg = ir_compose_msi_msg,
4041 };
4042
4043 int amd_iommu_create_irq_domain(struct amd_iommu *iommu)
4044 {
4045         iommu->ir_domain = irq_domain_add_tree(NULL, &amd_ir_domain_ops, iommu);
4046         if (!iommu->ir_domain)
4047                 return -ENOMEM;
4048
4049         iommu->ir_domain->parent = arch_get_ir_parent_domain();
4050         iommu->msi_domain = arch_create_msi_irq_domain(iommu->ir_domain);
4051
4052         return 0;
4053 }
4054 #endif