drivers/iommu/amd_iommu.c

   1 /*
   2  * Copyright (C) 2007-2010 Advanced Micro Devices, Inc.
   3  * Author: Joerg Roedel <jroedel@suse.de>
   4  *         Leo Duran <leo.duran@amd.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify it
   7  * under the terms of the GNU General Public License version 2 as published
   8  * by the Free Software Foundation.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307 USA
  18  */
  19
  20 #include <linux/ratelimit.h>
  21 #include <linux/pci.h>
  22 #include <linux/acpi.h>
  23 #include <linux/amba/bus.h>
  24 #include <linux/pci-ats.h>
  25 #include <linux/bitmap.h>
  26 #include <linux/slab.h>
  27 #include <linux/debugfs.h>
  28 #include <linux/scatterlist.h>
  29 #include <linux/dma-mapping.h>
  30 #include <linux/iommu-helper.h>
  31 #include <linux/iommu.h>
  32 #include <linux/delay.h>
  33 #include <linux/amd-iommu.h>
  34 #include <linux/notifier.h>
  35 #include <linux/export.h>
  36 #include <linux/irq.h>
  37 #include <linux/msi.h>
  38 #include <linux/dma-contiguous.h>
  39 #include <linux/irqdomain.h>
  40 #include <linux/percpu.h>
  41 #include <asm/irq_remapping.h>
  42 #include <asm/io_apic.h>
  43 #include <asm/apic.h>
  44 #include <asm/hw_irq.h>
  45 #include <asm/msidef.h>
  46 #include <asm/proto.h>
  47 #include <asm/iommu.h>
  48 #include <asm/gart.h>
  49 #include <asm/dma.h>
  50
  51 #include "amd_iommu_proto.h"
  52 #include "amd_iommu_types.h"
  53 #include "irq_remapping.h"
  54
  55 #define CMD_SET_TYPE(cmd, t) ((cmd)->data[1] |= ((t) << 28))
  56
  57 #define LOOP_TIMEOUT    100000
  58
  59 /*
  60  * This bitmap is used to advertise the page sizes our hardware support
  61  * to the IOMMU core, which will then use this information to split
  62  * physically contiguous memory regions it is mapping into page sizes
  63  * that we support.
  64  *
  65  * 512GB Pages are not supported due to a hardware bug
  66  */
  67 #define AMD_IOMMU_PGSIZES       ((~0xFFFUL) & ~(2ULL << 38))
  68
  69 static DEFINE_RWLOCK(amd_iommu_devtable_lock);
  70
  71 /* List of all available dev_data structures */
  72 static LIST_HEAD(dev_data_list);
  73 static DEFINE_SPINLOCK(dev_data_list_lock);
  74
  75 LIST_HEAD(ioapic_map);
  76 LIST_HEAD(hpet_map);
  77 LIST_HEAD(acpihid_map);
  78
  79 /*
  80  * Domain for untranslated devices - only allocated
  81  * if iommu=pt passed on kernel cmd line.
  82  */
  83 static const struct iommu_ops amd_iommu_ops;
  84
  85 static ATOMIC_NOTIFIER_HEAD(ppr_notifier);
  86 int amd_iommu_max_glx_val = -1;
  87
  88 static struct dma_map_ops amd_iommu_dma_ops;
  89
  90 /*
  91  * This struct contains device specific data for the IOMMU
  92  */
  93 struct iommu_dev_data {
  94         struct list_head list;            /* For domain->dev_list */
  95         struct list_head dev_data_list;   /* For global dev_data_list */
  96         struct protection_domain *domain; /* Domain the device is bound to */
  97         u16 devid;                        /* PCI Device ID */
  98         bool iommu_v2;                    /* Device can make use of IOMMUv2 */
  99         bool passthrough;                 /* Device is identity mapped */
 100         struct {
 101                 bool enabled;
 102                 int qdep;
 103         } ats;                            /* ATS state */
 104         bool pri_tlp;                     /* PASID TLB required for
 105                                              PPR completions */
 106         u32 errata;                       /* Bitmap for errata to apply */
 107 };
 108
 109 /*
 110  * general struct to manage commands send to an IOMMU
 111  */
 112 struct iommu_cmd {
 113         u32 data[4];
 114 };
 115
 116 struct kmem_cache *amd_iommu_irq_cache;
 117
 118 static void update_domain(struct protection_domain *domain);
 119 static int protection_domain_init(struct protection_domain *domain);
 120 static void detach_device(struct device *dev);
 121
 122 /*
 123  * For dynamic growth the aperture size is split into ranges of 128MB of
 124  * DMA address space each. This struct represents one such range.
 125  */
 126 struct aperture_range {
 127
 128         spinlock_t bitmap_lock;
 129
 130         /* address allocation bitmap */
 131         unsigned long *bitmap;
 132         unsigned long offset;
 133         unsigned long next_bit;
 134
 135         /*
 136          * Array of PTE pages for the aperture. In this array we save all the
 137          * leaf pages of the domain page table used for the aperture. This way
 138          * we don't need to walk the page table to find a specific PTE. We can
 139          * just calculate its address in constant time.
 140          */
 141         u64 *pte_pages[64];
 142 };
 143
 144 /*
 145  * Data container for a dma_ops specific protection domain
 146  */
 147 struct dma_ops_domain {
 148         /* generic protection domain information */
 149         struct protection_domain domain;
 150
 151         /* size of the aperture for the mappings */
 152         unsigned long aperture_size;
 153
 154         /* aperture index we start searching for free addresses */
 155         u32 __percpu *next_index;
 156
 157         /* address space relevant data */
 158         struct aperture_range *aperture[APERTURE_MAX_RANGES];
 159 };
 160
 161 /****************************************************************************
 162  *
 163  * Helper functions
 164  *
 165  ****************************************************************************/
 166
 167 static struct protection_domain *to_pdomain(struct iommu_domain *dom)
 168 {
 169         return container_of(dom, struct protection_domain, domain);
 170 }
 171
 172 static struct iommu_dev_data *alloc_dev_data(u16 devid)
 173 {
 174         struct iommu_dev_data *dev_data;
 175         unsigned long flags;
 176
 177         dev_data = kzalloc(sizeof(*dev_data), GFP_KERNEL);
 178         if (!dev_data)
 179                 return NULL;
 180
 181         dev_data->devid = devid;
 182
 183         spin_lock_irqsave(&dev_data_list_lock, flags);
 184         list_add_tail(&dev_data->dev_data_list, &dev_data_list);
 185         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 186
 187         return dev_data;
 188 }
 189
 190 static struct iommu_dev_data *search_dev_data(u16 devid)
 191 {
 192         struct iommu_dev_data *dev_data;
 193         unsigned long flags;
 194
 195         spin_lock_irqsave(&dev_data_list_lock, flags);
 196         list_for_each_entry(dev_data, &dev_data_list, dev_data_list) {
 197                 if (dev_data->devid == devid)
 198                         goto out_unlock;
 199         }
 200
 201         dev_data = NULL;
 202
 203 out_unlock:
 204         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 205
 206         return dev_data;
 207 }
 208
 209 static struct iommu_dev_data *find_dev_data(u16 devid)
 210 {
 211         struct iommu_dev_data *dev_data;
 212
 213         dev_data = search_dev_data(devid);
 214
 215         if (dev_data == NULL)
 216                 dev_data = alloc_dev_data(devid);
 217
 218         return dev_data;
 219 }
 220
 221 static inline int match_hid_uid(struct device *dev,
 222                                 struct acpihid_map_entry *entry)
 223 {
 224         const char *hid, *uid;
 225
 226         hid = acpi_device_hid(ACPI_COMPANION(dev));
 227         uid = acpi_device_uid(ACPI_COMPANION(dev));
 228
 229         if (!hid || !(*hid))
 230                 return -ENODEV;
 231
 232         if (!uid || !(*uid))
 233                 return strcmp(hid, entry->hid);
 234
 235         if (!(*entry->uid))
 236                 return strcmp(hid, entry->hid);
 237
 238         return (strcmp(hid, entry->hid) || strcmp(uid, entry->uid));
 239 }
 240
 241 static inline u16 get_pci_device_id(struct device *dev)
 242 {
 243         struct pci_dev *pdev = to_pci_dev(dev);
 244
 245         return PCI_DEVID(pdev->bus->number, pdev->devfn);
 246 }
 247
 248 static inline int get_acpihid_device_id(struct device *dev,
 249                                         struct acpihid_map_entry **entry)
 250 {
 251         struct acpihid_map_entry *p;
 252
 253         list_for_each_entry(p, &acpihid_map, list) {
 254                 if (!match_hid_uid(dev, p)) {
 255                         if (entry)
 256                                 *entry = p;
 257                         return p->devid;
 258                 }
 259         }
 260         return -EINVAL;
 261 }
 262
 263 static inline int get_device_id(struct device *dev)
 264 {
 265         int devid;
 266
 267         if (dev_is_pci(dev))
 268                 devid = get_pci_device_id(dev);
 269         else
 270                 devid = get_acpihid_device_id(dev, NULL);
 271
 272         return devid;
 273 }
 274
 275 static struct iommu_dev_data *get_dev_data(struct device *dev)
 276 {
 277         return dev->archdata.iommu;
 278 }
 279
 280 /*
 281 * Find or create an IOMMU group for a acpihid device.
 282 */
 283 static struct iommu_group *acpihid_device_group(struct device *dev)
 284 {
 285         struct acpihid_map_entry *p, *entry = NULL;
 286         int devid;
 287
 288         devid = get_acpihid_device_id(dev, &entry);
 289         if (devid < 0)
 290                 return ERR_PTR(devid);
 291
 292         list_for_each_entry(p, &acpihid_map, list) {
 293                 if ((devid == p->devid) && p->group)
 294                         entry->group = p->group;
 295         }
 296
 297         if (!entry->group)
 298                 entry->group = generic_device_group(dev);
 299
 300         return entry->group;
 301 }
 302
 303 static bool pci_iommuv2_capable(struct pci_dev *pdev)
 304 {
 305         static const int caps[] = {
 306                 PCI_EXT_CAP_ID_ATS,
 307                 PCI_EXT_CAP_ID_PRI,
 308                 PCI_EXT_CAP_ID_PASID,
 309         };
 310         int i, pos;
 311
 312         for (i = 0; i < 3; ++i) {
 313                 pos = pci_find_ext_capability(pdev, caps[i]);
 314                 if (pos == 0)
 315                         return false;
 316         }
 317
 318         return true;
 319 }
 320
 321 static bool pdev_pri_erratum(struct pci_dev *pdev, u32 erratum)
 322 {
 323         struct iommu_dev_data *dev_data;
 324
 325         dev_data = get_dev_data(&pdev->dev);
 326
 327         return dev_data->errata & (1 << erratum) ? true : false;
 328 }
 329
 330 /*
 331  * This function actually applies the mapping to the page table of the
 332  * dma_ops domain.
 333  */
 334 static void alloc_unity_mapping(struct dma_ops_domain *dma_dom,
 335                                 struct unity_map_entry *e)
 336 {
 337         u64 addr;
 338
 339         for (addr = e->address_start; addr < e->address_end;
 340              addr += PAGE_SIZE) {
 341                 if (addr < dma_dom->aperture_size)
 342                         __set_bit(addr >> PAGE_SHIFT,
 343                                   dma_dom->aperture[0]->bitmap);
 344         }
 345 }
 346
 347 /*
 348  * Inits the unity mappings required for a specific device
 349  */
 350 static void init_unity_mappings_for_device(struct device *dev,
 351                                            struct dma_ops_domain *dma_dom)
 352 {
 353         struct unity_map_entry *e;
 354         int devid;
 355
 356         devid = get_device_id(dev);
 357         if (devid < 0)
 358                 return;
 359
 360         list_for_each_entry(e, &amd_iommu_unity_map, list) {
 361                 if (!(devid >= e->devid_start && devid <= e->devid_end))
 362                         continue;
 363                 alloc_unity_mapping(dma_dom, e);
 364         }
 365 }
 366
 367 /*
 368  * This function checks if the driver got a valid device from the caller to
 369  * avoid dereferencing invalid pointers.
 370  */
 371 static bool check_device(struct device *dev)
 372 {
 373         int devid;
 374
 375         if (!dev || !dev->dma_mask)
 376                 return false;
 377
 378         devid = get_device_id(dev);
 379         if (devid < 0)
 380                 return false;
 381
 382         /* Out of our scope? */
 383         if (devid > amd_iommu_last_bdf)
 384                 return false;
 385
 386         if (amd_iommu_rlookup_table[devid] == NULL)
 387                 return false;
 388
 389         return true;
 390 }
 391
 392 static void init_iommu_group(struct device *dev)
 393 {
 394         struct dma_ops_domain *dma_domain;
 395         struct iommu_domain *domain;
 396         struct iommu_group *group;
 397
 398         group = iommu_group_get_for_dev(dev);
 399         if (IS_ERR(group))
 400                 return;
 401
 402         domain = iommu_group_default_domain(group);
 403         if (!domain)
 404                 goto out;
 405
 406         dma_domain = to_pdomain(domain)->priv;
 407
 408         init_unity_mappings_for_device(dev, dma_domain);
 409 out:
 410         iommu_group_put(group);
 411 }
 412
 413 static int iommu_init_device(struct device *dev)
 414 {
 415         struct iommu_dev_data *dev_data;
 416         int devid;
 417
 418         if (dev->archdata.iommu)
 419                 return 0;
 420
 421         devid = get_device_id(dev);
 422         if (devid < 0)
 423                 return devid;
 424
 425         dev_data = find_dev_data(devid);
 426         if (!dev_data)
 427                 return -ENOMEM;
 428
 429         if (dev_is_pci(dev) && pci_iommuv2_capable(to_pci_dev(dev))) {
 430                 struct amd_iommu *iommu;
 431
 432                 iommu = amd_iommu_rlookup_table[dev_data->devid];
 433                 dev_data->iommu_v2 = iommu->is_iommu_v2;
 434         }
 435
 436         dev->archdata.iommu = dev_data;
 437
 438         iommu_device_link(amd_iommu_rlookup_table[dev_data->devid]->iommu_dev,
 439                           dev);
 440
 441         return 0;
 442 }
 443
 444 static void iommu_ignore_device(struct device *dev)
 445 {
 446         u16 alias;
 447         int devid;
 448
 449         devid = get_device_id(dev);
 450         if (devid < 0)
 451                 return;
 452
 453         alias = amd_iommu_alias_table[devid];
 454
 455         memset(&amd_iommu_dev_table[devid], 0, sizeof(struct dev_table_entry));
 456         memset(&amd_iommu_dev_table[alias], 0, sizeof(struct dev_table_entry));
 457
 458         amd_iommu_rlookup_table[devid] = NULL;
 459         amd_iommu_rlookup_table[alias] = NULL;
 460 }
 461
 462 static void iommu_uninit_device(struct device *dev)
 463 {
 464         int devid;
 465         struct iommu_dev_data *dev_data;
 466
 467         devid = get_device_id(dev);
 468         if (devid < 0)
 469                 return;
 470
 471         dev_data = search_dev_data(devid);
 472         if (!dev_data)
 473                 return;
 474
 475         if (dev_data->domain)
 476                 detach_device(dev);
 477
 478         iommu_device_unlink(amd_iommu_rlookup_table[dev_data->devid]->iommu_dev,
 479                             dev);
 480
 481         iommu_group_remove_device(dev);
 482
 483         /* Remove dma-ops */
 484         dev->archdata.dma_ops = NULL;
 485
 486         /*
 487          * We keep dev_data around for unplugged devices and reuse it when the
 488          * device is re-plugged - not doing so would introduce a ton of races.
 489          */
 490 }
 491
 492 #ifdef CONFIG_AMD_IOMMU_STATS
 493
 494 /*
 495  * Initialization code for statistics collection
 496  */
 497
 498 DECLARE_STATS_COUNTER(compl_wait);
 499 DECLARE_STATS_COUNTER(cnt_map_single);
 500 DECLARE_STATS_COUNTER(cnt_unmap_single);
 501 DECLARE_STATS_COUNTER(cnt_map_sg);
 502 DECLARE_STATS_COUNTER(cnt_unmap_sg);
 503 DECLARE_STATS_COUNTER(cnt_alloc_coherent);
 504 DECLARE_STATS_COUNTER(cnt_free_coherent);
 505 DECLARE_STATS_COUNTER(cross_page);
 506 DECLARE_STATS_COUNTER(domain_flush_single);
 507 DECLARE_STATS_COUNTER(domain_flush_all);
 508 DECLARE_STATS_COUNTER(alloced_io_mem);
 509 DECLARE_STATS_COUNTER(total_map_requests);
 510 DECLARE_STATS_COUNTER(complete_ppr);
 511 DECLARE_STATS_COUNTER(invalidate_iotlb);
 512 DECLARE_STATS_COUNTER(invalidate_iotlb_all);
 513 DECLARE_STATS_COUNTER(pri_requests);
 514
 515 static struct dentry *stats_dir;
 516 static struct dentry *de_fflush;
 517
 518 static void amd_iommu_stats_add(struct __iommu_counter *cnt)
 519 {
 520         if (stats_dir == NULL)
 521                 return;
 522
 523         cnt->dent = debugfs_create_u64(cnt->name, 0444, stats_dir,
 524                                        &cnt->value);
 525 }
 526
 527 static void amd_iommu_stats_init(void)
 528 {
 529         stats_dir = debugfs_create_dir("amd-iommu", NULL);
 530         if (stats_dir == NULL)
 531                 return;
 532
 533         de_fflush  = debugfs_create_bool("fullflush", 0444, stats_dir,
 534                                          &amd_iommu_unmap_flush);
 535
 536         amd_iommu_stats_add(&compl_wait);
 537         amd_iommu_stats_add(&cnt_map_single);
 538         amd_iommu_stats_add(&cnt_unmap_single);
 539         amd_iommu_stats_add(&cnt_map_sg);
 540         amd_iommu_stats_add(&cnt_unmap_sg);
 541         amd_iommu_stats_add(&cnt_alloc_coherent);
 542         amd_iommu_stats_add(&cnt_free_coherent);
 543         amd_iommu_stats_add(&cross_page);
 544         amd_iommu_stats_add(&domain_flush_single);
 545         amd_iommu_stats_add(&domain_flush_all);
 546         amd_iommu_stats_add(&alloced_io_mem);
 547         amd_iommu_stats_add(&total_map_requests);
 548         amd_iommu_stats_add(&complete_ppr);
 549         amd_iommu_stats_add(&invalidate_iotlb);
 550         amd_iommu_stats_add(&invalidate_iotlb_all);
 551         amd_iommu_stats_add(&pri_requests);
 552 }
 553
 554 #endif
 555
 556 /****************************************************************************
 557  *
 558  * Interrupt handling functions
 559  *
 560  ****************************************************************************/
 561
 562 static void dump_dte_entry(u16 devid)
 563 {
 564         int i;
 565
 566         for (i = 0; i < 4; ++i)
 567                 pr_err("AMD-Vi: DTE[%d]: %016llx\n", i,
 568                         amd_iommu_dev_table[devid].data[i]);
 569 }
 570
 571 static void dump_command(unsigned long phys_addr)
 572 {
 573         struct iommu_cmd *cmd = phys_to_virt(phys_addr);
 574         int i;
 575
 576         for (i = 0; i < 4; ++i)
 577                 pr_err("AMD-Vi: CMD[%d]: %08x\n", i, cmd->data[i]);
 578 }
 579
 580 static void iommu_print_event(struct amd_iommu *iommu, void *__evt)
 581 {
 582         int type, devid, domid, flags;
 583         volatile u32 *event = __evt;
 584         int count = 0;
 585         u64 address;
 586
 587 retry:
 588         type    = (event[1] >> EVENT_TYPE_SHIFT)  & EVENT_TYPE_MASK;
 589         devid   = (event[0] >> EVENT_DEVID_SHIFT) & EVENT_DEVID_MASK;
 590         domid   = (event[1] >> EVENT_DOMID_SHIFT) & EVENT_DOMID_MASK;
 591         flags   = (event[1] >> EVENT_FLAGS_SHIFT) & EVENT_FLAGS_MASK;
 592         address = (u64)(((u64)event[3]) << 32) | event[2];
 593
 594         if (type == 0) {
 595                 /* Did we hit the erratum? */
 596                 if (++count == LOOP_TIMEOUT) {
 597                         pr_err("AMD-Vi: No event written to event log\n");
 598                         return;
 599                 }
 600                 udelay(1);
 601                 goto retry;
 602         }
 603
 604         printk(KERN_ERR "AMD-Vi: Event logged [");
 605
 606         switch (type) {
 607         case EVENT_TYPE_ILL_DEV:
 608                 printk("ILLEGAL_DEV_TABLE_ENTRY device=%02x:%02x.%x "
 609                        "address=0x%016llx flags=0x%04x]\n",
 610                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 611                        address, flags);
 612                 dump_dte_entry(devid);
 613                 break;
 614         case EVENT_TYPE_IO_FAULT:
 615                 printk("IO_PAGE_FAULT device=%02x:%02x.%x "
 616                        "domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 617                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 618                        domid, address, flags);
 619                 break;
 620         case EVENT_TYPE_DEV_TAB_ERR:
 621                 printk("DEV_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 622                        "address=0x%016llx flags=0x%04x]\n",
 623                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 624                        address, flags);
 625                 break;
 626         case EVENT_TYPE_PAGE_TAB_ERR:
 627                 printk("PAGE_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 628                        "domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 629                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 630                        domid, address, flags);
 631                 break;
 632         case EVENT_TYPE_ILL_CMD:
 633                 printk("ILLEGAL_COMMAND_ERROR address=0x%016llx]\n", address);
 634                 dump_command(address);
 635                 break;
 636         case EVENT_TYPE_CMD_HARD_ERR:
 637                 printk("COMMAND_HARDWARE_ERROR address=0x%016llx "
 638                        "flags=0x%04x]\n", address, flags);
 639                 break;
 640         case EVENT_TYPE_IOTLB_INV_TO:
 641                 printk("IOTLB_INV_TIMEOUT device=%02x:%02x.%x "
 642                        "address=0x%016llx]\n",
 643                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 644                        address);
 645                 break;
 646         case EVENT_TYPE_INV_DEV_REQ:
 647                 printk("INVALID_DEVICE_REQUEST device=%02x:%02x.%x "
 648                        "address=0x%016llx flags=0x%04x]\n",
 649                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 650                        address, flags);
 651                 break;
 652         default:
 653                 printk(KERN_ERR "UNKNOWN type=0x%02x]\n", type);
 654         }
 655
 656         memset(__evt, 0, 4 * sizeof(u32));
 657 }
 658
 659 static void iommu_poll_events(struct amd_iommu *iommu)
 660 {
 661         u32 head, tail;
 662
 663         head = readl(iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 664         tail = readl(iommu->mmio_base + MMIO_EVT_TAIL_OFFSET);
 665
 666         while (head != tail) {
 667                 iommu_print_event(iommu, iommu->evt_buf + head);
 668                 head = (head + EVENT_ENTRY_SIZE) % EVT_BUFFER_SIZE;
 669         }
 670
 671         writel(head, iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 672 }
 673
 674 static void iommu_handle_ppr_entry(struct amd_iommu *iommu, u64 *raw)
 675 {
 676         struct amd_iommu_fault fault;
 677
 678         INC_STATS_COUNTER(pri_requests);
 679
 680         if (PPR_REQ_TYPE(raw[0]) != PPR_REQ_FAULT) {
 681                 pr_err_ratelimited("AMD-Vi: Unknown PPR request received\n");
 682                 return;
 683         }
 684
 685         fault.address   = raw[1];
 686         fault.pasid     = PPR_PASID(raw[0]);
 687         fault.device_id = PPR_DEVID(raw[0]);
 688         fault.tag       = PPR_TAG(raw[0]);
 689         fault.flags     = PPR_FLAGS(raw[0]);
 690
 691         atomic_notifier_call_chain(&ppr_notifier, 0, &fault);
 692 }
 693
 694 static void iommu_poll_ppr_log(struct amd_iommu *iommu)
 695 {
 696         u32 head, tail;
 697
 698         if (iommu->ppr_log == NULL)
 699                 return;
 700
 701         head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 702         tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 703
 704         while (head != tail) {
 705                 volatile u64 *raw;
 706                 u64 entry[2];
 707                 int i;
 708
 709                 raw = (u64 *)(iommu->ppr_log + head);
 710
 711                 /*
 712                  * Hardware bug: Interrupt may arrive before the entry is
 713                  * written to memory. If this happens we need to wait for the
 714                  * entry to arrive.
 715                  */
 716                 for (i = 0; i < LOOP_TIMEOUT; ++i) {
 717                         if (PPR_REQ_TYPE(raw[0]) != 0)
 718                                 break;
 719                         udelay(1);
 720                 }
 721
 722                 /* Avoid memcpy function-call overhead */
 723                 entry[0] = raw[0];
 724                 entry[1] = raw[1];
 725
 726                 /*
 727                  * To detect the hardware bug we need to clear the entry
 728                  * back to zero.
 729                  */
 730                 raw[0] = raw[1] = 0UL;
 731
 732                 /* Update head pointer of hardware ring-buffer */
 733                 head = (head + PPR_ENTRY_SIZE) % PPR_LOG_SIZE;
 734                 writel(head, iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 735
 736                 /* Handle PPR entry */
 737                 iommu_handle_ppr_entry(iommu, entry);
 738
 739                 /* Refresh ring-buffer information */
 740                 head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 741                 tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 742         }
 743 }
 744
 745 irqreturn_t amd_iommu_int_thread(int irq, void *data)
 746 {
 747         struct amd_iommu *iommu = (struct amd_iommu *) data;
 748         u32 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 749
 750         while (status & (MMIO_STATUS_EVT_INT_MASK | MMIO_STATUS_PPR_INT_MASK)) {
 751                 /* Enable EVT and PPR interrupts again */
 752                 writel((MMIO_STATUS_EVT_INT_MASK | MMIO_STATUS_PPR_INT_MASK),
 753                         iommu->mmio_base + MMIO_STATUS_OFFSET);
 754
 755                 if (status & MMIO_STATUS_EVT_INT_MASK) {
 756                         pr_devel("AMD-Vi: Processing IOMMU Event Log\n");
 757                         iommu_poll_events(iommu);
 758                 }
 759
 760                 if (status & MMIO_STATUS_PPR_INT_MASK) {
 761                         pr_devel("AMD-Vi: Processing IOMMU PPR Log\n");
 762                         iommu_poll_ppr_log(iommu);
 763                 }
 764
 765                 /*
 766                  * Hardware bug: ERBT1312
 767                  * When re-enabling interrupt (by writing 1
 768                  * to clear the bit), the hardware might also try to set
 769                  * the interrupt bit in the event status register.
 770                  * In this scenario, the bit will be set, and disable
 771                  * subsequent interrupts.
 772                  *
 773                  * Workaround: The IOMMU driver should read back the
 774                  * status register and check if the interrupt bits are cleared.
 775                  * If not, driver will need to go through the interrupt handler
 776                  * again and re-clear the bits
 777                  */
 778                 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 779         }
 780         return IRQ_HANDLED;
 781 }
 782
 783 irqreturn_t amd_iommu_int_handler(int irq, void *data)
 784 {
 785         return IRQ_WAKE_THREAD;
 786 }
 787
 788 /****************************************************************************
 789  *
 790  * IOMMU command queuing functions
 791  *
 792  ****************************************************************************/
 793
 794 static int wait_on_sem(volatile u64 *sem)
 795 {
 796         int i = 0;
 797
 798         while (*sem == 0 && i < LOOP_TIMEOUT) {
 799                 udelay(1);
 800                 i += 1;
 801         }
 802
 803         if (i == LOOP_TIMEOUT) {
 804                 pr_alert("AMD-Vi: Completion-Wait loop timed out\n");
 805                 return -EIO;
 806         }
 807
 808         return 0;
 809 }
 810
 811 static void copy_cmd_to_buffer(struct amd_iommu *iommu,
 812                                struct iommu_cmd *cmd,
 813                                u32 tail)
 814 {
 815         u8 *target;
 816
 817         target = iommu->cmd_buf + tail;
 818         tail   = (tail + sizeof(*cmd)) % CMD_BUFFER_SIZE;
 819
 820         /* Copy command to buffer */
 821         memcpy(target, cmd, sizeof(*cmd));
 822
 823         /* Tell the IOMMU about it */
 824         writel(tail, iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 825 }
 826
 827 static void build_completion_wait(struct iommu_cmd *cmd, u64 address)
 828 {
 829         WARN_ON(address & 0x7ULL);
 830
 831         memset(cmd, 0, sizeof(*cmd));
 832         cmd->data[0] = lower_32_bits(__pa(address)) | CMD_COMPL_WAIT_STORE_MASK;
 833         cmd->data[1] = upper_32_bits(__pa(address));
 834         cmd->data[2] = 1;
 835         CMD_SET_TYPE(cmd, CMD_COMPL_WAIT);
 836 }
 837
 838 static void build_inv_dte(struct iommu_cmd *cmd, u16 devid)
 839 {
 840         memset(cmd, 0, sizeof(*cmd));
 841         cmd->data[0] = devid;
 842         CMD_SET_TYPE(cmd, CMD_INV_DEV_ENTRY);
 843 }
 844
 845 static void build_inv_iommu_pages(struct iommu_cmd *cmd, u64 address,
 846                                   size_t size, u16 domid, int pde)
 847 {
 848         u64 pages;
 849         bool s;
 850
 851         pages = iommu_num_pages(address, size, PAGE_SIZE);
 852         s     = false;
 853
 854         if (pages > 1) {
 855                 /*
 856                  * If we have to flush more than one page, flush all
 857                  * TLB entries for this domain
 858                  */
 859                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 860                 s = true;
 861         }
 862
 863         address &= PAGE_MASK;
 864
 865         memset(cmd, 0, sizeof(*cmd));
 866         cmd->data[1] |= domid;
 867         cmd->data[2]  = lower_32_bits(address);
 868         cmd->data[3]  = upper_32_bits(address);
 869         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 870         if (s) /* size bit - we flush more than one 4kb page */
 871                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 872         if (pde) /* PDE bit - we want to flush everything, not only the PTEs */
 873                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 874 }
 875
 876 static void build_inv_iotlb_pages(struct iommu_cmd *cmd, u16 devid, int qdep,
 877                                   u64 address, size_t size)
 878 {
 879         u64 pages;
 880         bool s;
 881
 882         pages = iommu_num_pages(address, size, PAGE_SIZE);
 883         s     = false;
 884
 885         if (pages > 1) {
 886                 /*
 887                  * If we have to flush more than one page, flush all
 888                  * TLB entries for this domain
 889                  */
 890                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 891                 s = true;
 892         }
 893
 894         address &= PAGE_MASK;
 895
 896         memset(cmd, 0, sizeof(*cmd));
 897         cmd->data[0]  = devid;
 898         cmd->data[0] |= (qdep & 0xff) << 24;
 899         cmd->data[1]  = devid;
 900         cmd->data[2]  = lower_32_bits(address);
 901         cmd->data[3]  = upper_32_bits(address);
 902         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 903         if (s)
 904                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 905 }
 906
 907 static void build_inv_iommu_pasid(struct iommu_cmd *cmd, u16 domid, int pasid,
 908                                   u64 address, bool size)
 909 {
 910         memset(cmd, 0, sizeof(*cmd));
 911
 912         address &= ~(0xfffULL);
 913
 914         cmd->data[0]  = pasid;
 915         cmd->data[1]  = domid;
 916         cmd->data[2]  = lower_32_bits(address);
 917         cmd->data[3]  = upper_32_bits(address);
 918         cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 919         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 920         if (size)
 921                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 922         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 923 }
 924
 925 static void build_inv_iotlb_pasid(struct iommu_cmd *cmd, u16 devid, int pasid,
 926                                   int qdep, u64 address, bool size)
 927 {
 928         memset(cmd, 0, sizeof(*cmd));
 929
 930         address &= ~(0xfffULL);
 931
 932         cmd->data[0]  = devid;
 933         cmd->data[0] |= ((pasid >> 8) & 0xff) << 16;
 934         cmd->data[0] |= (qdep  & 0xff) << 24;
 935         cmd->data[1]  = devid;
 936         cmd->data[1] |= (pasid & 0xff) << 16;
 937         cmd->data[2]  = lower_32_bits(address);
 938         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 939         cmd->data[3]  = upper_32_bits(address);
 940         if (size)
 941                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 942         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 943 }
 944
 945 static void build_complete_ppr(struct iommu_cmd *cmd, u16 devid, int pasid,
 946                                int status, int tag, bool gn)
 947 {
 948         memset(cmd, 0, sizeof(*cmd));
 949
 950         cmd->data[0]  = devid;
 951         if (gn) {
 952                 cmd->data[1]  = pasid;
 953                 cmd->data[2]  = CMD_INV_IOMMU_PAGES_GN_MASK;
 954         }
 955         cmd->data[3]  = tag & 0x1ff;
 956         cmd->data[3] |= (status & PPR_STATUS_MASK) << PPR_STATUS_SHIFT;
 957
 958         CMD_SET_TYPE(cmd, CMD_COMPLETE_PPR);
 959 }
 960
 961 static void build_inv_all(struct iommu_cmd *cmd)
 962 {
 963         memset(cmd, 0, sizeof(*cmd));
 964         CMD_SET_TYPE(cmd, CMD_INV_ALL);
 965 }
 966
 967 static void build_inv_irt(struct iommu_cmd *cmd, u16 devid)
 968 {
 969         memset(cmd, 0, sizeof(*cmd));
 970         cmd->data[0] = devid;
 971         CMD_SET_TYPE(cmd, CMD_INV_IRT);
 972 }
 973
 974 /*
 975  * Writes the command to the IOMMUs command buffer and informs the
 976  * hardware about the new command.
 977  */
 978 static int iommu_queue_command_sync(struct amd_iommu *iommu,
 979                                     struct iommu_cmd *cmd,
 980                                     bool sync)
 981 {
 982         u32 left, tail, head, next_tail;
 983         unsigned long flags;
 984
 985 again:
 986         spin_lock_irqsave(&iommu->lock, flags);
 987
 988         head      = readl(iommu->mmio_base + MMIO_CMD_HEAD_OFFSET);
 989         tail      = readl(iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 990         next_tail = (tail + sizeof(*cmd)) % CMD_BUFFER_SIZE;
 991         left      = (head - next_tail) % CMD_BUFFER_SIZE;
 992
 993         if (left <= 2) {
 994                 struct iommu_cmd sync_cmd;
 995                 volatile u64 sem = 0;
 996                 int ret;
 997
 998                 build_completion_wait(&sync_cmd, (u64)&sem);
 999                 copy_cmd_to_buffer(iommu, &sync_cmd, tail);
1000
1001                 spin_unlock_irqrestore(&iommu->lock, flags);
1002
1003                 if ((ret = wait_on_sem(&sem)) != 0)
1004                         return ret;
1005
1006                 goto again;
1007         }
1008
1009         copy_cmd_to_buffer(iommu, cmd, tail);
1010
1011         /* We need to sync now to make sure all commands are processed */
1012         iommu->need_sync = sync;
1013
1014         spin_unlock_irqrestore(&iommu->lock, flags);
1015
1016         return 0;
1017 }
1018
1019 static int iommu_queue_command(struct amd_iommu *iommu, struct iommu_cmd *cmd)
1020 {
1021         return iommu_queue_command_sync(iommu, cmd, true);
1022 }
1023
1024 /*
1025  * This function queues a completion wait command into the command
1026  * buffer of an IOMMU
1027  */
1028 static int iommu_completion_wait(struct amd_iommu *iommu)
1029 {
1030         struct iommu_cmd cmd;
1031         volatile u64 sem = 0;
1032         int ret;
1033
1034         if (!iommu->need_sync)
1035                 return 0;
1036
1037         build_completion_wait(&cmd, (u64)&sem);
1038
1039         ret = iommu_queue_command_sync(iommu, &cmd, false);
1040         if (ret)
1041                 return ret;
1042
1043         return wait_on_sem(&sem);
1044 }
1045
1046 static int iommu_flush_dte(struct amd_iommu *iommu, u16 devid)
1047 {
1048         struct iommu_cmd cmd;
1049
1050         build_inv_dte(&cmd, devid);
1051
1052         return iommu_queue_command(iommu, &cmd);
1053 }
1054
1055 static void iommu_flush_dte_all(struct amd_iommu *iommu)
1056 {
1057         u32 devid;
1058
1059         for (devid = 0; devid <= 0xffff; ++devid)
1060                 iommu_flush_dte(iommu, devid);
1061
1062         iommu_completion_wait(iommu);
1063 }
1064
1065 /*
1066  * This function uses heavy locking and may disable irqs for some time. But
1067  * this is no issue because it is only called during resume.
1068  */
1069 static void iommu_flush_tlb_all(struct amd_iommu *iommu)
1070 {
1071         u32 dom_id;
1072
1073         for (dom_id = 0; dom_id <= 0xffff; ++dom_id) {
1074                 struct iommu_cmd cmd;
1075                 build_inv_iommu_pages(&cmd, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
1076                                       dom_id, 1);
1077                 iommu_queue_command(iommu, &cmd);
1078         }
1079
1080         iommu_completion_wait(iommu);
1081 }
1082
1083 static void iommu_flush_all(struct amd_iommu *iommu)
1084 {
1085         struct iommu_cmd cmd;
1086
1087         build_inv_all(&cmd);
1088
1089         iommu_queue_command(iommu, &cmd);
1090         iommu_completion_wait(iommu);
1091 }
1092
1093 static void iommu_flush_irt(struct amd_iommu *iommu, u16 devid)
1094 {
1095         struct iommu_cmd cmd;
1096
1097         build_inv_irt(&cmd, devid);
1098
1099         iommu_queue_command(iommu, &cmd);
1100 }
1101
1102 static void iommu_flush_irt_all(struct amd_iommu *iommu)
1103 {
1104         u32 devid;
1105
1106         for (devid = 0; devid <= MAX_DEV_TABLE_ENTRIES; devid++)
1107                 iommu_flush_irt(iommu, devid);
1108
1109         iommu_completion_wait(iommu);
1110 }
1111
1112 void iommu_flush_all_caches(struct amd_iommu *iommu)
1113 {
1114         if (iommu_feature(iommu, FEATURE_IA)) {
1115                 iommu_flush_all(iommu);
1116         } else {
1117                 iommu_flush_dte_all(iommu);
1118                 iommu_flush_irt_all(iommu);
1119                 iommu_flush_tlb_all(iommu);
1120         }
1121 }
1122
1123 /*
1124  * Command send function for flushing on-device TLB
1125  */
1126 static int device_flush_iotlb(struct iommu_dev_data *dev_data,
1127                               u64 address, size_t size)
1128 {
1129         struct amd_iommu *iommu;
1130         struct iommu_cmd cmd;
1131         int qdep;
1132
1133         qdep     = dev_data->ats.qdep;
1134         iommu    = amd_iommu_rlookup_table[dev_data->devid];
1135
1136         build_inv_iotlb_pages(&cmd, dev_data->devid, qdep, address, size);
1137
1138         return iommu_queue_command(iommu, &cmd);
1139 }
1140
1141 /*
1142  * Command send function for invalidating a device table entry
1143  */
1144 static int device_flush_dte(struct iommu_dev_data *dev_data)
1145 {
1146         struct amd_iommu *iommu;
1147         u16 alias;
1148         int ret;
1149
1150         iommu = amd_iommu_rlookup_table[dev_data->devid];
1151         alias = amd_iommu_alias_table[dev_data->devid];
1152
1153         ret = iommu_flush_dte(iommu, dev_data->devid);
1154         if (!ret && alias != dev_data->devid)
1155                 ret = iommu_flush_dte(iommu, alias);
1156         if (ret)
1157                 return ret;
1158
1159         if (dev_data->ats.enabled)
1160                 ret = device_flush_iotlb(dev_data, 0, ~0UL);
1161
1162         return ret;
1163 }
1164
1165 /*
1166  * TLB invalidation function which is called from the mapping functions.
1167  * It invalidates a single PTE if the range to flush is within a single
1168  * page. Otherwise it flushes the whole TLB of the IOMMU.
1169  */
1170 static void __domain_flush_pages(struct protection_domain *domain,
1171                                  u64 address, size_t size, int pde)
1172 {
1173         struct iommu_dev_data *dev_data;
1174         struct iommu_cmd cmd;
1175         int ret = 0, i;
1176
1177         build_inv_iommu_pages(&cmd, address, size, domain->id, pde);
1178
1179         for (i = 0; i < amd_iommus_present; ++i) {
1180                 if (!domain->dev_iommu[i])
1181                         continue;
1182
1183                 /*
1184                  * Devices of this domain are behind this IOMMU
1185                  * We need a TLB flush
1186                  */
1187                 ret |= iommu_queue_command(amd_iommus[i], &cmd);
1188         }
1189
1190         list_for_each_entry(dev_data, &domain->dev_list, list) {
1191
1192                 if (!dev_data->ats.enabled)
1193                         continue;
1194
1195                 ret |= device_flush_iotlb(dev_data, address, size);
1196         }
1197
1198         WARN_ON(ret);
1199 }
1200
1201 static void domain_flush_pages(struct protection_domain *domain,
1202                                u64 address, size_t size)
1203 {
1204         __domain_flush_pages(domain, address, size, 0);
1205 }
1206
1207 /* Flush the whole IO/TLB for a given protection domain */
1208 static void domain_flush_tlb(struct protection_domain *domain)
1209 {
1210         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 0);
1211 }
1212
1213 /* Flush the whole IO/TLB for a given protection domain - including PDE */
1214 static void domain_flush_tlb_pde(struct protection_domain *domain)
1215 {
1216         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 1);
1217 }
1218
1219 static void domain_flush_complete(struct protection_domain *domain)
1220 {
1221         int i;
1222
1223         for (i = 0; i < amd_iommus_present; ++i) {
1224                 if (!domain->dev_iommu[i])
1225                         continue;
1226
1227                 /*
1228                  * Devices of this domain are behind this IOMMU
1229                  * We need to wait for completion of all commands.
1230                  */
1231                 iommu_completion_wait(amd_iommus[i]);
1232         }
1233 }
1234
1235
1236 /*
1237  * This function flushes the DTEs for all devices in domain
1238  */
1239 static void domain_flush_devices(struct protection_domain *domain)
1240 {
1241         struct iommu_dev_data *dev_data;
1242
1243         list_for_each_entry(dev_data, &domain->dev_list, list)
1244                 device_flush_dte(dev_data);
1245 }
1246
1247 /****************************************************************************
1248  *
1249  * The functions below are used the create the page table mappings for
1250  * unity mapped regions.
1251  *
1252  ****************************************************************************/
1253
1254 /*
1255  * This function is used to add another level to an IO page table. Adding
1256  * another level increases the size of the address space by 9 bits to a size up
1257  * to 64 bits.
1258  */
1259 static bool increase_address_space(struct protection_domain *domain,
1260                                    gfp_t gfp)
1261 {
1262         u64 *pte;
1263
1264         if (domain->mode == PAGE_MODE_6_LEVEL)
1265                 /* address space already 64 bit large */
1266                 return false;
1267
1268         pte = (void *)get_zeroed_page(gfp);
1269         if (!pte)
1270                 return false;
1271
1272         *pte             = PM_LEVEL_PDE(domain->mode,
1273                                         virt_to_phys(domain->pt_root));
1274         domain->pt_root  = pte;
1275         domain->mode    += 1;
1276         domain->updated  = true;
1277
1278         return true;
1279 }
1280
1281 static u64 *alloc_pte(struct protection_domain *domain,
1282                       unsigned long address,
1283                       unsigned long page_size,
1284                       u64 **pte_page,
1285                       gfp_t gfp)
1286 {
1287         int level, end_lvl;
1288         u64 *pte, *page;
1289
1290         BUG_ON(!is_power_of_2(page_size));
1291
1292         while (address > PM_LEVEL_SIZE(domain->mode))
1293                 increase_address_space(domain, gfp);
1294
1295         level   = domain->mode - 1;
1296         pte     = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1297         address = PAGE_SIZE_ALIGN(address, page_size);
1298         end_lvl = PAGE_SIZE_LEVEL(page_size);
1299
1300         while (level > end_lvl) {
1301                 u64 __pte, __npte;
1302
1303                 __pte = *pte;
1304
1305                 if (!IOMMU_PTE_PRESENT(__pte)) {
1306                         page = (u64 *)get_zeroed_page(gfp);
1307                         if (!page)
1308                                 return NULL;
1309
1310                         __npte = PM_LEVEL_PDE(level, virt_to_phys(page));
1311
1312                         if (cmpxchg64(pte, __pte, __npte)) {
1313                                 free_page((unsigned long)page);
1314                                 continue;
1315                         }
1316                 }
1317
1318                 /* No level skipping support yet */
1319                 if (PM_PTE_LEVEL(*pte) != level)
1320                         return NULL;
1321
1322                 level -= 1;
1323
1324                 pte = IOMMU_PTE_PAGE(*pte);
1325
1326                 if (pte_page && level == end_lvl)
1327                         *pte_page = pte;
1328
1329                 pte = &pte[PM_LEVEL_INDEX(level, address)];
1330         }
1331
1332         return pte;
1333 }
1334
1335 /*
1336  * This function checks if there is a PTE for a given dma address. If
1337  * there is one, it returns the pointer to it.
1338  */
1339 static u64 *fetch_pte(struct protection_domain *domain,
1340                       unsigned long address,
1341                       unsigned long *page_size)
1342 {
1343         int level;
1344         u64 *pte;
1345
1346         if (address > PM_LEVEL_SIZE(domain->mode))
1347                 return NULL;
1348
1349         level      =  domain->mode - 1;
1350         pte        = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1351         *page_size =  PTE_LEVEL_PAGE_SIZE(level);
1352
1353         while (level > 0) {
1354
1355                 /* Not Present */
1356                 if (!IOMMU_PTE_PRESENT(*pte))
1357                         return NULL;
1358
1359                 /* Large PTE */
1360                 if (PM_PTE_LEVEL(*pte) == 7 ||
1361                     PM_PTE_LEVEL(*pte) == 0)
1362                         break;
1363
1364                 /* No level skipping support yet */
1365                 if (PM_PTE_LEVEL(*pte) != level)
1366                         return NULL;
1367
1368                 level -= 1;
1369
1370                 /* Walk to the next level */
1371                 pte        = IOMMU_PTE_PAGE(*pte);
1372                 pte        = &pte[PM_LEVEL_INDEX(level, address)];
1373                 *page_size = PTE_LEVEL_PAGE_SIZE(level);
1374         }
1375
1376         if (PM_PTE_LEVEL(*pte) == 0x07) {
1377                 unsigned long pte_mask;
1378
1379                 /*
1380                  * If we have a series of large PTEs, make
1381                  * sure to return a pointer to the first one.
1382                  */
1383                 *page_size = pte_mask = PTE_PAGE_SIZE(*pte);
1384                 pte_mask   = ~((PAGE_SIZE_PTE_COUNT(pte_mask) << 3) - 1);
1385                 pte        = (u64 *)(((unsigned long)pte) & pte_mask);
1386         }
1387
1388         return pte;
1389 }
1390
1391 /*
1392  * Generic mapping functions. It maps a physical address into a DMA
1393  * address space. It allocates the page table pages if necessary.
1394  * In the future it can be extended to a generic mapping function
1395  * supporting all features of AMD IOMMU page tables like level skipping
1396  * and full 64 bit address spaces.
1397  */
1398 static int iommu_map_page(struct protection_domain *dom,
1399                           unsigned long bus_addr,
1400                           unsigned long phys_addr,
1401                           int prot,
1402                           unsigned long page_size)
1403 {
1404         u64 __pte, *pte;
1405         int i, count;
1406
1407         BUG_ON(!IS_ALIGNED(bus_addr, page_size));
1408         BUG_ON(!IS_ALIGNED(phys_addr, page_size));
1409
1410         if (!(prot & IOMMU_PROT_MASK))
1411                 return -EINVAL;
1412
1413         count = PAGE_SIZE_PTE_COUNT(page_size);
1414         pte   = alloc_pte(dom, bus_addr, page_size, NULL, GFP_KERNEL);
1415
1416         if (!pte)
1417                 return -ENOMEM;
1418
1419         for (i = 0; i < count; ++i)
1420                 if (IOMMU_PTE_PRESENT(pte[i]))
1421                         return -EBUSY;
1422
1423         if (count > 1) {
1424                 __pte = PAGE_SIZE_PTE(phys_addr, page_size);
1425                 __pte |= PM_LEVEL_ENC(7) | IOMMU_PTE_P | IOMMU_PTE_FC;
1426         } else
1427                 __pte = phys_addr | IOMMU_PTE_P | IOMMU_PTE_FC;
1428
1429         if (prot & IOMMU_PROT_IR)
1430                 __pte |= IOMMU_PTE_IR;
1431         if (prot & IOMMU_PROT_IW)
1432                 __pte |= IOMMU_PTE_IW;
1433
1434         for (i = 0; i < count; ++i)
1435                 pte[i] = __pte;
1436
1437         update_domain(dom);
1438
1439         return 0;
1440 }
1441
1442 static unsigned long iommu_unmap_page(struct protection_domain *dom,
1443                                       unsigned long bus_addr,
1444                                       unsigned long page_size)
1445 {
1446         unsigned long long unmapped;
1447         unsigned long unmap_size;
1448         u64 *pte;
1449
1450         BUG_ON(!is_power_of_2(page_size));
1451
1452         unmapped = 0;
1453
1454         while (unmapped < page_size) {
1455
1456                 pte = fetch_pte(dom, bus_addr, &unmap_size);
1457
1458                 if (pte) {
1459                         int i, count;
1460
1461                         count = PAGE_SIZE_PTE_COUNT(unmap_size);
1462                         for (i = 0; i < count; i++)
1463                                 pte[i] = 0ULL;
1464                 }
1465
1466                 bus_addr  = (bus_addr & ~(unmap_size - 1)) + unmap_size;
1467                 unmapped += unmap_size;
1468         }
1469
1470         BUG_ON(unmapped && !is_power_of_2(unmapped));
1471
1472         return unmapped;
1473 }
1474
1475 /****************************************************************************
1476  *
1477  * The next functions belong to the address allocator for the dma_ops
1478  * interface functions. They work like the allocators in the other IOMMU
1479  * drivers. Its basically a bitmap which marks the allocated pages in
1480  * the aperture. Maybe it could be enhanced in the future to a more
1481  * efficient allocator.
1482  *
1483  ****************************************************************************/
1484
1485 /*
1486  * The address allocator core functions.
1487  *
1488  * called with domain->lock held
1489  */
1490
1491 /*
1492  * Used to reserve address ranges in the aperture (e.g. for exclusion
1493  * ranges.
1494  */
1495 static void dma_ops_reserve_addresses(struct dma_ops_domain *dom,
1496                                       unsigned long start_page,
1497                                       unsigned int pages)
1498 {
1499         unsigned int i, last_page = dom->aperture_size >> PAGE_SHIFT;
1500
1501         if (start_page + pages > last_page)
1502                 pages = last_page - start_page;
1503
1504         for (i = start_page; i < start_page + pages; ++i) {
1505                 int index = i / APERTURE_RANGE_PAGES;
1506                 int page  = i % APERTURE_RANGE_PAGES;
1507                 __set_bit(page, dom->aperture[index]->bitmap);
1508         }
1509 }
1510
1511 /*
1512  * This function is used to add a new aperture range to an existing
1513  * aperture in case of dma_ops domain allocation or address allocation
1514  * failure.
1515  */
1516 static int alloc_new_range(struct dma_ops_domain *dma_dom,
1517                            bool populate, gfp_t gfp)
1518 {
1519         int index = dma_dom->aperture_size >> APERTURE_RANGE_SHIFT;
1520         unsigned long i, old_size, pte_pgsize;
1521         struct aperture_range *range;
1522         struct amd_iommu *iommu;
1523         unsigned long flags;
1524
1525 #ifdef CONFIG_IOMMU_STRESS
1526         populate = false;
1527 #endif
1528
1529         if (index >= APERTURE_MAX_RANGES)
1530                 return -ENOMEM;
1531
1532         range = kzalloc(sizeof(struct aperture_range), gfp);
1533         if (!range)
1534                 return -ENOMEM;
1535
1536         range->bitmap = (void *)get_zeroed_page(gfp);
1537         if (!range->bitmap)
1538                 goto out_free;
1539
1540         range->offset = dma_dom->aperture_size;
1541
1542         spin_lock_init(&range->bitmap_lock);
1543
1544         if (populate) {
1545                 unsigned long address = dma_dom->aperture_size;
1546                 int i, num_ptes = APERTURE_RANGE_PAGES / 512;
1547                 u64 *pte, *pte_page;
1548
1549                 for (i = 0; i < num_ptes; ++i) {
1550                         pte = alloc_pte(&dma_dom->domain, address, PAGE_SIZE,
1551                                         &pte_page, gfp);
1552                         if (!pte)
1553                                 goto out_free;
1554
1555                         range->pte_pages[i] = pte_page;
1556
1557                         address += APERTURE_RANGE_SIZE / 64;
1558                 }
1559         }
1560
1561         spin_lock_irqsave(&dma_dom->domain.lock, flags);
1562
1563         /* First take the bitmap_lock and then publish the range */
1564         spin_lock(&range->bitmap_lock);
1565
1566         old_size                 = dma_dom->aperture_size;
1567         dma_dom->aperture[index] = range;
1568         dma_dom->aperture_size  += APERTURE_RANGE_SIZE;
1569
1570         /* Reserve address range used for MSI messages */
1571         if (old_size < MSI_ADDR_BASE_LO &&
1572             dma_dom->aperture_size > MSI_ADDR_BASE_LO) {
1573                 unsigned long spage;
1574                 int pages;
1575
1576                 pages = iommu_num_pages(MSI_ADDR_BASE_LO, 0x10000, PAGE_SIZE);
1577                 spage = MSI_ADDR_BASE_LO >> PAGE_SHIFT;
1578
1579                 dma_ops_reserve_addresses(dma_dom, spage, pages);
1580         }
1581
1582         /* Initialize the exclusion range if necessary */
1583         for_each_iommu(iommu) {
1584                 if (iommu->exclusion_start &&
1585                     iommu->exclusion_start >= dma_dom->aperture[index]->offset
1586                     && iommu->exclusion_start < dma_dom->aperture_size) {
1587                         unsigned long startpage;
1588                         int pages = iommu_num_pages(iommu->exclusion_start,
1589                                                     iommu->exclusion_length,
1590                                                     PAGE_SIZE);
1591                         startpage = iommu->exclusion_start >> PAGE_SHIFT;
1592                         dma_ops_reserve_addresses(dma_dom, startpage, pages);
1593                 }
1594         }
1595
1596         /*
1597          * Check for areas already mapped as present in the new aperture
1598          * range and mark those pages as reserved in the allocator. Such
1599          * mappings may already exist as a result of requested unity
1600          * mappings for devices.
1601          */
1602         for (i = dma_dom->aperture[index]->offset;
1603              i < dma_dom->aperture_size;
1604              i += pte_pgsize) {
1605                 u64 *pte = fetch_pte(&dma_dom->domain, i, &pte_pgsize);
1606                 if (!pte || !IOMMU_PTE_PRESENT(*pte))
1607                         continue;
1608
1609                 dma_ops_reserve_addresses(dma_dom, i >> PAGE_SHIFT,
1610                                           pte_pgsize >> 12);
1611         }
1612
1613         update_domain(&dma_dom->domain);
1614
1615         spin_unlock(&range->bitmap_lock);
1616
1617         spin_unlock_irqrestore(&dma_dom->domain.lock, flags);
1618
1619         return 0;
1620
1621 out_free:
1622         update_domain(&dma_dom->domain);
1623
1624         free_page((unsigned long)range->bitmap);
1625
1626         kfree(range);
1627
1628         return -ENOMEM;
1629 }
1630
1631 static dma_addr_t dma_ops_aperture_alloc(struct dma_ops_domain *dom,
1632                                          struct aperture_range *range,
1633                                          unsigned long pages,
1634                                          unsigned long dma_mask,
1635                                          unsigned long boundary_size,
1636                                          unsigned long align_mask,
1637                                          bool trylock)
1638 {
1639         unsigned long offset, limit, flags;
1640         dma_addr_t address;
1641         bool flush = false;
1642
1643         offset = range->offset >> PAGE_SHIFT;
1644         limit  = iommu_device_max_index(APERTURE_RANGE_PAGES, offset,
1645                                         dma_mask >> PAGE_SHIFT);
1646
1647         if (trylock) {
1648                 if (!spin_trylock_irqsave(&range->bitmap_lock, flags))
1649                         return -1;
1650         } else {
1651                 spin_lock_irqsave(&range->bitmap_lock, flags);
1652         }
1653
1654         address = iommu_area_alloc(range->bitmap, limit, range->next_bit,
1655                                    pages, offset, boundary_size, align_mask);
1656         if (address == -1) {
1657                 /* Nothing found, retry one time */
1658                 address = iommu_area_alloc(range->bitmap, limit,
1659                                            0, pages, offset, boundary_size,
1660                                            align_mask);
1661                 flush = true;
1662         }
1663
1664         if (address != -1)
1665                 range->next_bit = address + pages;
1666
1667         spin_unlock_irqrestore(&range->bitmap_lock, flags);
1668
1669         if (flush) {
1670                 domain_flush_tlb(&dom->domain);
1671                 domain_flush_complete(&dom->domain);
1672         }
1673
1674         return address;
1675 }
1676
1677 static unsigned long dma_ops_area_alloc(struct device *dev,
1678                                         struct dma_ops_domain *dom,
1679                                         unsigned int pages,
1680                                         unsigned long align_mask,
1681                                         u64 dma_mask)
1682 {
1683         unsigned long boundary_size, mask;
1684         unsigned long address = -1;
1685         bool first = true;
1686         u32 start, i;
1687
1688         preempt_disable();
1689
1690         mask = dma_get_seg_boundary(dev);
1691
1692 again:
1693         start = this_cpu_read(*dom->next_index);
1694
1695         /* Sanity check - is it really necessary? */
1696         if (unlikely(start > APERTURE_MAX_RANGES)) {
1697                 start = 0;
1698                 this_cpu_write(*dom->next_index, 0);
1699         }
1700
1701         boundary_size = mask + 1 ? ALIGN(mask + 1, PAGE_SIZE) >> PAGE_SHIFT :
1702                                    1UL << (BITS_PER_LONG - PAGE_SHIFT);
1703
1704         for (i = 0; i < APERTURE_MAX_RANGES; ++i) {
1705                 struct aperture_range *range;
1706                 int index;
1707
1708                 index = (start + i) % APERTURE_MAX_RANGES;
1709
1710                 range = dom->aperture[index];
1711
1712                 if (!range || range->offset >= dma_mask)
1713                         continue;
1714
1715                 address = dma_ops_aperture_alloc(dom, range, pages,
1716                                                  dma_mask, boundary_size,
1717                                                  align_mask, first);
1718                 if (address != -1) {
1719                         address = range->offset + (address << PAGE_SHIFT);
1720                         this_cpu_write(*dom->next_index, index);
1721                         break;
1722                 }
1723         }
1724
1725         if (address == -1 && first) {
1726                 first = false;
1727                 goto again;
1728         }
1729
1730         preempt_enable();
1731
1732         return address;
1733 }
1734
1735 static unsigned long dma_ops_alloc_addresses(struct device *dev,
1736                                              struct dma_ops_domain *dom,
1737                                              unsigned int pages,
1738                                              unsigned long align_mask,
1739                                              u64 dma_mask)
1740 {
1741         unsigned long address = -1;
1742
1743         while (address == -1) {
1744                 address = dma_ops_area_alloc(dev, dom, pages,
1745                                              align_mask, dma_mask);
1746
1747                 if (address == -1 && alloc_new_range(dom, false, GFP_ATOMIC))
1748                         break;
1749         }
1750
1751         if (unlikely(address == -1))
1752                 address = DMA_ERROR_CODE;
1753
1754         WARN_ON((address + (PAGE_SIZE*pages)) > dom->aperture_size);
1755
1756         return address;
1757 }
1758
1759 /*
1760  * The address free function.
1761  *
1762  * called with domain->lock held
1763  */
1764 static void dma_ops_free_addresses(struct dma_ops_domain *dom,
1765                                    unsigned long address,
1766                                    unsigned int pages)
1767 {
1768         unsigned i = address >> APERTURE_RANGE_SHIFT;
1769         struct aperture_range *range = dom->aperture[i];
1770         unsigned long flags;
1771
1772         BUG_ON(i >= APERTURE_MAX_RANGES || range == NULL);
1773
1774 #ifdef CONFIG_IOMMU_STRESS
1775         if (i < 4)
1776                 return;
1777 #endif
1778
1779         if (amd_iommu_unmap_flush) {
1780                 domain_flush_tlb(&dom->domain);
1781                 domain_flush_complete(&dom->domain);
1782         }
1783
1784         address = (address % APERTURE_RANGE_SIZE) >> PAGE_SHIFT;
1785
1786         spin_lock_irqsave(&range->bitmap_lock, flags);
1787         if (address + pages > range->next_bit)
1788                 range->next_bit = address + pages;
1789         bitmap_clear(range->bitmap, address, pages);
1790         spin_unlock_irqrestore(&range->bitmap_lock, flags);
1791
1792 }
1793
1794 /****************************************************************************
1795  *
1796  * The next functions belong to the domain allocation. A domain is
1797  * allocated for every IOMMU as the default domain. If device isolation
1798  * is enabled, every device get its own domain. The most important thing
1799  * about domains is the page table mapping the DMA address space they
1800  * contain.
1801  *
1802  ****************************************************************************/
1803
1804 /*
1805  * This function adds a protection domain to the global protection domain list
1806  */
1807 static void add_domain_to_list(struct protection_domain *domain)
1808 {
1809         unsigned long flags;
1810
1811         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1812         list_add(&domain->list, &amd_iommu_pd_list);
1813         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1814 }
1815
1816 /*
1817  * This function removes a protection domain to the global
1818  * protection domain list
1819  */
1820 static void del_domain_from_list(struct protection_domain *domain)
1821 {
1822         unsigned long flags;
1823
1824         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1825         list_del(&domain->list);
1826         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1827 }
1828
1829 static u16 domain_id_alloc(void)
1830 {
1831         unsigned long flags;
1832         int id;
1833
1834         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
1835         id = find_first_zero_bit(amd_iommu_pd_alloc_bitmap, MAX_DOMAIN_ID);
1836         BUG_ON(id == 0);
1837         if (id > 0 && id < MAX_DOMAIN_ID)
1838                 __set_bit(id, amd_iommu_pd_alloc_bitmap);
1839         else
1840                 id = 0;
1841         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
1842
1843         return id;
1844 }
1845
1846 static void domain_id_free(int id)
1847 {
1848         unsigned long flags;
1849
1850         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
1851         if (id > 0 && id < MAX_DOMAIN_ID)
1852                 __clear_bit(id, amd_iommu_pd_alloc_bitmap);
1853         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
1854 }
1855
1856 #define DEFINE_FREE_PT_FN(LVL, FN)                              \
1857 static void free_pt_##LVL (unsigned long __pt)                  \
1858 {                                                               \
1859         unsigned long p;                                        \
1860         u64 *pt;                                                \
1861         int i;                                                  \
1862                                                                 \
1863         pt = (u64 *)__pt;                                       \
1864                                                                 \
1865         for (i = 0; i < 512; ++i) {                             \
1866                 /* PTE present? */                              \
1867                 if (!IOMMU_PTE_PRESENT(pt[i]))                  \
1868                         continue;                               \
1869                                                                 \
1870                 /* Large PTE? */                                \
1871                 if (PM_PTE_LEVEL(pt[i]) == 0 ||                 \
1872                     PM_PTE_LEVEL(pt[i]) == 7)                   \
1873                         continue;                               \
1874                                                                 \
1875                 p = (unsigned long)IOMMU_PTE_PAGE(pt[i]);       \
1876                 FN(p);                                          \
1877         }                                                       \
1878         free_page((unsigned long)pt);                           \
1879 }
1880
1881 DEFINE_FREE_PT_FN(l2, free_page)
1882 DEFINE_FREE_PT_FN(l3, free_pt_l2)
1883 DEFINE_FREE_PT_FN(l4, free_pt_l3)
1884 DEFINE_FREE_PT_FN(l5, free_pt_l4)
1885 DEFINE_FREE_PT_FN(l6, free_pt_l5)
1886
1887 static void free_pagetable(struct protection_domain *domain)
1888 {
1889         unsigned long root = (unsigned long)domain->pt_root;
1890
1891         switch (domain->mode) {
1892         case PAGE_MODE_NONE:
1893                 break;
1894         case PAGE_MODE_1_LEVEL:
1895                 free_page(root);
1896                 break;
1897         case PAGE_MODE_2_LEVEL:
1898                 free_pt_l2(root);
1899                 break;
1900         case PAGE_MODE_3_LEVEL:
1901                 free_pt_l3(root);
1902                 break;
1903         case PAGE_MODE_4_LEVEL:
1904                 free_pt_l4(root);
1905                 break;
1906         case PAGE_MODE_5_LEVEL:
1907                 free_pt_l5(root);
1908                 break;
1909         case PAGE_MODE_6_LEVEL:
1910                 free_pt_l6(root);
1911                 break;
1912         default:
1913                 BUG();
1914         }
1915 }
1916
1917 static void free_gcr3_tbl_level1(u64 *tbl)
1918 {
1919         u64 *ptr;
1920         int i;
1921
1922         for (i = 0; i < 512; ++i) {
1923                 if (!(tbl[i] & GCR3_VALID))
1924                         continue;
1925
1926                 ptr = __va(tbl[i] & PAGE_MASK);
1927
1928                 free_page((unsigned long)ptr);
1929         }
1930 }
1931
1932 static void free_gcr3_tbl_level2(u64 *tbl)
1933 {
1934         u64 *ptr;
1935         int i;
1936
1937         for (i = 0; i < 512; ++i) {
1938                 if (!(tbl[i] & GCR3_VALID))
1939                         continue;
1940
1941                 ptr = __va(tbl[i] & PAGE_MASK);
1942
1943                 free_gcr3_tbl_level1(ptr);
1944         }
1945 }
1946
1947 static void free_gcr3_table(struct protection_domain *domain)
1948 {
1949         if (domain->glx == 2)
1950                 free_gcr3_tbl_level2(domain->gcr3_tbl);
1951         else if (domain->glx == 1)
1952                 free_gcr3_tbl_level1(domain->gcr3_tbl);
1953         else
1954                 BUG_ON(domain->glx != 0);
1955
1956         free_page((unsigned long)domain->gcr3_tbl);
1957 }
1958
1959 /*
1960  * Free a domain, only used if something went wrong in the
1961  * allocation path and we need to free an already allocated page table
1962  */
1963 static void dma_ops_domain_free(struct dma_ops_domain *dom)
1964 {
1965         int i;
1966
1967         if (!dom)
1968                 return;
1969
1970         free_percpu(dom->next_index);
1971
1972         del_domain_from_list(&dom->domain);
1973
1974         free_pagetable(&dom->domain);
1975
1976         for (i = 0; i < APERTURE_MAX_RANGES; ++i) {
1977                 if (!dom->aperture[i])
1978                         continue;
1979                 free_page((unsigned long)dom->aperture[i]->bitmap);
1980                 kfree(dom->aperture[i]);
1981         }
1982
1983         kfree(dom);
1984 }
1985
1986 static int dma_ops_domain_alloc_apertures(struct dma_ops_domain *dma_dom,
1987                                           int max_apertures)
1988 {
1989         int ret, i, apertures;
1990
1991         apertures = dma_dom->aperture_size >> APERTURE_RANGE_SHIFT;
1992         ret       = 0;
1993
1994         for (i = apertures; i < max_apertures; ++i) {
1995                 ret = alloc_new_range(dma_dom, false, GFP_KERNEL);
1996                 if (ret)
1997                         break;
1998         }
1999
2000         return ret;
2001 }
2002
2003 /*
2004  * Allocates a new protection domain usable for the dma_ops functions.
2005  * It also initializes the page table and the address allocator data
2006  * structures required for the dma_ops interface
2007  */
2008 static struct dma_ops_domain *dma_ops_domain_alloc(void)
2009 {
2010         struct dma_ops_domain *dma_dom;
2011         int cpu;
2012
2013         dma_dom = kzalloc(sizeof(struct dma_ops_domain), GFP_KERNEL);
2014         if (!dma_dom)
2015                 return NULL;
2016
2017         if (protection_domain_init(&dma_dom->domain))
2018                 goto free_dma_dom;
2019
2020         dma_dom->next_index = alloc_percpu(u32);
2021         if (!dma_dom->next_index)
2022                 goto free_dma_dom;
2023
2024         dma_dom->domain.mode = PAGE_MODE_2_LEVEL;
2025         dma_dom->domain.pt_root = (void *)get_zeroed_page(GFP_KERNEL);
2026         dma_dom->domain.flags = PD_DMA_OPS_MASK;
2027         dma_dom->domain.priv = dma_dom;
2028         if (!dma_dom->domain.pt_root)
2029                 goto free_dma_dom;
2030
2031         add_domain_to_list(&dma_dom->domain);
2032
2033         if (alloc_new_range(dma_dom, true, GFP_KERNEL))
2034                 goto free_dma_dom;
2035
2036         /*
2037          * mark the first page as allocated so we never return 0 as
2038          * a valid dma-address. So we can use 0 as error value
2039          */
2040         dma_dom->aperture[0]->bitmap[0] = 1;
2041
2042         for_each_possible_cpu(cpu)
2043                 *per_cpu_ptr(dma_dom->next_index, cpu) = 0;
2044
2045         return dma_dom;
2046
2047 free_dma_dom:
2048         dma_ops_domain_free(dma_dom);
2049
2050         return NULL;
2051 }
2052
2053 /*
2054  * little helper function to check whether a given protection domain is a
2055  * dma_ops domain
2056  */
2057 static bool dma_ops_domain(struct protection_domain *domain)
2058 {
2059         return domain->flags & PD_DMA_OPS_MASK;
2060 }
2061
2062 static void set_dte_entry(u16 devid, struct protection_domain *domain, bool ats)
2063 {
2064         u64 pte_root = 0;
2065         u64 flags = 0;
2066
2067         if (domain->mode != PAGE_MODE_NONE)
2068                 pte_root = virt_to_phys(domain->pt_root);
2069
2070         pte_root |= (domain->mode & DEV_ENTRY_MODE_MASK)
2071                     << DEV_ENTRY_MODE_SHIFT;
2072         pte_root |= IOMMU_PTE_IR | IOMMU_PTE_IW | IOMMU_PTE_P | IOMMU_PTE_TV;
2073
2074         flags = amd_iommu_dev_table[devid].data[1];
2075
2076         if (ats)
2077                 flags |= DTE_FLAG_IOTLB;
2078
2079         if (domain->flags & PD_IOMMUV2_MASK) {
2080                 u64 gcr3 = __pa(domain->gcr3_tbl);
2081                 u64 glx  = domain->glx;
2082                 u64 tmp;
2083
2084                 pte_root |= DTE_FLAG_GV;
2085                 pte_root |= (glx & DTE_GLX_MASK) << DTE_GLX_SHIFT;
2086
2087                 /* First mask out possible old values for GCR3 table */
2088                 tmp = DTE_GCR3_VAL_B(~0ULL) << DTE_GCR3_SHIFT_B;
2089                 flags    &= ~tmp;
2090
2091                 tmp = DTE_GCR3_VAL_C(~0ULL) << DTE_GCR3_SHIFT_C;
2092                 flags    &= ~tmp;
2093
2094                 /* Encode GCR3 table into DTE */
2095                 tmp = DTE_GCR3_VAL_A(gcr3) << DTE_GCR3_SHIFT_A;
2096                 pte_root |= tmp;
2097
2098                 tmp = DTE_GCR3_VAL_B(gcr3) << DTE_GCR3_SHIFT_B;
2099                 flags    |= tmp;
2100
2101                 tmp = DTE_GCR3_VAL_C(gcr3) << DTE_GCR3_SHIFT_C;
2102                 flags    |= tmp;
2103         }
2104
2105         flags &= ~(0xffffUL);
2106         flags |= domain->id;
2107
2108         amd_iommu_dev_table[devid].data[1]  = flags;
2109         amd_iommu_dev_table[devid].data[0]  = pte_root;
2110 }
2111
2112 static void clear_dte_entry(u16 devid)
2113 {
2114         /* remove entry from the device table seen by the hardware */
2115         amd_iommu_dev_table[devid].data[0]  = IOMMU_PTE_P | IOMMU_PTE_TV;
2116         amd_iommu_dev_table[devid].data[1] &= DTE_FLAG_MASK;
2117
2118         amd_iommu_apply_erratum_63(devid);
2119 }
2120
2121 static void do_attach(struct iommu_dev_data *dev_data,
2122                       struct protection_domain *domain)
2123 {
2124         struct amd_iommu *iommu;
2125         u16 alias;
2126         bool ats;
2127
2128         iommu = amd_iommu_rlookup_table[dev_data->devid];
2129         alias = amd_iommu_alias_table[dev_data->devid];
2130         ats   = dev_data->ats.enabled;
2131
2132         /* Update data structures */
2133         dev_data->domain = domain;
2134         list_add(&dev_data->list, &domain->dev_list);
2135
2136         /* Do reference counting */
2137         domain->dev_iommu[iommu->index] += 1;
2138         domain->dev_cnt                 += 1;
2139
2140         /* Update device table */
2141         set_dte_entry(dev_data->devid, domain, ats);
2142         if (alias != dev_data->devid)
2143                 set_dte_entry(alias, domain, ats);
2144
2145         device_flush_dte(dev_data);
2146 }
2147
2148 static void do_detach(struct iommu_dev_data *dev_data)
2149 {
2150         struct amd_iommu *iommu;
2151         u16 alias;
2152
2153         /*
2154          * First check if the device is still attached. It might already
2155          * be detached from its domain because the generic
2156          * iommu_detach_group code detached it and we try again here in
2157          * our alias handling.
2158          */
2159         if (!dev_data->domain)
2160                 return;
2161
2162         iommu = amd_iommu_rlookup_table[dev_data->devid];
2163         alias = amd_iommu_alias_table[dev_data->devid];
2164
2165         /* decrease reference counters */
2166         dev_data->domain->dev_iommu[iommu->index] -= 1;
2167         dev_data->domain->dev_cnt                 -= 1;
2168
2169         /* Update data structures */
2170         dev_data->domain = NULL;
2171         list_del(&dev_data->list);
2172         clear_dte_entry(dev_data->devid);
2173         if (alias != dev_data->devid)
2174                 clear_dte_entry(alias);
2175
2176         /* Flush the DTE entry */
2177         device_flush_dte(dev_data);
2178 }
2179
2180 /*
2181  * If a device is not yet associated with a domain, this function does
2182  * assigns it visible for the hardware
2183  */
2184 static int __attach_device(struct iommu_dev_data *dev_data,
2185                            struct protection_domain *domain)
2186 {
2187         int ret;
2188
2189         /*
2190          * Must be called with IRQs disabled. Warn here to detect early
2191          * when its not.
2192          */
2193         WARN_ON(!irqs_disabled());
2194
2195         /* lock domain */
2196         spin_lock(&domain->lock);
2197
2198         ret = -EBUSY;
2199         if (dev_data->domain != NULL)
2200                 goto out_unlock;
2201
2202         /* Attach alias group root */
2203         do_attach(dev_data, domain);
2204
2205         ret = 0;
2206
2207 out_unlock:
2208
2209         /* ready */
2210         spin_unlock(&domain->lock);
2211
2212         return ret;
2213 }
2214
2215
2216 static void pdev_iommuv2_disable(struct pci_dev *pdev)
2217 {
2218         pci_disable_ats(pdev);
2219         pci_disable_pri(pdev);
2220         pci_disable_pasid(pdev);
2221 }
2222
2223 /* FIXME: Change generic reset-function to do the same */
2224 static int pri_reset_while_enabled(struct pci_dev *pdev)
2225 {
2226         u16 control;
2227         int pos;
2228
2229         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2230         if (!pos)
2231                 return -EINVAL;
2232
2233         pci_read_config_word(pdev, pos + PCI_PRI_CTRL, &control);
2234         control |= PCI_PRI_CTRL_RESET;
2235         pci_write_config_word(pdev, pos + PCI_PRI_CTRL, control);
2236
2237         return 0;
2238 }
2239
2240 static int pdev_iommuv2_enable(struct pci_dev *pdev)
2241 {
2242         bool reset_enable;
2243         int reqs, ret;
2244
2245         /* FIXME: Hardcode number of outstanding requests for now */
2246         reqs = 32;
2247         if (pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_LIMIT_REQ_ONE))
2248                 reqs = 1;
2249         reset_enable = pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_ENABLE_RESET);
2250
2251         /* Only allow access to user-accessible pages */
2252         ret = pci_enable_pasid(pdev, 0);
2253         if (ret)
2254                 goto out_err;
2255
2256         /* First reset the PRI state of the device */
2257         ret = pci_reset_pri(pdev);
2258         if (ret)
2259                 goto out_err;
2260
2261         /* Enable PRI */
2262         ret = pci_enable_pri(pdev, reqs);
2263         if (ret)
2264                 goto out_err;
2265
2266         if (reset_enable) {
2267                 ret = pri_reset_while_enabled(pdev);
2268                 if (ret)
2269                         goto out_err;
2270         }
2271
2272         ret = pci_enable_ats(pdev, PAGE_SHIFT);
2273         if (ret)
2274                 goto out_err;
2275
2276         return 0;
2277
2278 out_err:
2279         pci_disable_pri(pdev);
2280         pci_disable_pasid(pdev);
2281
2282         return ret;
2283 }
2284
2285 /* FIXME: Move this to PCI code */
2286 #define PCI_PRI_TLP_OFF         (1 << 15)
2287
2288 static bool pci_pri_tlp_required(struct pci_dev *pdev)
2289 {
2290         u16 status;
2291         int pos;
2292
2293         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2294         if (!pos)
2295                 return false;
2296
2297         pci_read_config_word(pdev, pos + PCI_PRI_STATUS, &status);
2298
2299         return (status & PCI_PRI_TLP_OFF) ? true : false;
2300 }
2301
2302 /*
2303  * If a device is not yet associated with a domain, this function
2304  * assigns it visible for the hardware
2305  */
2306 static int attach_device(struct device *dev,
2307                          struct protection_domain *domain)
2308 {
2309         struct pci_dev *pdev;
2310         struct iommu_dev_data *dev_data;
2311         unsigned long flags;
2312         int ret;
2313
2314         dev_data = get_dev_data(dev);
2315
2316         if (!dev_is_pci(dev))
2317                 goto skip_ats_check;
2318
2319         pdev = to_pci_dev(dev);
2320         if (domain->flags & PD_IOMMUV2_MASK) {
2321                 if (!dev_data->passthrough)
2322                         return -EINVAL;
2323
2324                 if (dev_data->iommu_v2) {
2325                         if (pdev_iommuv2_enable(pdev) != 0)
2326                                 return -EINVAL;
2327
2328                         dev_data->ats.enabled = true;
2329                         dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2330                         dev_data->pri_tlp     = pci_pri_tlp_required(pdev);
2331                 }
2332         } else if (amd_iommu_iotlb_sup &&
2333                    pci_enable_ats(pdev, PAGE_SHIFT) == 0) {
2334                 dev_data->ats.enabled = true;
2335                 dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2336         }
2337
2338 skip_ats_check:
2339         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2340         ret = __attach_device(dev_data, domain);
2341         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2342
2343         /*
2344          * We might boot into a crash-kernel here. The crashed kernel
2345          * left the caches in the IOMMU dirty. So we have to flush
2346          * here to evict all dirty stuff.
2347          */
2348         domain_flush_tlb_pde(domain);
2349
2350         return ret;
2351 }
2352
2353 /*
2354  * Removes a device from a protection domain (unlocked)
2355  */
2356 static void __detach_device(struct iommu_dev_data *dev_data)
2357 {
2358         struct protection_domain *domain;
2359
2360         /*
2361          * Must be called with IRQs disabled. Warn here to detect early
2362          * when its not.
2363          */
2364         WARN_ON(!irqs_disabled());
2365
2366         if (WARN_ON(!dev_data->domain))
2367                 return;
2368
2369         domain = dev_data->domain;
2370
2371         spin_lock(&domain->lock);
2372
2373         do_detach(dev_data);
2374
2375         spin_unlock(&domain->lock);
2376 }
2377
2378 /*
2379  * Removes a device from a protection domain (with devtable_lock held)
2380  */
2381 static void detach_device(struct device *dev)
2382 {
2383         struct protection_domain *domain;
2384         struct iommu_dev_data *dev_data;
2385         unsigned long flags;
2386
2387         dev_data = get_dev_data(dev);
2388         domain   = dev_data->domain;
2389
2390         /* lock device table */
2391         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2392         __detach_device(dev_data);
2393         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2394
2395         if (!dev_is_pci(dev))
2396                 return;
2397
2398         if (domain->flags & PD_IOMMUV2_MASK && dev_data->iommu_v2)
2399                 pdev_iommuv2_disable(to_pci_dev(dev));
2400         else if (dev_data->ats.enabled)
2401                 pci_disable_ats(to_pci_dev(dev));
2402
2403         dev_data->ats.enabled = false;
2404 }
2405
2406 static int amd_iommu_add_device(struct device *dev)
2407 {
2408         struct iommu_dev_data *dev_data;
2409         struct iommu_domain *domain;
2410         struct amd_iommu *iommu;
2411         int ret, devid;
2412
2413         if (!check_device(dev) || get_dev_data(dev))
2414                 return 0;
2415
2416         devid = get_device_id(dev);
2417         if (devid < 0)
2418                 return devid;
2419
2420         iommu = amd_iommu_rlookup_table[devid];
2421
2422         ret = iommu_init_device(dev);
2423         if (ret) {
2424                 if (ret != -ENOTSUPP)
2425                         pr_err("Failed to initialize device %s - trying to proceed anyway\n",
2426                                 dev_name(dev));
2427
2428                 iommu_ignore_device(dev);
2429                 dev->archdata.dma_ops = &nommu_dma_ops;
2430                 goto out;
2431         }
2432         init_iommu_group(dev);
2433
2434         dev_data = get_dev_data(dev);
2435
2436         BUG_ON(!dev_data);
2437
2438         if (iommu_pass_through || dev_data->iommu_v2)
2439                 iommu_request_dm_for_dev(dev);
2440
2441         /* Domains are initialized for this device - have a look what we ended up with */
2442         domain = iommu_get_domain_for_dev(dev);
2443         if (domain->type == IOMMU_DOMAIN_IDENTITY)
2444                 dev_data->passthrough = true;
2445         else
2446                 dev->archdata.dma_ops = &amd_iommu_dma_ops;
2447
2448 out:
2449         iommu_completion_wait(iommu);
2450
2451         return 0;
2452 }
2453
2454 static void amd_iommu_remove_device(struct device *dev)
2455 {
2456         struct amd_iommu *iommu;
2457         int devid;
2458
2459         if (!check_device(dev))
2460                 return;
2461
2462         devid = get_device_id(dev);
2463         if (devid < 0)
2464                 return;
2465
2466         iommu = amd_iommu_rlookup_table[devid];
2467
2468         iommu_uninit_device(dev);
2469         iommu_completion_wait(iommu);
2470 }
2471
2472 static struct iommu_group *amd_iommu_device_group(struct device *dev)
2473 {
2474         if (dev_is_pci(dev))
2475                 return pci_device_group(dev);
2476
2477         return acpihid_device_group(dev);
2478 }
2479
2480 /*****************************************************************************
2481  *
2482  * The next functions belong to the dma_ops mapping/unmapping code.
2483  *
2484  *****************************************************************************/
2485
2486 /*
2487  * In the dma_ops path we only have the struct device. This function
2488  * finds the corresponding IOMMU, the protection domain and the
2489  * requestor id for a given device.
2490  * If the device is not yet associated with a domain this is also done
2491  * in this function.
2492  */
2493 static struct protection_domain *get_domain(struct device *dev)
2494 {
2495         struct protection_domain *domain;
2496         struct iommu_domain *io_domain;
2497
2498         if (!check_device(dev))
2499                 return ERR_PTR(-EINVAL);
2500
2501         io_domain = iommu_get_domain_for_dev(dev);
2502         if (!io_domain)
2503                 return NULL;
2504
2505         domain = to_pdomain(io_domain);
2506         if (!dma_ops_domain(domain))
2507                 return ERR_PTR(-EBUSY);
2508
2509         return domain;
2510 }
2511
2512 static void update_device_table(struct protection_domain *domain)
2513 {
2514         struct iommu_dev_data *dev_data;
2515
2516         list_for_each_entry(dev_data, &domain->dev_list, list)
2517                 set_dte_entry(dev_data->devid, domain, dev_data->ats.enabled);
2518 }
2519
2520 static void update_domain(struct protection_domain *domain)
2521 {
2522         if (!domain->updated)
2523                 return;
2524
2525         update_device_table(domain);
2526
2527         domain_flush_devices(domain);
2528         domain_flush_tlb_pde(domain);
2529
2530         domain->updated = false;
2531 }
2532
2533 /*
2534  * This function fetches the PTE for a given address in the aperture
2535  */
2536 static u64* dma_ops_get_pte(struct dma_ops_domain *dom,
2537                             unsigned long address)
2538 {
2539         struct aperture_range *aperture;
2540         u64 *pte, *pte_page;
2541
2542         aperture = dom->aperture[APERTURE_RANGE_INDEX(address)];
2543         if (!aperture)
2544                 return NULL;
2545
2546         pte = aperture->pte_pages[APERTURE_PAGE_INDEX(address)];
2547         if (!pte) {
2548                 pte = alloc_pte(&dom->domain, address, PAGE_SIZE, &pte_page,
2549                                 GFP_ATOMIC);
2550                 aperture->pte_pages[APERTURE_PAGE_INDEX(address)] = pte_page;
2551         } else
2552                 pte += PM_LEVEL_INDEX(0, address);
2553
2554         update_domain(&dom->domain);
2555
2556         return pte;
2557 }
2558
2559 /*
2560  * This is the generic map function. It maps one 4kb page at paddr to
2561  * the given address in the DMA address space for the domain.
2562  */
2563 static dma_addr_t dma_ops_domain_map(struct dma_ops_domain *dom,
2564                                      unsigned long address,
2565                                      phys_addr_t paddr,
2566                                      int direction)
2567 {
2568         u64 *pte, __pte;
2569
2570         WARN_ON(address > dom->aperture_size);
2571
2572         paddr &= PAGE_MASK;
2573
2574         pte  = dma_ops_get_pte(dom, address);
2575         if (!pte)
2576                 return DMA_ERROR_CODE;
2577
2578         __pte = paddr | IOMMU_PTE_P | IOMMU_PTE_FC;
2579
2580         if (direction == DMA_TO_DEVICE)
2581                 __pte |= IOMMU_PTE_IR;
2582         else if (direction == DMA_FROM_DEVICE)
2583                 __pte |= IOMMU_PTE_IW;
2584         else if (direction == DMA_BIDIRECTIONAL)
2585                 __pte |= IOMMU_PTE_IR | IOMMU_PTE_IW;
2586
2587         WARN_ON_ONCE(*pte);
2588
2589         *pte = __pte;
2590
2591         return (dma_addr_t)address;
2592 }
2593
2594 /*
2595  * The generic unmapping function for on page in the DMA address space.
2596  */
2597 static void dma_ops_domain_unmap(struct dma_ops_domain *dom,
2598                                  unsigned long address)
2599 {
2600         struct aperture_range *aperture;
2601         u64 *pte;
2602
2603         if (address >= dom->aperture_size)
2604                 return;
2605
2606         aperture = dom->aperture[APERTURE_RANGE_INDEX(address)];
2607         if (!aperture)
2608                 return;
2609
2610         pte  = aperture->pte_pages[APERTURE_PAGE_INDEX(address)];
2611         if (!pte)
2612                 return;
2613
2614         pte += PM_LEVEL_INDEX(0, address);
2615
2616         WARN_ON_ONCE(!*pte);
2617
2618         *pte = 0ULL;
2619 }
2620
2621 /*
2622  * This function contains common code for mapping of a physically
2623  * contiguous memory region into DMA address space. It is used by all
2624  * mapping functions provided with this IOMMU driver.
2625  * Must be called with the domain lock held.
2626  */
2627 static dma_addr_t __map_single(struct device *dev,
2628                                struct dma_ops_domain *dma_dom,
2629                                phys_addr_t paddr,
2630                                size_t size,
2631                                int dir,
2632                                bool align,
2633                                u64 dma_mask)
2634 {
2635         dma_addr_t offset = paddr & ~PAGE_MASK;
2636         dma_addr_t address, start, ret;
2637         unsigned int pages;
2638         unsigned long align_mask = 0;
2639         int i;
2640
2641         pages = iommu_num_pages(paddr, size, PAGE_SIZE);
2642         paddr &= PAGE_MASK;
2643
2644         INC_STATS_COUNTER(total_map_requests);
2645
2646         if (pages > 1)
2647                 INC_STATS_COUNTER(cross_page);
2648
2649         if (align)
2650                 align_mask = (1UL << get_order(size)) - 1;
2651
2652         address = dma_ops_alloc_addresses(dev, dma_dom, pages, align_mask,
2653                                           dma_mask);
2654
2655         if (address == DMA_ERROR_CODE)
2656                 goto out;
2657
2658         start = address;
2659         for (i = 0; i < pages; ++i) {
2660                 ret = dma_ops_domain_map(dma_dom, start, paddr, dir);
2661                 if (ret == DMA_ERROR_CODE)
2662                         goto out_unmap;
2663
2664                 paddr += PAGE_SIZE;
2665                 start += PAGE_SIZE;
2666         }
2667         address += offset;
2668
2669         ADD_STATS_COUNTER(alloced_io_mem, size);
2670
2671         if (unlikely(amd_iommu_np_cache)) {
2672                 domain_flush_pages(&dma_dom->domain, address, size);
2673                 domain_flush_complete(&dma_dom->domain);
2674         }
2675
2676 out:
2677         return address;
2678
2679 out_unmap:
2680
2681         for (--i; i >= 0; --i) {
2682                 start -= PAGE_SIZE;
2683                 dma_ops_domain_unmap(dma_dom, start);
2684         }
2685
2686         dma_ops_free_addresses(dma_dom, address, pages);
2687
2688         return DMA_ERROR_CODE;
2689 }
2690
2691 /*
2692  * Does the reverse of the __map_single function. Must be called with
2693  * the domain lock held too
2694  */
2695 static void __unmap_single(struct dma_ops_domain *dma_dom,
2696                            dma_addr_t dma_addr,
2697                            size_t size,
2698                            int dir)
2699 {
2700         dma_addr_t flush_addr;
2701         dma_addr_t i, start;
2702         unsigned int pages;
2703
2704         if ((dma_addr == DMA_ERROR_CODE) ||
2705             (dma_addr + size > dma_dom->aperture_size))
2706                 return;
2707
2708         flush_addr = dma_addr;
2709         pages = iommu_num_pages(dma_addr, size, PAGE_SIZE);
2710         dma_addr &= PAGE_MASK;
2711         start = dma_addr;
2712
2713         for (i = 0; i < pages; ++i) {
2714                 dma_ops_domain_unmap(dma_dom, start);
2715                 start += PAGE_SIZE;
2716         }
2717
2718         SUB_STATS_COUNTER(alloced_io_mem, size);
2719
2720         dma_ops_free_addresses(dma_dom, dma_addr, pages);
2721 }
2722
2723 /*
2724  * The exported map_single function for dma_ops.
2725  */
2726 static dma_addr_t map_page(struct device *dev, struct page *page,
2727                            unsigned long offset, size_t size,
2728                            enum dma_data_direction dir,
2729                            struct dma_attrs *attrs)
2730 {
2731         phys_addr_t paddr = page_to_phys(page) + offset;
2732         struct protection_domain *domain;
2733         u64 dma_mask;
2734
2735         INC_STATS_COUNTER(cnt_map_single);
2736
2737         domain = get_domain(dev);
2738         if (PTR_ERR(domain) == -EINVAL)
2739                 return (dma_addr_t)paddr;
2740         else if (IS_ERR(domain))
2741                 return DMA_ERROR_CODE;
2742
2743         dma_mask = *dev->dma_mask;
2744
2745         return __map_single(dev, domain->priv, paddr, size, dir, false,
2746                             dma_mask);
2747 }
2748
2749 /*
2750  * The exported unmap_single function for dma_ops.
2751  */
2752 static void unmap_page(struct device *dev, dma_addr_t dma_addr, size_t size,
2753                        enum dma_data_direction dir, struct dma_attrs *attrs)
2754 {
2755         struct protection_domain *domain;
2756
2757         INC_STATS_COUNTER(cnt_unmap_single);
2758
2759         domain = get_domain(dev);
2760         if (IS_ERR(domain))
2761                 return;
2762
2763         __unmap_single(domain->priv, dma_addr, size, dir);
2764 }
2765
2766 /*
2767  * The exported map_sg function for dma_ops (handles scatter-gather
2768  * lists).
2769  */
2770 static int map_sg(struct device *dev, struct scatterlist *sglist,
2771                   int nelems, enum dma_data_direction dir,
2772                   struct dma_attrs *attrs)
2773 {
2774         struct protection_domain *domain;
2775         int i;
2776         struct scatterlist *s;
2777         phys_addr_t paddr;
2778         int mapped_elems = 0;
2779         u64 dma_mask;
2780
2781         INC_STATS_COUNTER(cnt_map_sg);
2782
2783         domain = get_domain(dev);
2784         if (IS_ERR(domain))
2785                 return 0;
2786
2787         dma_mask = *dev->dma_mask;
2788
2789         for_each_sg(sglist, s, nelems, i) {
2790                 paddr = sg_phys(s);
2791
2792                 s->dma_address = __map_single(dev, domain->priv,
2793                                               paddr, s->length, dir, false,
2794                                               dma_mask);
2795
2796                 if (s->dma_address) {
2797                         s->dma_length = s->length;
2798                         mapped_elems++;
2799                 } else
2800                         goto unmap;
2801         }
2802
2803         return mapped_elems;
2804
2805 unmap:
2806         for_each_sg(sglist, s, mapped_elems, i) {
2807                 if (s->dma_address)
2808                         __unmap_single(domain->priv, s->dma_address,
2809                                        s->dma_length, dir);
2810                 s->dma_address = s->dma_length = 0;
2811         }
2812
2813         return 0;
2814 }
2815
2816 /*
2817  * The exported map_sg function for dma_ops (handles scatter-gather
2818  * lists).
2819  */
2820 static void unmap_sg(struct device *dev, struct scatterlist *sglist,
2821                      int nelems, enum dma_data_direction dir,
2822                      struct dma_attrs *attrs)
2823 {
2824         struct protection_domain *domain;
2825         struct scatterlist *s;
2826         int i;
2827
2828         INC_STATS_COUNTER(cnt_unmap_sg);
2829
2830         domain = get_domain(dev);
2831         if (IS_ERR(domain))
2832                 return;
2833
2834         for_each_sg(sglist, s, nelems, i) {
2835                 __unmap_single(domain->priv, s->dma_address,
2836                                s->dma_length, dir);
2837                 s->dma_address = s->dma_length = 0;
2838         }
2839 }
2840
2841 /*
2842  * The exported alloc_coherent function for dma_ops.
2843  */
2844 static void *alloc_coherent(struct device *dev, size_t size,
2845                             dma_addr_t *dma_addr, gfp_t flag,
2846                             struct dma_attrs *attrs)
2847 {
2848         u64 dma_mask = dev->coherent_dma_mask;
2849         struct protection_domain *domain;
2850         struct page *page;
2851
2852         INC_STATS_COUNTER(cnt_alloc_coherent);
2853
2854         domain = get_domain(dev);
2855         if (PTR_ERR(domain) == -EINVAL) {
2856                 page = alloc_pages(flag, get_order(size));
2857                 *dma_addr = page_to_phys(page);
2858                 return page_address(page);
2859         } else if (IS_ERR(domain))
2860                 return NULL;
2861
2862         size      = PAGE_ALIGN(size);
2863         dma_mask  = dev->coherent_dma_mask;
2864         flag     &= ~(__GFP_DMA | __GFP_HIGHMEM | __GFP_DMA32);
2865         flag     |= __GFP_ZERO;
2866
2867         page = alloc_pages(flag | __GFP_NOWARN,  get_order(size));
2868         if (!page) {
2869                 if (!gfpflags_allow_blocking(flag))
2870                         return NULL;
2871
2872                 page = dma_alloc_from_contiguous(dev, size >> PAGE_SHIFT,
2873                                                  get_order(size));
2874                 if (!page)
2875                         return NULL;
2876         }
2877
2878         if (!dma_mask)
2879                 dma_mask = *dev->dma_mask;
2880
2881         *dma_addr = __map_single(dev, domain->priv, page_to_phys(page),
2882                                  size, DMA_BIDIRECTIONAL, true, dma_mask);
2883
2884         if (*dma_addr == DMA_ERROR_CODE)
2885                 goto out_free;
2886
2887         return page_address(page);
2888
2889 out_free:
2890
2891         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2892                 __free_pages(page, get_order(size));
2893
2894         return NULL;
2895 }
2896
2897 /*
2898  * The exported free_coherent function for dma_ops.
2899  */
2900 static void free_coherent(struct device *dev, size_t size,
2901                           void *virt_addr, dma_addr_t dma_addr,
2902                           struct dma_attrs *attrs)
2903 {
2904         struct protection_domain *domain;
2905         struct page *page;
2906
2907         INC_STATS_COUNTER(cnt_free_coherent);
2908
2909         page = virt_to_page(virt_addr);
2910         size = PAGE_ALIGN(size);
2911
2912         domain = get_domain(dev);
2913         if (IS_ERR(domain))
2914                 goto free_mem;
2915
2916         __unmap_single(domain->priv, dma_addr, size, DMA_BIDIRECTIONAL);
2917
2918 free_mem:
2919         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2920                 __free_pages(page, get_order(size));
2921 }
2922
2923 /*
2924  * This function is called by the DMA layer to find out if we can handle a
2925  * particular device. It is part of the dma_ops.
2926  */
2927 static int amd_iommu_dma_supported(struct device *dev, u64 mask)
2928 {
2929         return check_device(dev);
2930 }
2931
2932 static int set_dma_mask(struct device *dev, u64 mask)
2933 {
2934         struct protection_domain *domain;
2935         int max_apertures = 1;
2936
2937         domain = get_domain(dev);
2938         if (IS_ERR(domain))
2939                 return PTR_ERR(domain);
2940
2941         if (mask == DMA_BIT_MASK(64))
2942                 max_apertures = 8;
2943         else if (mask > DMA_BIT_MASK(32))
2944                 max_apertures = 4;
2945
2946         /*
2947          * To prevent lock contention it doesn't make sense to allocate more
2948          * apertures than online cpus
2949          */
2950         if (max_apertures > num_online_cpus())
2951                 max_apertures = num_online_cpus();
2952
2953         if (dma_ops_domain_alloc_apertures(domain->priv, max_apertures))
2954                 dev_err(dev, "Can't allocate %d iommu apertures\n",
2955                         max_apertures);
2956
2957         return 0;
2958 }
2959
2960 static struct dma_map_ops amd_iommu_dma_ops = {
2961         .alloc          = alloc_coherent,
2962         .free           = free_coherent,
2963         .map_page       = map_page,
2964         .unmap_page     = unmap_page,
2965         .map_sg         = map_sg,
2966         .unmap_sg       = unmap_sg,
2967         .dma_supported  = amd_iommu_dma_supported,
2968         .set_dma_mask   = set_dma_mask,
2969 };
2970
2971 int __init amd_iommu_init_api(void)
2972 {
2973         int err = 0;
2974
2975         err = bus_set_iommu(&pci_bus_type, &amd_iommu_ops);
2976         if (err)
2977                 return err;
2978 #ifdef CONFIG_ARM_AMBA
2979         err = bus_set_iommu(&amba_bustype, &amd_iommu_ops);
2980         if (err)
2981                 return err;
2982 #endif
2983         return 0;
2984 }
2985
2986 int __init amd_iommu_init_dma_ops(void)
2987 {
2988         swiotlb        = iommu_pass_through ? 1 : 0;
2989         iommu_detected = 1;
2990
2991         /*
2992          * In case we don't initialize SWIOTLB (actually the common case
2993          * when AMD IOMMU is enabled), make sure there are global
2994          * dma_ops set as a fall-back for devices not handled by this
2995          * driver (for example non-PCI devices).
2996          */
2997         if (!swiotlb)
2998                 dma_ops = &nommu_dma_ops;
2999
3000         amd_iommu_stats_init();
3001
3002         if (amd_iommu_unmap_flush)
3003                 pr_info("AMD-Vi: IO/TLB flush on unmap enabled\n");
3004         else
3005                 pr_info("AMD-Vi: Lazy IO/TLB flushing enabled\n");
3006
3007         return 0;
3008 }
3009
3010 /*****************************************************************************
3011  *
3012  * The following functions belong to the exported interface of AMD IOMMU
3013  *
3014  * This interface allows access to lower level functions of the IOMMU
3015  * like protection domain handling and assignement of devices to domains
3016  * which is not possible with the dma_ops interface.
3017  *
3018  *****************************************************************************/
3019
3020 static void cleanup_domain(struct protection_domain *domain)
3021 {
3022         struct iommu_dev_data *entry;
3023         unsigned long flags;
3024
3025         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
3026
3027         while (!list_empty(&domain->dev_list)) {
3028                 entry = list_first_entry(&domain->dev_list,
3029                                          struct iommu_dev_data, list);
3030                 __detach_device(entry);
3031         }
3032
3033         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
3034 }
3035
3036 static void protection_domain_free(struct protection_domain *domain)
3037 {
3038         if (!domain)
3039                 return;
3040
3041         del_domain_from_list(domain);
3042
3043         if (domain->id)
3044                 domain_id_free(domain->id);
3045
3046         kfree(domain);
3047 }
3048
3049 static int protection_domain_init(struct protection_domain *domain)
3050 {
3051         spin_lock_init(&domain->lock);
3052         mutex_init(&domain->api_lock);
3053         domain->id = domain_id_alloc();
3054         if (!domain->id)
3055                 return -ENOMEM;
3056         INIT_LIST_HEAD(&domain->dev_list);
3057
3058         return 0;
3059 }
3060
3061 static struct protection_domain *protection_domain_alloc(void)
3062 {
3063         struct protection_domain *domain;
3064
3065         domain = kzalloc(sizeof(*domain), GFP_KERNEL);
3066         if (!domain)
3067                 return NULL;
3068
3069         if (protection_domain_init(domain))
3070                 goto out_err;
3071
3072         add_domain_to_list(domain);
3073
3074         return domain;
3075
3076 out_err:
3077         kfree(domain);
3078
3079         return NULL;
3080 }
3081
3082 static struct iommu_domain *amd_iommu_domain_alloc(unsigned type)
3083 {
3084         struct protection_domain *pdomain;
3085         struct dma_ops_domain *dma_domain;
3086
3087         switch (type) {
3088         case IOMMU_DOMAIN_UNMANAGED:
3089                 pdomain = protection_domain_alloc();
3090                 if (!pdomain)
3091                         return NULL;
3092
3093                 pdomain->mode    = PAGE_MODE_3_LEVEL;
3094                 pdomain->pt_root = (void *)get_zeroed_page(GFP_KERNEL);
3095                 if (!pdomain->pt_root) {
3096                         protection_domain_free(pdomain);
3097                         return NULL;
3098                 }
3099
3100                 pdomain->domain.geometry.aperture_start = 0;
3101                 pdomain->domain.geometry.aperture_end   = ~0ULL;
3102                 pdomain->domain.geometry.force_aperture = true;
3103
3104                 break;
3105         case IOMMU_DOMAIN_DMA:
3106                 dma_domain = dma_ops_domain_alloc();
3107                 if (!dma_domain) {
3108                         pr_err("AMD-Vi: Failed to allocate\n");
3109                         return NULL;
3110                 }
3111                 pdomain = &dma_domain->domain;
3112                 break;
3113         case IOMMU_DOMAIN_IDENTITY:
3114                 pdomain = protection_domain_alloc();
3115                 if (!pdomain)
3116                         return NULL;
3117
3118                 pdomain->mode = PAGE_MODE_NONE;
3119                 break;
3120         default:
3121                 return NULL;
3122         }
3123
3124         return &pdomain->domain;
3125 }
3126
3127 static void amd_iommu_domain_free(struct iommu_domain *dom)
3128 {
3129         struct protection_domain *domain;
3130
3131         if (!dom)
3132                 return;
3133
3134         domain = to_pdomain(dom);
3135
3136         if (domain->dev_cnt > 0)
3137                 cleanup_domain(domain);
3138
3139         BUG_ON(domain->dev_cnt != 0);
3140
3141         if (domain->mode != PAGE_MODE_NONE)
3142                 free_pagetable(domain);
3143
3144         if (domain->flags & PD_IOMMUV2_MASK)
3145                 free_gcr3_table(domain);
3146
3147         protection_domain_free(domain);
3148 }
3149
3150 static void amd_iommu_detach_device(struct iommu_domain *dom,
3151                                     struct device *dev)
3152 {
3153         struct iommu_dev_data *dev_data = dev->archdata.iommu;
3154         struct amd_iommu *iommu;
3155         int devid;
3156
3157         if (!check_device(dev))
3158                 return;
3159
3160         devid = get_device_id(dev);
3161         if (devid < 0)
3162                 return;
3163
3164         if (dev_data->domain != NULL)
3165                 detach_device(dev);
3166
3167         iommu = amd_iommu_rlookup_table[devid];
3168         if (!iommu)
3169                 return;
3170
3171         iommu_completion_wait(iommu);
3172 }
3173
3174 static int amd_iommu_attach_device(struct iommu_domain *dom,
3175                                    struct device *dev)
3176 {
3177         struct protection_domain *domain = to_pdomain(dom);
3178         struct iommu_dev_data *dev_data;
3179         struct amd_iommu *iommu;
3180         int ret;
3181
3182         if (!check_device(dev))
3183                 return -EINVAL;
3184
3185         dev_data = dev->archdata.iommu;
3186
3187         iommu = amd_iommu_rlookup_table[dev_data->devid];
3188         if (!iommu)
3189                 return -EINVAL;
3190
3191         if (dev_data->domain)
3192                 detach_device(dev);
3193
3194         ret = attach_device(dev, domain);
3195
3196         iommu_completion_wait(iommu);
3197
3198         return ret;
3199 }
3200
3201 static int amd_iommu_map(struct iommu_domain *dom, unsigned long iova,
3202                          phys_addr_t paddr, size_t page_size, int iommu_prot)
3203 {
3204         struct protection_domain *domain = to_pdomain(dom);
3205         int prot = 0;
3206         int ret;
3207
3208         if (domain->mode == PAGE_MODE_NONE)
3209                 return -EINVAL;
3210
3211         if (iommu_prot & IOMMU_READ)
3212                 prot |= IOMMU_PROT_IR;
3213         if (iommu_prot & IOMMU_WRITE)
3214                 prot |= IOMMU_PROT_IW;
3215
3216         mutex_lock(&domain->api_lock);
3217         ret = iommu_map_page(domain, iova, paddr, prot, page_size);
3218         mutex_unlock(&domain->api_lock);
3219
3220         return ret;
3221 }
3222
3223 static size_t amd_iommu_unmap(struct iommu_domain *dom, unsigned long iova,
3224                            size_t page_size)
3225 {
3226         struct protection_domain *domain = to_pdomain(dom);
3227         size_t unmap_size;
3228
3229         if (domain->mode == PAGE_MODE_NONE)
3230                 return -EINVAL;
3231
3232         mutex_lock(&domain->api_lock);
3233         unmap_size = iommu_unmap_page(domain, iova, page_size);
3234         mutex_unlock(&domain->api_lock);
3235
3236         domain_flush_tlb_pde(domain);
3237
3238         return unmap_size;
3239 }
3240
3241 static phys_addr_t amd_iommu_iova_to_phys(struct iommu_domain *dom,
3242                                           dma_addr_t iova)
3243 {
3244         struct protection_domain *domain = to_pdomain(dom);
3245         unsigned long offset_mask, pte_pgsize;
3246         u64 *pte, __pte;
3247
3248         if (domain->mode == PAGE_MODE_NONE)
3249                 return iova;
3250
3251         pte = fetch_pte(domain, iova, &pte_pgsize);
3252
3253         if (!pte || !IOMMU_PTE_PRESENT(*pte))
3254                 return 0;
3255
3256         offset_mask = pte_pgsize - 1;
3257         __pte       = *pte & PM_ADDR_MASK;
3258
3259         return (__pte & ~offset_mask) | (iova & offset_mask);
3260 }
3261
3262 static bool amd_iommu_capable(enum iommu_cap cap)
3263 {
3264         switch (cap) {
3265         case IOMMU_CAP_CACHE_COHERENCY:
3266                 return true;
3267         case IOMMU_CAP_INTR_REMAP:
3268                 return (irq_remapping_enabled == 1);
3269         case IOMMU_CAP_NOEXEC:
3270                 return false;
3271         }
3272
3273         return false;
3274 }
3275
3276 static void amd_iommu_get_dm_regions(struct device *dev,
3277                                      struct list_head *head)
3278 {
3279         struct unity_map_entry *entry;
3280         int devid;
3281
3282         devid = get_device_id(dev);
3283         if (devid < 0)
3284                 return;
3285
3286         list_for_each_entry(entry, &amd_iommu_unity_map, list) {
3287                 struct iommu_dm_region *region;
3288
3289                 if (devid < entry->devid_start || devid > entry->devid_end)
3290                         continue;
3291
3292                 region = kzalloc(sizeof(*region), GFP_KERNEL);
3293                 if (!region) {
3294                         pr_err("Out of memory allocating dm-regions for %s\n",
3295                                 dev_name(dev));
3296                         return;
3297                 }
3298
3299                 region->start = entry->address_start;
3300                 region->length = entry->address_end - entry->address_start;
3301                 if (entry->prot & IOMMU_PROT_IR)
3302                         region->prot |= IOMMU_READ;
3303                 if (entry->prot & IOMMU_PROT_IW)
3304                         region->prot |= IOMMU_WRITE;
3305
3306                 list_add_tail(&region->list, head);
3307         }
3308 }
3309
3310 static void amd_iommu_put_dm_regions(struct device *dev,
3311                                      struct list_head *head)
3312 {
3313         struct iommu_dm_region *entry, *next;
3314
3315         list_for_each_entry_safe(entry, next, head, list)
3316                 kfree(entry);
3317 }
3318
3319 static const struct iommu_ops amd_iommu_ops = {
3320         .capable = amd_iommu_capable,
3321         .domain_alloc = amd_iommu_domain_alloc,
3322         .domain_free  = amd_iommu_domain_free,
3323         .attach_dev = amd_iommu_attach_device,
3324         .detach_dev = amd_iommu_detach_device,
3325         .map = amd_iommu_map,
3326         .unmap = amd_iommu_unmap,
3327         .map_sg = default_iommu_map_sg,
3328         .iova_to_phys = amd_iommu_iova_to_phys,
3329         .add_device = amd_iommu_add_device,
3330         .remove_device = amd_iommu_remove_device,
3331         .device_group = amd_iommu_device_group,
3332         .get_dm_regions = amd_iommu_get_dm_regions,
3333         .put_dm_regions = amd_iommu_put_dm_regions,
3334         .pgsize_bitmap  = AMD_IOMMU_PGSIZES,
3335 };
3336
3337 /*****************************************************************************
3338  *
3339  * The next functions do a basic initialization of IOMMU for pass through
3340  * mode
3341  *
3342  * In passthrough mode the IOMMU is initialized and enabled but not used for
3343  * DMA-API translation.
3344  *
3345  *****************************************************************************/
3346
3347 /* IOMMUv2 specific functions */
3348 int amd_iommu_register_ppr_notifier(struct notifier_block *nb)
3349 {
3350         return atomic_notifier_chain_register(&ppr_notifier, nb);
3351 }
3352 EXPORT_SYMBOL(amd_iommu_register_ppr_notifier);
3353
3354 int amd_iommu_unregister_ppr_notifier(struct notifier_block *nb)
3355 {
3356         return atomic_notifier_chain_unregister(&ppr_notifier, nb);
3357 }
3358 EXPORT_SYMBOL(amd_iommu_unregister_ppr_notifier);
3359
3360 void amd_iommu_domain_direct_map(struct iommu_domain *dom)
3361 {
3362         struct protection_domain *domain = to_pdomain(dom);
3363         unsigned long flags;
3364
3365         spin_lock_irqsave(&domain->lock, flags);
3366
3367         /* Update data structure */
3368         domain->mode    = PAGE_MODE_NONE;
3369         domain->updated = true;
3370
3371         /* Make changes visible to IOMMUs */
3372         update_domain(domain);
3373
3374         /* Page-table is not visible to IOMMU anymore, so free it */
3375         free_pagetable(domain);
3376
3377         spin_unlock_irqrestore(&domain->lock, flags);
3378 }
3379 EXPORT_SYMBOL(amd_iommu_domain_direct_map);
3380
3381 int amd_iommu_domain_enable_v2(struct iommu_domain *dom, int pasids)
3382 {
3383         struct protection_domain *domain = to_pdomain(dom);
3384         unsigned long flags;
3385         int levels, ret;
3386
3387         if (pasids <= 0 || pasids > (PASID_MASK + 1))
3388                 return -EINVAL;
3389
3390         /* Number of GCR3 table levels required */
3391         for (levels = 0; (pasids - 1) & ~0x1ff; pasids >>= 9)
3392                 levels += 1;
3393
3394         if (levels > amd_iommu_max_glx_val)
3395                 return -EINVAL;
3396
3397         spin_lock_irqsave(&domain->lock, flags);
3398
3399         /*
3400          * Save us all sanity checks whether devices already in the
3401          * domain support IOMMUv2. Just force that the domain has no
3402          * devices attached when it is switched into IOMMUv2 mode.
3403          */
3404         ret = -EBUSY;
3405         if (domain->dev_cnt > 0 || domain->flags & PD_IOMMUV2_MASK)
3406                 goto out;
3407
3408         ret = -ENOMEM;
3409         domain->gcr3_tbl = (void *)get_zeroed_page(GFP_ATOMIC);
3410         if (domain->gcr3_tbl == NULL)
3411                 goto out;
3412
3413         domain->glx      = levels;
3414         domain->flags   |= PD_IOMMUV2_MASK;
3415         domain->updated  = true;
3416
3417         update_domain(domain);
3418
3419         ret = 0;
3420
3421 out:
3422         spin_unlock_irqrestore(&domain->lock, flags);
3423
3424         return ret;
3425 }
3426 EXPORT_SYMBOL(amd_iommu_domain_enable_v2);
3427
3428 static int __flush_pasid(struct protection_domain *domain, int pasid,
3429                          u64 address, bool size)
3430 {
3431         struct iommu_dev_data *dev_data;
3432         struct iommu_cmd cmd;
3433         int i, ret;
3434
3435         if (!(domain->flags & PD_IOMMUV2_MASK))
3436                 return -EINVAL;
3437
3438         build_inv_iommu_pasid(&cmd, domain->id, pasid, address, size);
3439
3440         /*
3441          * IOMMU TLB needs to be flushed before Device TLB to
3442          * prevent device TLB refill from IOMMU TLB
3443          */
3444         for (i = 0; i < amd_iommus_present; ++i) {
3445                 if (domain->dev_iommu[i] == 0)
3446                         continue;
3447
3448                 ret = iommu_queue_command(amd_iommus[i], &cmd);
3449                 if (ret != 0)
3450                         goto out;
3451         }
3452
3453         /* Wait until IOMMU TLB flushes are complete */
3454         domain_flush_complete(domain);
3455
3456         /* Now flush device TLBs */
3457         list_for_each_entry(dev_data, &domain->dev_list, list) {
3458                 struct amd_iommu *iommu;
3459                 int qdep;
3460
3461                 /*
3462                    There might be non-IOMMUv2 capable devices in an IOMMUv2
3463                  * domain.
3464                  */
3465                 if (!dev_data->ats.enabled)
3466                         continue;
3467
3468                 qdep  = dev_data->ats.qdep;
3469                 iommu = amd_iommu_rlookup_table[dev_data->devid];
3470
3471                 build_inv_iotlb_pasid(&cmd, dev_data->devid, pasid,
3472                                       qdep, address, size);
3473
3474                 ret = iommu_queue_command(iommu, &cmd);
3475                 if (ret != 0)
3476                         goto out;
3477         }
3478
3479         /* Wait until all device TLBs are flushed */
3480         domain_flush_complete(domain);
3481
3482         ret = 0;
3483
3484 out:
3485
3486         return ret;
3487 }
3488
3489 static int __amd_iommu_flush_page(struct protection_domain *domain, int pasid,
3490                                   u64 address)
3491 {
3492         INC_STATS_COUNTER(invalidate_iotlb);
3493
3494         return __flush_pasid(domain, pasid, address, false);
3495 }
3496
3497 int amd_iommu_flush_page(struct iommu_domain *dom, int pasid,
3498                          u64 address)
3499 {
3500         struct protection_domain *domain = to_pdomain(dom);
3501         unsigned long flags;
3502         int ret;
3503
3504         spin_lock_irqsave(&domain->lock, flags);
3505         ret = __amd_iommu_flush_page(domain, pasid, address);
3506         spin_unlock_irqrestore(&domain->lock, flags);
3507
3508         return ret;
3509 }
3510 EXPORT_SYMBOL(amd_iommu_flush_page);
3511
3512 static int __amd_iommu_flush_tlb(struct protection_domain *domain, int pasid)
3513 {
3514         INC_STATS_COUNTER(invalidate_iotlb_all);
3515
3516         return __flush_pasid(domain, pasid, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
3517                              true);
3518 }
3519
3520 int amd_iommu_flush_tlb(struct iommu_domain *dom, int pasid)
3521 {
3522         struct protection_domain *domain = to_pdomain(dom);
3523         unsigned long flags;
3524         int ret;
3525
3526         spin_lock_irqsave(&domain->lock, flags);
3527         ret = __amd_iommu_flush_tlb(domain, pasid);
3528         spin_unlock_irqrestore(&domain->lock, flags);
3529
3530         return ret;
3531 }
3532 EXPORT_SYMBOL(amd_iommu_flush_tlb);
3533
3534 static u64 *__get_gcr3_pte(u64 *root, int level, int pasid, bool alloc)
3535 {
3536         int index;
3537         u64 *pte;
3538
3539         while (true) {
3540
3541                 index = (pasid >> (9 * level)) & 0x1ff;
3542                 pte   = &root[index];
3543
3544                 if (level == 0)
3545                         break;
3546
3547                 if (!(*pte & GCR3_VALID)) {
3548                         if (!alloc)
3549                                 return NULL;
3550
3551                         root = (void *)get_zeroed_page(GFP_ATOMIC);
3552                         if (root == NULL)
3553                                 return NULL;
3554
3555                         *pte = __pa(root) | GCR3_VALID;
3556                 }
3557
3558                 root = __va(*pte & PAGE_MASK);
3559
3560                 level -= 1;
3561         }
3562
3563         return pte;
3564 }
3565
3566 static int __set_gcr3(struct protection_domain *domain, int pasid,
3567                       unsigned long cr3)
3568 {
3569         u64 *pte;
3570
3571         if (domain->mode != PAGE_MODE_NONE)
3572                 return -EINVAL;
3573
3574         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, true);
3575         if (pte == NULL)
3576                 return -ENOMEM;
3577
3578         *pte = (cr3 & PAGE_MASK) | GCR3_VALID;
3579
3580         return __amd_iommu_flush_tlb(domain, pasid);
3581 }
3582
3583 static int __clear_gcr3(struct protection_domain *domain, int pasid)
3584 {
3585         u64 *pte;
3586
3587         if (domain->mode != PAGE_MODE_NONE)
3588                 return -EINVAL;
3589
3590         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, false);
3591         if (pte == NULL)
3592                 return 0;
3593
3594         *pte = 0;
3595
3596         return __amd_iommu_flush_tlb(domain, pasid);
3597 }
3598
3599 int amd_iommu_domain_set_gcr3(struct iommu_domain *dom, int pasid,
3600                               unsigned long cr3)
3601 {
3602         struct protection_domain *domain = to_pdomain(dom);
3603         unsigned long flags;
3604         int ret;
3605
3606         spin_lock_irqsave(&domain->lock, flags);
3607         ret = __set_gcr3(domain, pasid, cr3);
3608         spin_unlock_irqrestore(&domain->lock, flags);
3609
3610         return ret;
3611 }
3612 EXPORT_SYMBOL(amd_iommu_domain_set_gcr3);
3613
3614 int amd_iommu_domain_clear_gcr3(struct iommu_domain *dom, int pasid)
3615 {
3616         struct protection_domain *domain = to_pdomain(dom);
3617         unsigned long flags;
3618         int ret;
3619
3620         spin_lock_irqsave(&domain->lock, flags);
3621         ret = __clear_gcr3(domain, pasid);
3622         spin_unlock_irqrestore(&domain->lock, flags);
3623
3624         return ret;
3625 }
3626 EXPORT_SYMBOL(amd_iommu_domain_clear_gcr3);
3627
3628 int amd_iommu_complete_ppr(struct pci_dev *pdev, int pasid,
3629                            int status, int tag)
3630 {
3631         struct iommu_dev_data *dev_data;
3632         struct amd_iommu *iommu;
3633         struct iommu_cmd cmd;
3634
3635         INC_STATS_COUNTER(complete_ppr);
3636
3637         dev_data = get_dev_data(&pdev->dev);
3638         iommu    = amd_iommu_rlookup_table[dev_data->devid];
3639
3640         build_complete_ppr(&cmd, dev_data->devid, pasid, status,
3641                            tag, dev_data->pri_tlp);
3642
3643         return iommu_queue_command(iommu, &cmd);
3644 }
3645 EXPORT_SYMBOL(amd_iommu_complete_ppr);
3646
3647 struct iommu_domain *amd_iommu_get_v2_domain(struct pci_dev *pdev)
3648 {
3649         struct protection_domain *pdomain;
3650
3651         pdomain = get_domain(&pdev->dev);
3652         if (IS_ERR(pdomain))
3653                 return NULL;
3654
3655         /* Only return IOMMUv2 domains */
3656         if (!(pdomain->flags & PD_IOMMUV2_MASK))
3657                 return NULL;
3658
3659         return &pdomain->domain;
3660 }
3661 EXPORT_SYMBOL(amd_iommu_get_v2_domain);
3662
3663 void amd_iommu_enable_device_erratum(struct pci_dev *pdev, u32 erratum)
3664 {
3665         struct iommu_dev_data *dev_data;
3666
3667         if (!amd_iommu_v2_supported())
3668                 return;
3669
3670         dev_data = get_dev_data(&pdev->dev);
3671         dev_data->errata |= (1 << erratum);
3672 }
3673 EXPORT_SYMBOL(amd_iommu_enable_device_erratum);
3674
3675 int amd_iommu_device_info(struct pci_dev *pdev,
3676                           struct amd_iommu_device_info *info)
3677 {
3678         int max_pasids;
3679         int pos;
3680
3681         if (pdev == NULL || info == NULL)
3682                 return -EINVAL;
3683
3684         if (!amd_iommu_v2_supported())
3685                 return -EINVAL;
3686
3687         memset(info, 0, sizeof(*info));
3688
3689         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_ATS);
3690         if (pos)
3691                 info->flags |= AMD_IOMMU_DEVICE_FLAG_ATS_SUP;
3692
3693         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
3694         if (pos)
3695                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PRI_SUP;
3696
3697         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PASID);
3698         if (pos) {
3699                 int features;
3700
3701                 max_pasids = 1 << (9 * (amd_iommu_max_glx_val + 1));
3702                 max_pasids = min(max_pasids, (1 << 20));
3703
3704                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PASID_SUP;
3705                 info->max_pasids = min(pci_max_pasids(pdev), max_pasids);
3706
3707                 features = pci_pasid_features(pdev);
3708                 if (features & PCI_PASID_CAP_EXEC)
3709                         info->flags |= AMD_IOMMU_DEVICE_FLAG_EXEC_SUP;
3710                 if (features & PCI_PASID_CAP_PRIV)
3711                         info->flags |= AMD_IOMMU_DEVICE_FLAG_PRIV_SUP;
3712         }
3713
3714         return 0;
3715 }
3716 EXPORT_SYMBOL(amd_iommu_device_info);
3717
3718 #ifdef CONFIG_IRQ_REMAP
3719
3720 /*****************************************************************************
3721  *
3722  * Interrupt Remapping Implementation
3723  *
3724  *****************************************************************************/
3725
3726 union irte {
3727         u32 val;
3728         struct {
3729                 u32 valid       : 1,
3730                     no_fault    : 1,
3731                     int_type    : 3,
3732                     rq_eoi      : 1,
3733                     dm          : 1,
3734                     rsvd_1      : 1,
3735                     destination : 8,
3736                     vector      : 8,
3737                     rsvd_2      : 8;
3738         } fields;
3739 };
3740
3741 struct irq_2_irte {
3742         u16 devid; /* Device ID for IRTE table */
3743         u16 index; /* Index into IRTE table*/
3744 };
3745
3746 struct amd_ir_data {
3747         struct irq_2_irte                       irq_2_irte;
3748         union irte                              irte_entry;
3749         union {
3750                 struct msi_msg                  msi_entry;
3751         };
3752 };
3753
3754 static struct irq_chip amd_ir_chip;
3755
3756 #define DTE_IRQ_PHYS_ADDR_MASK  (((1ULL << 45)-1) << 6)
3757 #define DTE_IRQ_REMAP_INTCTL    (2ULL << 60)
3758 #define DTE_IRQ_TABLE_LEN       (8ULL << 1)
3759 #define DTE_IRQ_REMAP_ENABLE    1ULL
3760
3761 static void set_dte_irq_entry(u16 devid, struct irq_remap_table *table)
3762 {
3763         u64 dte;
3764
3765         dte     = amd_iommu_dev_table[devid].data[2];
3766         dte     &= ~DTE_IRQ_PHYS_ADDR_MASK;
3767         dte     |= virt_to_phys(table->table);
3768         dte     |= DTE_IRQ_REMAP_INTCTL;
3769         dte     |= DTE_IRQ_TABLE_LEN;
3770         dte     |= DTE_IRQ_REMAP_ENABLE;
3771
3772         amd_iommu_dev_table[devid].data[2] = dte;
3773 }
3774
3775 #define IRTE_ALLOCATED (~1U)
3776
3777 static struct irq_remap_table *get_irq_table(u16 devid, bool ioapic)
3778 {
3779         struct irq_remap_table *table = NULL;
3780         struct amd_iommu *iommu;
3781         unsigned long flags;
3782         u16 alias;
3783
3784         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
3785
3786         iommu = amd_iommu_rlookup_table[devid];
3787         if (!iommu)
3788                 goto out_unlock;
3789
3790         table = irq_lookup_table[devid];
3791         if (table)
3792                 goto out;
3793
3794         alias = amd_iommu_alias_table[devid];
3795         table = irq_lookup_table[alias];
3796         if (table) {
3797                 irq_lookup_table[devid] = table;
3798                 set_dte_irq_entry(devid, table);
3799                 iommu_flush_dte(iommu, devid);
3800                 goto out;
3801         }
3802
3803         /* Nothing there yet, allocate new irq remapping table */
3804         table = kzalloc(sizeof(*table), GFP_ATOMIC);
3805         if (!table)
3806                 goto out;
3807
3808         /* Initialize table spin-lock */
3809         spin_lock_init(&table->lock);
3810
3811         if (ioapic)
3812                 /* Keep the first 32 indexes free for IOAPIC interrupts */
3813                 table->min_index = 32;
3814
3815         table->table = kmem_cache_alloc(amd_iommu_irq_cache, GFP_ATOMIC);
3816         if (!table->table) {
3817                 kfree(table);
3818                 table = NULL;
3819                 goto out;
3820         }
3821
3822         memset(table->table, 0, MAX_IRQS_PER_TABLE * sizeof(u32));
3823
3824         if (ioapic) {
3825                 int i;
3826
3827                 for (i = 0; i < 32; ++i)
3828                         table->table[i] = IRTE_ALLOCATED;
3829         }
3830
3831         irq_lookup_table[devid] = table;
3832         set_dte_irq_entry(devid, table);
3833         iommu_flush_dte(iommu, devid);
3834         if (devid != alias) {
3835                 irq_lookup_table[alias] = table;
3836                 set_dte_irq_entry(alias, table);
3837                 iommu_flush_dte(iommu, alias);
3838         }
3839
3840 out:
3841         iommu_completion_wait(iommu);
3842
3843 out_unlock:
3844         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
3845
3846         return table;
3847 }
3848
3849 static int alloc_irq_index(u16 devid, int count)
3850 {
3851         struct irq_remap_table *table;
3852         unsigned long flags;
3853         int index, c;
3854
3855         table = get_irq_table(devid, false);
3856         if (!table)
3857                 return -ENODEV;
3858
3859         spin_lock_irqsave(&table->lock, flags);
3860
3861         /* Scan table for free entries */
3862         for (c = 0, index = table->min_index;
3863              index < MAX_IRQS_PER_TABLE;
3864              ++index) {
3865                 if (table->table[index] == 0)
3866                         c += 1;
3867                 else
3868                         c = 0;
3869
3870                 if (c == count) {
3871                         for (; c != 0; --c)
3872                                 table->table[index - c + 1] = IRTE_ALLOCATED;
3873
3874                         index -= count - 1;
3875                         goto out;
3876                 }
3877         }
3878
3879         index = -ENOSPC;
3880
3881 out:
3882         spin_unlock_irqrestore(&table->lock, flags);
3883
3884         return index;
3885 }
3886
3887 static int modify_irte(u16 devid, int index, union irte irte)
3888 {
3889         struct irq_remap_table *table;
3890         struct amd_iommu *iommu;
3891         unsigned long flags;
3892
3893         iommu = amd_iommu_rlookup_table[devid];
3894         if (iommu == NULL)
3895                 return -EINVAL;
3896
3897         table = get_irq_table(devid, false);
3898         if (!table)
3899                 return -ENOMEM;
3900
3901         spin_lock_irqsave(&table->lock, flags);
3902         table->table[index] = irte.val;
3903         spin_unlock_irqrestore(&table->lock, flags);
3904
3905         iommu_flush_irt(iommu, devid);
3906         iommu_completion_wait(iommu);
3907
3908         return 0;
3909 }
3910
3911 static void free_irte(u16 devid, int index)
3912 {
3913         struct irq_remap_table *table;
3914         struct amd_iommu *iommu;
3915         unsigned long flags;
3916
3917         iommu = amd_iommu_rlookup_table[devid];
3918         if (iommu == NULL)
3919                 return;
3920
3921         table = get_irq_table(devid, false);
3922         if (!table)
3923                 return;
3924
3925         spin_lock_irqsave(&table->lock, flags);
3926         table->table[index] = 0;
3927         spin_unlock_irqrestore(&table->lock, flags);
3928
3929         iommu_flush_irt(iommu, devid);
3930         iommu_completion_wait(iommu);
3931 }
3932
3933 static int get_devid(struct irq_alloc_info *info)
3934 {
3935         int devid = -1;
3936
3937         switch (info->type) {
3938         case X86_IRQ_ALLOC_TYPE_IOAPIC:
3939                 devid     = get_ioapic_devid(info->ioapic_id);
3940                 break;
3941         case X86_IRQ_ALLOC_TYPE_HPET:
3942                 devid     = get_hpet_devid(info->hpet_id);
3943                 break;
3944         case X86_IRQ_ALLOC_TYPE_MSI:
3945         case X86_IRQ_ALLOC_TYPE_MSIX:
3946                 devid = get_device_id(&info->msi_dev->dev);
3947                 break;
3948         default:
3949                 BUG_ON(1);
3950                 break;
3951         }
3952
3953         return devid;
3954 }
3955
3956 static struct irq_domain *get_ir_irq_domain(struct irq_alloc_info *info)
3957 {
3958         struct amd_iommu *iommu;
3959         int devid;
3960
3961         if (!info)
3962                 return NULL;
3963
3964         devid = get_devid(info);
3965         if (devid >= 0) {
3966                 iommu = amd_iommu_rlookup_table[devid];
3967                 if (iommu)
3968                         return iommu->ir_domain;
3969         }
3970
3971         return NULL;
3972 }
3973
3974 static struct irq_domain *get_irq_domain(struct irq_alloc_info *info)
3975 {
3976         struct amd_iommu *iommu;
3977         int devid;
3978
3979         if (!info)
3980                 return NULL;
3981
3982         switch (info->type) {
3983         case X86_IRQ_ALLOC_TYPE_MSI:
3984         case X86_IRQ_ALLOC_TYPE_MSIX:
3985                 devid = get_device_id(&info->msi_dev->dev);
3986                 if (devid < 0)
3987                         return NULL;
3988
3989                 iommu = amd_iommu_rlookup_table[devid];
3990                 if (iommu)
3991                         return iommu->msi_domain;
3992                 break;
3993         default:
3994                 break;
3995         }
3996
3997         return NULL;
3998 }
3999
4000 struct irq_remap_ops amd_iommu_irq_ops = {
4001         .prepare                = amd_iommu_prepare,
4002         .enable                 = amd_iommu_enable,
4003         .disable                = amd_iommu_disable,
4004         .reenable               = amd_iommu_reenable,
4005         .enable_faulting        = amd_iommu_enable_faulting,
4006         .get_ir_irq_domain      = get_ir_irq_domain,
4007         .get_irq_domain         = get_irq_domain,
4008 };
4009
4010 static void irq_remapping_prepare_irte(struct amd_ir_data *data,
4011                                        struct irq_cfg *irq_cfg,
4012                                        struct irq_alloc_info *info,
4013                                        int devid, int index, int sub_handle)
4014 {
4015         struct irq_2_irte *irte_info = &data->irq_2_irte;
4016         struct msi_msg *msg = &data->msi_entry;
4017         union irte *irte = &data->irte_entry;
4018         struct IO_APIC_route_entry *entry;
4019
4020         data->irq_2_irte.devid = devid;
4021         data->irq_2_irte.index = index + sub_handle;
4022
4023         /* Setup IRTE for IOMMU */
4024         irte->val = 0;
4025         irte->fields.vector      = irq_cfg->vector;
4026         irte->fields.int_type    = apic->irq_delivery_mode;
4027         irte->fields.destination = irq_cfg->dest_apicid;
4028         irte->fields.dm          = apic->irq_dest_mode;
4029         irte->fields.valid       = 1;
4030
4031         switch (info->type) {
4032         case X86_IRQ_ALLOC_TYPE_IOAPIC:
4033                 /* Setup IOAPIC entry */
4034                 entry = info->ioapic_entry;
4035                 info->ioapic_entry = NULL;
4036                 memset(entry, 0, sizeof(*entry));
4037                 entry->vector        = index;
4038                 entry->mask          = 0;
4039                 entry->trigger       = info->ioapic_trigger;
4040                 entry->polarity      = info->ioapic_polarity;
4041                 /* Mask level triggered irqs. */
4042                 if (info->ioapic_trigger)
4043                         entry->mask = 1;
4044                 break;
4045
4046         case X86_IRQ_ALLOC_TYPE_HPET:
4047         case X86_IRQ_ALLOC_TYPE_MSI:
4048         case X86_IRQ_ALLOC_TYPE_MSIX:
4049                 msg->address_hi = MSI_ADDR_BASE_HI;
4050                 msg->address_lo = MSI_ADDR_BASE_LO;
4051                 msg->data = irte_info->index;
4052                 break;
4053
4054         default:
4055                 BUG_ON(1);
4056                 break;
4057         }
4058 }
4059
4060 static int irq_remapping_alloc(struct irq_domain *domain, unsigned int virq,
4061                                unsigned int nr_irqs, void *arg)
4062 {
4063         struct irq_alloc_info *info = arg;
4064         struct irq_data *irq_data;
4065         struct amd_ir_data *data;
4066         struct irq_cfg *cfg;
4067         int i, ret, devid;
4068         int index = -1;
4069
4070         if (!info)
4071                 return -EINVAL;
4072         if (nr_irqs > 1 && info->type != X86_IRQ_ALLOC_TYPE_MSI &&
4073             info->type != X86_IRQ_ALLOC_TYPE_MSIX)
4074                 return -EINVAL;
4075
4076         /*
4077          * With IRQ remapping enabled, don't need contiguous CPU vectors
4078          * to support multiple MSI interrupts.
4079          */
4080         if (info->type == X86_IRQ_ALLOC_TYPE_MSI)
4081                 info->flags &= ~X86_IRQ_ALLOC_CONTIGUOUS_VECTORS;
4082
4083         devid = get_devid(info);
4084         if (devid < 0)
4085                 return -EINVAL;
4086
4087         ret = irq_domain_alloc_irqs_parent(domain, virq, nr_irqs, arg);
4088         if (ret < 0)
4089                 return ret;
4090
4091         if (info->type == X86_IRQ_ALLOC_TYPE_IOAPIC) {
4092                 if (get_irq_table(devid, true))
4093                         index = info->ioapic_pin;
4094                 else
4095                         ret = -ENOMEM;
4096         } else {
4097                 index = alloc_irq_index(devid, nr_irqs);
4098         }
4099         if (index < 0) {
4100                 pr_warn("Failed to allocate IRTE\n");
4101                 goto out_free_parent;
4102         }
4103
4104         for (i = 0; i < nr_irqs; i++) {
4105                 irq_data = irq_domain_get_irq_data(domain, virq + i);
4106                 cfg = irqd_cfg(irq_data);
4107                 if (!irq_data || !cfg) {
4108                         ret = -EINVAL;
4109                         goto out_free_data;
4110                 }
4111
4112                 ret = -ENOMEM;
4113                 data = kzalloc(sizeof(*data), GFP_KERNEL);
4114                 if (!data)
4115                         goto out_free_data;
4116
4117                 irq_data->hwirq = (devid << 16) + i;
4118                 irq_data->chip_data = data;
4119                 irq_data->chip = &amd_ir_chip;
4120                 irq_remapping_prepare_irte(data, cfg, info, devid, index, i);
4121                 irq_set_status_flags(virq + i, IRQ_MOVE_PCNTXT);
4122         }
4123
4124         return 0;
4125
4126 out_free_data:
4127         for (i--; i >= 0; i--) {
4128                 irq_data = irq_domain_get_irq_data(domain, virq + i);
4129                 if (irq_data)
4130                         kfree(irq_data->chip_data);
4131         }
4132         for (i = 0; i < nr_irqs; i++)
4133                 free_irte(devid, index + i);
4134 out_free_parent:
4135         irq_domain_free_irqs_common(domain, virq, nr_irqs);
4136         return ret;
4137 }
4138
4139 static void irq_remapping_free(struct irq_domain *domain, unsigned int virq,
4140                                unsigned int nr_irqs)
4141 {
4142         struct irq_2_irte *irte_info;
4143         struct irq_data *irq_data;
4144         struct amd_ir_data *data;
4145         int i;
4146
4147         for (i = 0; i < nr_irqs; i++) {
4148                 irq_data = irq_domain_get_irq_data(domain, virq  + i);
4149                 if (irq_data && irq_data->chip_data) {
4150                         data = irq_data->chip_data;
4151                         irte_info = &data->irq_2_irte;
4152                         free_irte(irte_info->devid, irte_info->index);
4153                         kfree(data);
4154                 }
4155         }
4156         irq_domain_free_irqs_common(domain, virq, nr_irqs);
4157 }
4158
4159 static void irq_remapping_activate(struct irq_domain *domain,
4160                                    struct irq_data *irq_data)
4161 {
4162         struct amd_ir_data *data = irq_data->chip_data;
4163         struct irq_2_irte *irte_info = &data->irq_2_irte;
4164
4165         modify_irte(irte_info->devid, irte_info->index, data->irte_entry);
4166 }
4167
4168 static void irq_remapping_deactivate(struct irq_domain *domain,
4169                                      struct irq_data *irq_data)
4170 {
4171         struct amd_ir_data *data = irq_data->chip_data;
4172         struct irq_2_irte *irte_info = &data->irq_2_irte;
4173         union irte entry;
4174
4175         entry.val = 0;
4176         modify_irte(irte_info->devid, irte_info->index, data->irte_entry);
4177 }
4178
4179 static struct irq_domain_ops amd_ir_domain_ops = {
4180         .alloc = irq_remapping_alloc,
4181         .free = irq_remapping_free,
4182         .activate = irq_remapping_activate,
4183         .deactivate = irq_remapping_deactivate,
4184 };
4185
4186 static int amd_ir_set_affinity(struct irq_data *data,
4187                                const struct cpumask *mask, bool force)
4188 {
4189         struct amd_ir_data *ir_data = data->chip_data;
4190         struct irq_2_irte *irte_info = &ir_data->irq_2_irte;
4191         struct irq_cfg *cfg = irqd_cfg(data);
4192         struct irq_data *parent = data->parent_data;
4193         int ret;
4194
4195         ret = parent->chip->irq_set_affinity(parent, mask, force);
4196         if (ret < 0 || ret == IRQ_SET_MASK_OK_DONE)
4197                 return ret;
4198
4199         /*
4200          * Atomically updates the IRTE with the new destination, vector
4201          * and flushes the interrupt entry cache.
4202          */
4203         ir_data->irte_entry.fields.vector = cfg->vector;
4204         ir_data->irte_entry.fields.destination = cfg->dest_apicid;
4205         modify_irte(irte_info->devid, irte_info->index, ir_data->irte_entry);
4206
4207         /*
4208          * After this point, all the interrupts will start arriving
4209          * at the new destination. So, time to cleanup the previous
4210          * vector allocation.
4211          */
4212         send_cleanup_vector(cfg);
4213
4214         return IRQ_SET_MASK_OK_DONE;
4215 }
4216
4217 static void ir_compose_msi_msg(struct irq_data *irq_data, struct msi_msg *msg)
4218 {
4219         struct amd_ir_data *ir_data = irq_data->chip_data;
4220
4221         *msg = ir_data->msi_entry;
4222 }
4223
4224 static struct irq_chip amd_ir_chip = {
4225         .irq_ack = ir_ack_apic_edge,
4226         .irq_set_affinity = amd_ir_set_affinity,
4227         .irq_compose_msi_msg = ir_compose_msi_msg,
4228 };
4229
4230 int amd_iommu_create_irq_domain(struct amd_iommu *iommu)
4231 {
4232         iommu->ir_domain = irq_domain_add_tree(NULL, &amd_ir_domain_ops, iommu);
4233         if (!iommu->ir_domain)
4234                 return -ENOMEM;
4235
4236         iommu->ir_domain->parent = arch_get_ir_parent_domain();
4237         iommu->msi_domain = arch_create_msi_irq_domain(iommu->ir_domain);
4238
4239         return 0;
4240 }
4241 #endif