drivers/iommu/amd_iommu.c

   1 /*
   2  * Copyright (C) 2007-2010 Advanced Micro Devices, Inc.
   3  * Author: Joerg Roedel <jroedel@suse.de>
   4  *         Leo Duran <leo.duran@amd.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify it
   7  * under the terms of the GNU General Public License version 2 as published
   8  * by the Free Software Foundation.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307 USA
  18  */
  19
  20 #include <linux/ratelimit.h>
  21 #include <linux/pci.h>
  22 #include <linux/pci-ats.h>
  23 #include <linux/bitmap.h>
  24 #include <linux/slab.h>
  25 #include <linux/debugfs.h>
  26 #include <linux/scatterlist.h>
  27 #include <linux/dma-mapping.h>
  28 #include <linux/iommu-helper.h>
  29 #include <linux/iommu.h>
  30 #include <linux/delay.h>
  31 #include <linux/amd-iommu.h>
  32 #include <linux/notifier.h>
  33 #include <linux/export.h>
  34 #include <linux/irq.h>
  35 #include <linux/msi.h>
  36 #include <linux/dma-contiguous.h>
  37 #include <asm/irq_remapping.h>
  38 #include <asm/io_apic.h>
  39 #include <asm/apic.h>
  40 #include <asm/hw_irq.h>
  41 #include <asm/msidef.h>
  42 #include <asm/proto.h>
  43 #include <asm/iommu.h>
  44 #include <asm/gart.h>
  45 #include <asm/dma.h>
  46
  47 #include "amd_iommu_proto.h"
  48 #include "amd_iommu_types.h"
  49 #include "irq_remapping.h"
  50
  51 #define CMD_SET_TYPE(cmd, t) ((cmd)->data[1] |= ((t) << 28))
  52
  53 #define LOOP_TIMEOUT    100000
  54
  55 /*
  56  * This bitmap is used to advertise the page sizes our hardware support
  57  * to the IOMMU core, which will then use this information to split
  58  * physically contiguous memory regions it is mapping into page sizes
  59  * that we support.
  60  *
  61  * 512GB Pages are not supported due to a hardware bug
  62  */
  63 #define AMD_IOMMU_PGSIZES       ((~0xFFFUL) & ~(2ULL << 38))
  64
  65 static DEFINE_RWLOCK(amd_iommu_devtable_lock);
  66
  67 /* A list of preallocated protection domains */
  68 static LIST_HEAD(iommu_pd_list);
  69 static DEFINE_SPINLOCK(iommu_pd_list_lock);
  70
  71 /* List of all available dev_data structures */
  72 static LIST_HEAD(dev_data_list);
  73 static DEFINE_SPINLOCK(dev_data_list_lock);
  74
  75 LIST_HEAD(ioapic_map);
  76 LIST_HEAD(hpet_map);
  77
  78 /*
  79  * Domain for untranslated devices - only allocated
  80  * if iommu=pt passed on kernel cmd line.
  81  */
  82 static struct protection_domain *pt_domain;
  83
  84 static const struct iommu_ops amd_iommu_ops;
  85
  86 static ATOMIC_NOTIFIER_HEAD(ppr_notifier);
  87 int amd_iommu_max_glx_val = -1;
  88
  89 static struct dma_map_ops amd_iommu_dma_ops;
  90
  91 /*
  92  * This struct contains device specific data for the IOMMU
  93  */
  94 struct iommu_dev_data {
  95         struct list_head list;            /* For domain->dev_list */
  96         struct list_head dev_data_list;   /* For global dev_data_list */
  97         struct list_head alias_list;      /* Link alias-groups together */
  98         struct iommu_dev_data *alias_data;/* The alias dev_data */
  99         struct protection_domain *domain; /* Domain the device is bound to */
 100         u16 devid;                        /* PCI Device ID */
 101         bool iommu_v2;                    /* Device can make use of IOMMUv2 */
 102         bool passthrough;                 /* Default for device is pt_domain */
 103         struct {
 104                 bool enabled;
 105                 int qdep;
 106         } ats;                            /* ATS state */
 107         bool pri_tlp;                     /* PASID TLB required for
 108                                              PPR completions */
 109         u32 errata;                       /* Bitmap for errata to apply */
 110 };
 111
 112 /*
 113  * general struct to manage commands send to an IOMMU
 114  */
 115 struct iommu_cmd {
 116         u32 data[4];
 117 };
 118
 119 struct kmem_cache *amd_iommu_irq_cache;
 120
 121 static void update_domain(struct protection_domain *domain);
 122 static int __init alloc_passthrough_domain(void);
 123
 124 /****************************************************************************
 125  *
 126  * Helper functions
 127  *
 128  ****************************************************************************/
 129
 130 static struct iommu_dev_data *alloc_dev_data(u16 devid)
 131 {
 132         struct iommu_dev_data *dev_data;
 133         unsigned long flags;
 134
 135         dev_data = kzalloc(sizeof(*dev_data), GFP_KERNEL);
 136         if (!dev_data)
 137                 return NULL;
 138
 139         INIT_LIST_HEAD(&dev_data->alias_list);
 140
 141         dev_data->devid = devid;
 142
 143         spin_lock_irqsave(&dev_data_list_lock, flags);
 144         list_add_tail(&dev_data->dev_data_list, &dev_data_list);
 145         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 146
 147         return dev_data;
 148 }
 149
 150 static void free_dev_data(struct iommu_dev_data *dev_data)
 151 {
 152         unsigned long flags;
 153
 154         spin_lock_irqsave(&dev_data_list_lock, flags);
 155         list_del(&dev_data->dev_data_list);
 156         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 157
 158         kfree(dev_data);
 159 }
 160
 161 static struct iommu_dev_data *search_dev_data(u16 devid)
 162 {
 163         struct iommu_dev_data *dev_data;
 164         unsigned long flags;
 165
 166         spin_lock_irqsave(&dev_data_list_lock, flags);
 167         list_for_each_entry(dev_data, &dev_data_list, dev_data_list) {
 168                 if (dev_data->devid == devid)
 169                         goto out_unlock;
 170         }
 171
 172         dev_data = NULL;
 173
 174 out_unlock:
 175         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 176
 177         return dev_data;
 178 }
 179
 180 static struct iommu_dev_data *find_dev_data(u16 devid)
 181 {
 182         struct iommu_dev_data *dev_data;
 183
 184         dev_data = search_dev_data(devid);
 185
 186         if (dev_data == NULL)
 187                 dev_data = alloc_dev_data(devid);
 188
 189         return dev_data;
 190 }
 191
 192 static inline u16 get_device_id(struct device *dev)
 193 {
 194         struct pci_dev *pdev = to_pci_dev(dev);
 195
 196         return PCI_DEVID(pdev->bus->number, pdev->devfn);
 197 }
 198
 199 static struct iommu_dev_data *get_dev_data(struct device *dev)
 200 {
 201         return dev->archdata.iommu;
 202 }
 203
 204 static bool pci_iommuv2_capable(struct pci_dev *pdev)
 205 {
 206         static const int caps[] = {
 207                 PCI_EXT_CAP_ID_ATS,
 208                 PCI_EXT_CAP_ID_PRI,
 209                 PCI_EXT_CAP_ID_PASID,
 210         };
 211         int i, pos;
 212
 213         for (i = 0; i < 3; ++i) {
 214                 pos = pci_find_ext_capability(pdev, caps[i]);
 215                 if (pos == 0)
 216                         return false;
 217         }
 218
 219         return true;
 220 }
 221
 222 static bool pdev_pri_erratum(struct pci_dev *pdev, u32 erratum)
 223 {
 224         struct iommu_dev_data *dev_data;
 225
 226         dev_data = get_dev_data(&pdev->dev);
 227
 228         return dev_data->errata & (1 << erratum) ? true : false;
 229 }
 230
 231 /*
 232  * In this function the list of preallocated protection domains is traversed to
 233  * find the domain for a specific device
 234  */
 235 static struct dma_ops_domain *find_protection_domain(u16 devid)
 236 {
 237         struct dma_ops_domain *entry, *ret = NULL;
 238         unsigned long flags;
 239         u16 alias = amd_iommu_alias_table[devid];
 240
 241         if (list_empty(&iommu_pd_list))
 242                 return NULL;
 243
 244         spin_lock_irqsave(&iommu_pd_list_lock, flags);
 245
 246         list_for_each_entry(entry, &iommu_pd_list, list) {
 247                 if (entry->target_dev == devid ||
 248                     entry->target_dev == alias) {
 249                         ret = entry;
 250                         break;
 251                 }
 252         }
 253
 254         spin_unlock_irqrestore(&iommu_pd_list_lock, flags);
 255
 256         return ret;
 257 }
 258
 259 /*
 260  * This function checks if the driver got a valid device from the caller to
 261  * avoid dereferencing invalid pointers.
 262  */
 263 static bool check_device(struct device *dev)
 264 {
 265         u16 devid;
 266
 267         if (!dev || !dev->dma_mask)
 268                 return false;
 269
 270         /* No PCI device */
 271         if (!dev_is_pci(dev))
 272                 return false;
 273
 274         devid = get_device_id(dev);
 275
 276         /* Out of our scope? */
 277         if (devid > amd_iommu_last_bdf)
 278                 return false;
 279
 280         if (amd_iommu_rlookup_table[devid] == NULL)
 281                 return false;
 282
 283         return true;
 284 }
 285
 286 static void init_iommu_group(struct device *dev)
 287 {
 288         struct iommu_group *group;
 289
 290         group = iommu_group_get_for_dev(dev);
 291         if (!IS_ERR(group))
 292                 iommu_group_put(group);
 293 }
 294
 295 static int __last_alias(struct pci_dev *pdev, u16 alias, void *data)
 296 {
 297         *(u16 *)data = alias;
 298         return 0;
 299 }
 300
 301 static u16 get_alias(struct device *dev)
 302 {
 303         struct pci_dev *pdev = to_pci_dev(dev);
 304         u16 devid, ivrs_alias, pci_alias;
 305
 306         devid = get_device_id(dev);
 307         ivrs_alias = amd_iommu_alias_table[devid];
 308         pci_for_each_dma_alias(pdev, __last_alias, &pci_alias);
 309
 310         if (ivrs_alias == pci_alias)
 311                 return ivrs_alias;
 312
 313         /*
 314          * DMA alias showdown
 315          *
 316          * The IVRS is fairly reliable in telling us about aliases, but it
 317          * can't know about every screwy device.  If we don't have an IVRS
 318          * reported alias, use the PCI reported alias.  In that case we may
 319          * still need to initialize the rlookup and dev_table entries if the
 320          * alias is to a non-existent device.
 321          */
 322         if (ivrs_alias == devid) {
 323                 if (!amd_iommu_rlookup_table[pci_alias]) {
 324                         amd_iommu_rlookup_table[pci_alias] =
 325                                 amd_iommu_rlookup_table[devid];
 326                         memcpy(amd_iommu_dev_table[pci_alias].data,
 327                                amd_iommu_dev_table[devid].data,
 328                                sizeof(amd_iommu_dev_table[pci_alias].data));
 329                 }
 330
 331                 return pci_alias;
 332         }
 333
 334         pr_info("AMD-Vi: Using IVRS reported alias %02x:%02x.%d "
 335                 "for device %s[%04x:%04x], kernel reported alias "
 336                 "%02x:%02x.%d\n", PCI_BUS_NUM(ivrs_alias), PCI_SLOT(ivrs_alias),
 337                 PCI_FUNC(ivrs_alias), dev_name(dev), pdev->vendor, pdev->device,
 338                 PCI_BUS_NUM(pci_alias), PCI_SLOT(pci_alias),
 339                 PCI_FUNC(pci_alias));
 340
 341         /*
 342          * If we don't have a PCI DMA alias and the IVRS alias is on the same
 343          * bus, then the IVRS table may know about a quirk that we don't.
 344          */
 345         if (pci_alias == devid &&
 346             PCI_BUS_NUM(ivrs_alias) == pdev->bus->number) {
 347                 pdev->dev_flags |= PCI_DEV_FLAGS_DMA_ALIAS_DEVFN;
 348                 pdev->dma_alias_devfn = ivrs_alias & 0xff;
 349                 pr_info("AMD-Vi: Added PCI DMA alias %02x.%d for %s\n",
 350                         PCI_SLOT(ivrs_alias), PCI_FUNC(ivrs_alias),
 351                         dev_name(dev));
 352         }
 353
 354         return ivrs_alias;
 355 }
 356
 357 static int iommu_init_device(struct device *dev)
 358 {
 359         struct pci_dev *pdev = to_pci_dev(dev);
 360         struct iommu_dev_data *dev_data;
 361         u16 alias;
 362
 363         if (dev->archdata.iommu)
 364                 return 0;
 365
 366         dev_data = find_dev_data(get_device_id(dev));
 367         if (!dev_data)
 368                 return -ENOMEM;
 369
 370         alias = get_alias(dev);
 371
 372         if (alias != dev_data->devid) {
 373                 struct iommu_dev_data *alias_data;
 374
 375                 alias_data = find_dev_data(alias);
 376                 if (alias_data == NULL) {
 377                         pr_err("AMD-Vi: Warning: Unhandled device %s\n",
 378                                         dev_name(dev));
 379                         free_dev_data(dev_data);
 380                         return -ENOTSUPP;
 381                 }
 382                 dev_data->alias_data = alias_data;
 383
 384                 /* Add device to the alias_list */
 385                 list_add(&dev_data->alias_list, &alias_data->alias_list);
 386         }
 387
 388         if (pci_iommuv2_capable(pdev)) {
 389                 struct amd_iommu *iommu;
 390
 391                 iommu              = amd_iommu_rlookup_table[dev_data->devid];
 392                 dev_data->iommu_v2 = iommu->is_iommu_v2;
 393         }
 394
 395         dev->archdata.iommu = dev_data;
 396
 397         iommu_device_link(amd_iommu_rlookup_table[dev_data->devid]->iommu_dev,
 398                           dev);
 399
 400         return 0;
 401 }
 402
 403 static void iommu_ignore_device(struct device *dev)
 404 {
 405         u16 devid, alias;
 406
 407         devid = get_device_id(dev);
 408         alias = amd_iommu_alias_table[devid];
 409
 410         memset(&amd_iommu_dev_table[devid], 0, sizeof(struct dev_table_entry));
 411         memset(&amd_iommu_dev_table[alias], 0, sizeof(struct dev_table_entry));
 412
 413         amd_iommu_rlookup_table[devid] = NULL;
 414         amd_iommu_rlookup_table[alias] = NULL;
 415 }
 416
 417 static void iommu_uninit_device(struct device *dev)
 418 {
 419         struct iommu_dev_data *dev_data = search_dev_data(get_device_id(dev));
 420
 421         if (!dev_data)
 422                 return;
 423
 424         iommu_device_unlink(amd_iommu_rlookup_table[dev_data->devid]->iommu_dev,
 425                             dev);
 426
 427         iommu_group_remove_device(dev);
 428
 429         /* Unlink from alias, it may change if another device is re-plugged */
 430         dev_data->alias_data = NULL;
 431
 432         /*
 433          * We keep dev_data around for unplugged devices and reuse it when the
 434          * device is re-plugged - not doing so would introduce a ton of races.
 435          */
 436 }
 437
 438 void __init amd_iommu_uninit_devices(void)
 439 {
 440         struct iommu_dev_data *dev_data, *n;
 441         struct pci_dev *pdev = NULL;
 442
 443         for_each_pci_dev(pdev) {
 444
 445                 if (!check_device(&pdev->dev))
 446                         continue;
 447
 448                 iommu_uninit_device(&pdev->dev);
 449         }
 450
 451         /* Free all of our dev_data structures */
 452         list_for_each_entry_safe(dev_data, n, &dev_data_list, dev_data_list)
 453                 free_dev_data(dev_data);
 454 }
 455
 456 int __init amd_iommu_init_devices(void)
 457 {
 458         struct pci_dev *pdev = NULL;
 459         int ret = 0;
 460
 461         for_each_pci_dev(pdev) {
 462
 463                 if (!check_device(&pdev->dev))
 464                         continue;
 465
 466                 ret = iommu_init_device(&pdev->dev);
 467                 if (ret == -ENOTSUPP)
 468                         iommu_ignore_device(&pdev->dev);
 469                 else if (ret)
 470                         goto out_free;
 471         }
 472
 473         /*
 474          * Initialize IOMMU groups only after iommu_init_device() has
 475          * had a chance to populate any IVRS defined aliases.
 476          */
 477         for_each_pci_dev(pdev) {
 478                 if (check_device(&pdev->dev))
 479                         init_iommu_group(&pdev->dev);
 480         }
 481
 482         return 0;
 483
 484 out_free:
 485
 486         amd_iommu_uninit_devices();
 487
 488         return ret;
 489 }
 490 #ifdef CONFIG_AMD_IOMMU_STATS
 491
 492 /*
 493  * Initialization code for statistics collection
 494  */
 495
 496 DECLARE_STATS_COUNTER(compl_wait);
 497 DECLARE_STATS_COUNTER(cnt_map_single);
 498 DECLARE_STATS_COUNTER(cnt_unmap_single);
 499 DECLARE_STATS_COUNTER(cnt_map_sg);
 500 DECLARE_STATS_COUNTER(cnt_unmap_sg);
 501 DECLARE_STATS_COUNTER(cnt_alloc_coherent);
 502 DECLARE_STATS_COUNTER(cnt_free_coherent);
 503 DECLARE_STATS_COUNTER(cross_page);
 504 DECLARE_STATS_COUNTER(domain_flush_single);
 505 DECLARE_STATS_COUNTER(domain_flush_all);
 506 DECLARE_STATS_COUNTER(alloced_io_mem);
 507 DECLARE_STATS_COUNTER(total_map_requests);
 508 DECLARE_STATS_COUNTER(complete_ppr);
 509 DECLARE_STATS_COUNTER(invalidate_iotlb);
 510 DECLARE_STATS_COUNTER(invalidate_iotlb_all);
 511 DECLARE_STATS_COUNTER(pri_requests);
 512
 513 static struct dentry *stats_dir;
 514 static struct dentry *de_fflush;
 515
 516 static void amd_iommu_stats_add(struct __iommu_counter *cnt)
 517 {
 518         if (stats_dir == NULL)
 519                 return;
 520
 521         cnt->dent = debugfs_create_u64(cnt->name, 0444, stats_dir,
 522                                        &cnt->value);
 523 }
 524
 525 static void amd_iommu_stats_init(void)
 526 {
 527         stats_dir = debugfs_create_dir("amd-iommu", NULL);
 528         if (stats_dir == NULL)
 529                 return;
 530
 531         de_fflush  = debugfs_create_bool("fullflush", 0444, stats_dir,
 532                                          &amd_iommu_unmap_flush);
 533
 534         amd_iommu_stats_add(&compl_wait);
 535         amd_iommu_stats_add(&cnt_map_single);
 536         amd_iommu_stats_add(&cnt_unmap_single);
 537         amd_iommu_stats_add(&cnt_map_sg);
 538         amd_iommu_stats_add(&cnt_unmap_sg);
 539         amd_iommu_stats_add(&cnt_alloc_coherent);
 540         amd_iommu_stats_add(&cnt_free_coherent);
 541         amd_iommu_stats_add(&cross_page);
 542         amd_iommu_stats_add(&domain_flush_single);
 543         amd_iommu_stats_add(&domain_flush_all);
 544         amd_iommu_stats_add(&alloced_io_mem);
 545         amd_iommu_stats_add(&total_map_requests);
 546         amd_iommu_stats_add(&complete_ppr);
 547         amd_iommu_stats_add(&invalidate_iotlb);
 548         amd_iommu_stats_add(&invalidate_iotlb_all);
 549         amd_iommu_stats_add(&pri_requests);
 550 }
 551
 552 #endif
 553
 554 /****************************************************************************
 555  *
 556  * Interrupt handling functions
 557  *
 558  ****************************************************************************/
 559
 560 static void dump_dte_entry(u16 devid)
 561 {
 562         int i;
 563
 564         for (i = 0; i < 4; ++i)
 565                 pr_err("AMD-Vi: DTE[%d]: %016llx\n", i,
 566                         amd_iommu_dev_table[devid].data[i]);
 567 }
 568
 569 static void dump_command(unsigned long phys_addr)
 570 {
 571         struct iommu_cmd *cmd = phys_to_virt(phys_addr);
 572         int i;
 573
 574         for (i = 0; i < 4; ++i)
 575                 pr_err("AMD-Vi: CMD[%d]: %08x\n", i, cmd->data[i]);
 576 }
 577
 578 static void iommu_print_event(struct amd_iommu *iommu, void *__evt)
 579 {
 580         int type, devid, domid, flags;
 581         volatile u32 *event = __evt;
 582         int count = 0;
 583         u64 address;
 584
 585 retry:
 586         type    = (event[1] >> EVENT_TYPE_SHIFT)  & EVENT_TYPE_MASK;
 587         devid   = (event[0] >> EVENT_DEVID_SHIFT) & EVENT_DEVID_MASK;
 588         domid   = (event[1] >> EVENT_DOMID_SHIFT) & EVENT_DOMID_MASK;
 589         flags   = (event[1] >> EVENT_FLAGS_SHIFT) & EVENT_FLAGS_MASK;
 590         address = (u64)(((u64)event[3]) << 32) | event[2];
 591
 592         if (type == 0) {
 593                 /* Did we hit the erratum? */
 594                 if (++count == LOOP_TIMEOUT) {
 595                         pr_err("AMD-Vi: No event written to event log\n");
 596                         return;
 597                 }
 598                 udelay(1);
 599                 goto retry;
 600         }
 601
 602         printk(KERN_ERR "AMD-Vi: Event logged [");
 603
 604         switch (type) {
 605         case EVENT_TYPE_ILL_DEV:
 606                 printk("ILLEGAL_DEV_TABLE_ENTRY device=%02x:%02x.%x "
 607                        "address=0x%016llx flags=0x%04x]\n",
 608                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 609                        address, flags);
 610                 dump_dte_entry(devid);
 611                 break;
 612         case EVENT_TYPE_IO_FAULT:
 613                 printk("IO_PAGE_FAULT device=%02x:%02x.%x "
 614                        "domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 615                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 616                        domid, address, flags);
 617                 break;
 618         case EVENT_TYPE_DEV_TAB_ERR:
 619                 printk("DEV_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 620                        "address=0x%016llx flags=0x%04x]\n",
 621                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 622                        address, flags);
 623                 break;
 624         case EVENT_TYPE_PAGE_TAB_ERR:
 625                 printk("PAGE_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 626                        "domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 627                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 628                        domid, address, flags);
 629                 break;
 630         case EVENT_TYPE_ILL_CMD:
 631                 printk("ILLEGAL_COMMAND_ERROR address=0x%016llx]\n", address);
 632                 dump_command(address);
 633                 break;
 634         case EVENT_TYPE_CMD_HARD_ERR:
 635                 printk("COMMAND_HARDWARE_ERROR address=0x%016llx "
 636                        "flags=0x%04x]\n", address, flags);
 637                 break;
 638         case EVENT_TYPE_IOTLB_INV_TO:
 639                 printk("IOTLB_INV_TIMEOUT device=%02x:%02x.%x "
 640                        "address=0x%016llx]\n",
 641                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 642                        address);
 643                 break;
 644         case EVENT_TYPE_INV_DEV_REQ:
 645                 printk("INVALID_DEVICE_REQUEST device=%02x:%02x.%x "
 646                        "address=0x%016llx flags=0x%04x]\n",
 647                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 648                        address, flags);
 649                 break;
 650         default:
 651                 printk(KERN_ERR "UNKNOWN type=0x%02x]\n", type);
 652         }
 653
 654         memset(__evt, 0, 4 * sizeof(u32));
 655 }
 656
 657 static void iommu_poll_events(struct amd_iommu *iommu)
 658 {
 659         u32 head, tail;
 660
 661         head = readl(iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 662         tail = readl(iommu->mmio_base + MMIO_EVT_TAIL_OFFSET);
 663
 664         while (head != tail) {
 665                 iommu_print_event(iommu, iommu->evt_buf + head);
 666                 head = (head + EVENT_ENTRY_SIZE) % iommu->evt_buf_size;
 667         }
 668
 669         writel(head, iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 670 }
 671
 672 static void iommu_handle_ppr_entry(struct amd_iommu *iommu, u64 *raw)
 673 {
 674         struct amd_iommu_fault fault;
 675
 676         INC_STATS_COUNTER(pri_requests);
 677
 678         if (PPR_REQ_TYPE(raw[0]) != PPR_REQ_FAULT) {
 679                 pr_err_ratelimited("AMD-Vi: Unknown PPR request received\n");
 680                 return;
 681         }
 682
 683         fault.address   = raw[1];
 684         fault.pasid     = PPR_PASID(raw[0]);
 685         fault.device_id = PPR_DEVID(raw[0]);
 686         fault.tag       = PPR_TAG(raw[0]);
 687         fault.flags     = PPR_FLAGS(raw[0]);
 688
 689         atomic_notifier_call_chain(&ppr_notifier, 0, &fault);
 690 }
 691
 692 static void iommu_poll_ppr_log(struct amd_iommu *iommu)
 693 {
 694         u32 head, tail;
 695
 696         if (iommu->ppr_log == NULL)
 697                 return;
 698
 699         head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 700         tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 701
 702         while (head != tail) {
 703                 volatile u64 *raw;
 704                 u64 entry[2];
 705                 int i;
 706
 707                 raw = (u64 *)(iommu->ppr_log + head);
 708
 709                 /*
 710                  * Hardware bug: Interrupt may arrive before the entry is
 711                  * written to memory. If this happens we need to wait for the
 712                  * entry to arrive.
 713                  */
 714                 for (i = 0; i < LOOP_TIMEOUT; ++i) {
 715                         if (PPR_REQ_TYPE(raw[0]) != 0)
 716                                 break;
 717                         udelay(1);
 718                 }
 719
 720                 /* Avoid memcpy function-call overhead */
 721                 entry[0] = raw[0];
 722                 entry[1] = raw[1];
 723
 724                 /*
 725                  * To detect the hardware bug we need to clear the entry
 726                  * back to zero.
 727                  */
 728                 raw[0] = raw[1] = 0UL;
 729
 730                 /* Update head pointer of hardware ring-buffer */
 731                 head = (head + PPR_ENTRY_SIZE) % PPR_LOG_SIZE;
 732                 writel(head, iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 733
 734                 /* Handle PPR entry */
 735                 iommu_handle_ppr_entry(iommu, entry);
 736
 737                 /* Refresh ring-buffer information */
 738                 head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 739                 tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 740         }
 741 }
 742
 743 irqreturn_t amd_iommu_int_thread(int irq, void *data)
 744 {
 745         struct amd_iommu *iommu = (struct amd_iommu *) data;
 746         u32 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 747
 748         while (status & (MMIO_STATUS_EVT_INT_MASK | MMIO_STATUS_PPR_INT_MASK)) {
 749                 /* Enable EVT and PPR interrupts again */
 750                 writel((MMIO_STATUS_EVT_INT_MASK | MMIO_STATUS_PPR_INT_MASK),
 751                         iommu->mmio_base + MMIO_STATUS_OFFSET);
 752
 753                 if (status & MMIO_STATUS_EVT_INT_MASK) {
 754                         pr_devel("AMD-Vi: Processing IOMMU Event Log\n");
 755                         iommu_poll_events(iommu);
 756                 }
 757
 758                 if (status & MMIO_STATUS_PPR_INT_MASK) {
 759                         pr_devel("AMD-Vi: Processing IOMMU PPR Log\n");
 760                         iommu_poll_ppr_log(iommu);
 761                 }
 762
 763                 /*
 764                  * Hardware bug: ERBT1312
 765                  * When re-enabling interrupt (by writing 1
 766                  * to clear the bit), the hardware might also try to set
 767                  * the interrupt bit in the event status register.
 768                  * In this scenario, the bit will be set, and disable
 769                  * subsequent interrupts.
 770                  *
 771                  * Workaround: The IOMMU driver should read back the
 772                  * status register and check if the interrupt bits are cleared.
 773                  * If not, driver will need to go through the interrupt handler
 774                  * again and re-clear the bits
 775                  */
 776                 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 777         }
 778         return IRQ_HANDLED;
 779 }
 780
 781 irqreturn_t amd_iommu_int_handler(int irq, void *data)
 782 {
 783         return IRQ_WAKE_THREAD;
 784 }
 785
 786 /****************************************************************************
 787  *
 788  * IOMMU command queuing functions
 789  *
 790  ****************************************************************************/
 791
 792 static int wait_on_sem(volatile u64 *sem)
 793 {
 794         int i = 0;
 795
 796         while (*sem == 0 && i < LOOP_TIMEOUT) {
 797                 udelay(1);
 798                 i += 1;
 799         }
 800
 801         if (i == LOOP_TIMEOUT) {
 802                 pr_alert("AMD-Vi: Completion-Wait loop timed out\n");
 803                 return -EIO;
 804         }
 805
 806         return 0;
 807 }
 808
 809 static void copy_cmd_to_buffer(struct amd_iommu *iommu,
 810                                struct iommu_cmd *cmd,
 811                                u32 tail)
 812 {
 813         u8 *target;
 814
 815         target = iommu->cmd_buf + tail;
 816         tail   = (tail + sizeof(*cmd)) % iommu->cmd_buf_size;
 817
 818         /* Copy command to buffer */
 819         memcpy(target, cmd, sizeof(*cmd));
 820
 821         /* Tell the IOMMU about it */
 822         writel(tail, iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 823 }
 824
 825 static void build_completion_wait(struct iommu_cmd *cmd, u64 address)
 826 {
 827         WARN_ON(address & 0x7ULL);
 828
 829         memset(cmd, 0, sizeof(*cmd));
 830         cmd->data[0] = lower_32_bits(__pa(address)) | CMD_COMPL_WAIT_STORE_MASK;
 831         cmd->data[1] = upper_32_bits(__pa(address));
 832         cmd->data[2] = 1;
 833         CMD_SET_TYPE(cmd, CMD_COMPL_WAIT);
 834 }
 835
 836 static void build_inv_dte(struct iommu_cmd *cmd, u16 devid)
 837 {
 838         memset(cmd, 0, sizeof(*cmd));
 839         cmd->data[0] = devid;
 840         CMD_SET_TYPE(cmd, CMD_INV_DEV_ENTRY);
 841 }
 842
 843 static void build_inv_iommu_pages(struct iommu_cmd *cmd, u64 address,
 844                                   size_t size, u16 domid, int pde)
 845 {
 846         u64 pages;
 847         bool s;
 848
 849         pages = iommu_num_pages(address, size, PAGE_SIZE);
 850         s     = false;
 851
 852         if (pages > 1) {
 853                 /*
 854                  * If we have to flush more than one page, flush all
 855                  * TLB entries for this domain
 856                  */
 857                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 858                 s = true;
 859         }
 860
 861         address &= PAGE_MASK;
 862
 863         memset(cmd, 0, sizeof(*cmd));
 864         cmd->data[1] |= domid;
 865         cmd->data[2]  = lower_32_bits(address);
 866         cmd->data[3]  = upper_32_bits(address);
 867         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 868         if (s) /* size bit - we flush more than one 4kb page */
 869                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 870         if (pde) /* PDE bit - we want to flush everything, not only the PTEs */
 871                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 872 }
 873
 874 static void build_inv_iotlb_pages(struct iommu_cmd *cmd, u16 devid, int qdep,
 875                                   u64 address, size_t size)
 876 {
 877         u64 pages;
 878         bool s;
 879
 880         pages = iommu_num_pages(address, size, PAGE_SIZE);
 881         s     = false;
 882
 883         if (pages > 1) {
 884                 /*
 885                  * If we have to flush more than one page, flush all
 886                  * TLB entries for this domain
 887                  */
 888                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 889                 s = true;
 890         }
 891
 892         address &= PAGE_MASK;
 893
 894         memset(cmd, 0, sizeof(*cmd));
 895         cmd->data[0]  = devid;
 896         cmd->data[0] |= (qdep & 0xff) << 24;
 897         cmd->data[1]  = devid;
 898         cmd->data[2]  = lower_32_bits(address);
 899         cmd->data[3]  = upper_32_bits(address);
 900         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 901         if (s)
 902                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 903 }
 904
 905 static void build_inv_iommu_pasid(struct iommu_cmd *cmd, u16 domid, int pasid,
 906                                   u64 address, bool size)
 907 {
 908         memset(cmd, 0, sizeof(*cmd));
 909
 910         address &= ~(0xfffULL);
 911
 912         cmd->data[0]  = pasid;
 913         cmd->data[1]  = domid;
 914         cmd->data[2]  = lower_32_bits(address);
 915         cmd->data[3]  = upper_32_bits(address);
 916         cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 917         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 918         if (size)
 919                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 920         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 921 }
 922
 923 static void build_inv_iotlb_pasid(struct iommu_cmd *cmd, u16 devid, int pasid,
 924                                   int qdep, u64 address, bool size)
 925 {
 926         memset(cmd, 0, sizeof(*cmd));
 927
 928         address &= ~(0xfffULL);
 929
 930         cmd->data[0]  = devid;
 931         cmd->data[0] |= ((pasid >> 8) & 0xff) << 16;
 932         cmd->data[0] |= (qdep  & 0xff) << 24;
 933         cmd->data[1]  = devid;
 934         cmd->data[1] |= (pasid & 0xff) << 16;
 935         cmd->data[2]  = lower_32_bits(address);
 936         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 937         cmd->data[3]  = upper_32_bits(address);
 938         if (size)
 939                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 940         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 941 }
 942
 943 static void build_complete_ppr(struct iommu_cmd *cmd, u16 devid, int pasid,
 944                                int status, int tag, bool gn)
 945 {
 946         memset(cmd, 0, sizeof(*cmd));
 947
 948         cmd->data[0]  = devid;
 949         if (gn) {
 950                 cmd->data[1]  = pasid;
 951                 cmd->data[2]  = CMD_INV_IOMMU_PAGES_GN_MASK;
 952         }
 953         cmd->data[3]  = tag & 0x1ff;
 954         cmd->data[3] |= (status & PPR_STATUS_MASK) << PPR_STATUS_SHIFT;
 955
 956         CMD_SET_TYPE(cmd, CMD_COMPLETE_PPR);
 957 }
 958
 959 static void build_inv_all(struct iommu_cmd *cmd)
 960 {
 961         memset(cmd, 0, sizeof(*cmd));
 962         CMD_SET_TYPE(cmd, CMD_INV_ALL);
 963 }
 964
 965 static void build_inv_irt(struct iommu_cmd *cmd, u16 devid)
 966 {
 967         memset(cmd, 0, sizeof(*cmd));
 968         cmd->data[0] = devid;
 969         CMD_SET_TYPE(cmd, CMD_INV_IRT);
 970 }
 971
 972 /*
 973  * Writes the command to the IOMMUs command buffer and informs the
 974  * hardware about the new command.
 975  */
 976 static int iommu_queue_command_sync(struct amd_iommu *iommu,
 977                                     struct iommu_cmd *cmd,
 978                                     bool sync)
 979 {
 980         u32 left, tail, head, next_tail;
 981         unsigned long flags;
 982
 983         WARN_ON(iommu->cmd_buf_size & CMD_BUFFER_UNINITIALIZED);
 984
 985 again:
 986         spin_lock_irqsave(&iommu->lock, flags);
 987
 988         head      = readl(iommu->mmio_base + MMIO_CMD_HEAD_OFFSET);
 989         tail      = readl(iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 990         next_tail = (tail + sizeof(*cmd)) % iommu->cmd_buf_size;
 991         left      = (head - next_tail) % iommu->cmd_buf_size;
 992
 993         if (left <= 2) {
 994                 struct iommu_cmd sync_cmd;
 995                 volatile u64 sem = 0;
 996                 int ret;
 997
 998                 build_completion_wait(&sync_cmd, (u64)&sem);
 999                 copy_cmd_to_buffer(iommu, &sync_cmd, tail);
1000
1001                 spin_unlock_irqrestore(&iommu->lock, flags);
1002
1003                 if ((ret = wait_on_sem(&sem)) != 0)
1004                         return ret;
1005
1006                 goto again;
1007         }
1008
1009         copy_cmd_to_buffer(iommu, cmd, tail);
1010
1011         /* We need to sync now to make sure all commands are processed */
1012         iommu->need_sync = sync;
1013
1014         spin_unlock_irqrestore(&iommu->lock, flags);
1015
1016         return 0;
1017 }
1018
1019 static int iommu_queue_command(struct amd_iommu *iommu, struct iommu_cmd *cmd)
1020 {
1021         return iommu_queue_command_sync(iommu, cmd, true);
1022 }
1023
1024 /*
1025  * This function queues a completion wait command into the command
1026  * buffer of an IOMMU
1027  */
1028 static int iommu_completion_wait(struct amd_iommu *iommu)
1029 {
1030         struct iommu_cmd cmd;
1031         volatile u64 sem = 0;
1032         int ret;
1033
1034         if (!iommu->need_sync)
1035                 return 0;
1036
1037         build_completion_wait(&cmd, (u64)&sem);
1038
1039         ret = iommu_queue_command_sync(iommu, &cmd, false);
1040         if (ret)
1041                 return ret;
1042
1043         return wait_on_sem(&sem);
1044 }
1045
1046 static int iommu_flush_dte(struct amd_iommu *iommu, u16 devid)
1047 {
1048         struct iommu_cmd cmd;
1049
1050         build_inv_dte(&cmd, devid);
1051
1052         return iommu_queue_command(iommu, &cmd);
1053 }
1054
1055 static void iommu_flush_dte_all(struct amd_iommu *iommu)
1056 {
1057         u32 devid;
1058
1059         for (devid = 0; devid <= 0xffff; ++devid)
1060                 iommu_flush_dte(iommu, devid);
1061
1062         iommu_completion_wait(iommu);
1063 }
1064
1065 /*
1066  * This function uses heavy locking and may disable irqs for some time. But
1067  * this is no issue because it is only called during resume.
1068  */
1069 static void iommu_flush_tlb_all(struct amd_iommu *iommu)
1070 {
1071         u32 dom_id;
1072
1073         for (dom_id = 0; dom_id <= 0xffff; ++dom_id) {
1074                 struct iommu_cmd cmd;
1075                 build_inv_iommu_pages(&cmd, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
1076                                       dom_id, 1);
1077                 iommu_queue_command(iommu, &cmd);
1078         }
1079
1080         iommu_completion_wait(iommu);
1081 }
1082
1083 static void iommu_flush_all(struct amd_iommu *iommu)
1084 {
1085         struct iommu_cmd cmd;
1086
1087         build_inv_all(&cmd);
1088
1089         iommu_queue_command(iommu, &cmd);
1090         iommu_completion_wait(iommu);
1091 }
1092
1093 static void iommu_flush_irt(struct amd_iommu *iommu, u16 devid)
1094 {
1095         struct iommu_cmd cmd;
1096
1097         build_inv_irt(&cmd, devid);
1098
1099         iommu_queue_command(iommu, &cmd);
1100 }
1101
1102 static void iommu_flush_irt_all(struct amd_iommu *iommu)
1103 {
1104         u32 devid;
1105
1106         for (devid = 0; devid <= MAX_DEV_TABLE_ENTRIES; devid++)
1107                 iommu_flush_irt(iommu, devid);
1108
1109         iommu_completion_wait(iommu);
1110 }
1111
1112 void iommu_flush_all_caches(struct amd_iommu *iommu)
1113 {
1114         if (iommu_feature(iommu, FEATURE_IA)) {
1115                 iommu_flush_all(iommu);
1116         } else {
1117                 iommu_flush_dte_all(iommu);
1118                 iommu_flush_irt_all(iommu);
1119                 iommu_flush_tlb_all(iommu);
1120         }
1121 }
1122
1123 /*
1124  * Command send function for flushing on-device TLB
1125  */
1126 static int device_flush_iotlb(struct iommu_dev_data *dev_data,
1127                               u64 address, size_t size)
1128 {
1129         struct amd_iommu *iommu;
1130         struct iommu_cmd cmd;
1131         int qdep;
1132
1133         qdep     = dev_data->ats.qdep;
1134         iommu    = amd_iommu_rlookup_table[dev_data->devid];
1135
1136         build_inv_iotlb_pages(&cmd, dev_data->devid, qdep, address, size);
1137
1138         return iommu_queue_command(iommu, &cmd);
1139 }
1140
1141 /*
1142  * Command send function for invalidating a device table entry
1143  */
1144 static int device_flush_dte(struct iommu_dev_data *dev_data)
1145 {
1146         struct amd_iommu *iommu;
1147         int ret;
1148
1149         iommu = amd_iommu_rlookup_table[dev_data->devid];
1150
1151         ret = iommu_flush_dte(iommu, dev_data->devid);
1152         if (ret)
1153                 return ret;
1154
1155         if (dev_data->ats.enabled)
1156                 ret = device_flush_iotlb(dev_data, 0, ~0UL);
1157
1158         return ret;
1159 }
1160
1161 /*
1162  * TLB invalidation function which is called from the mapping functions.
1163  * It invalidates a single PTE if the range to flush is within a single
1164  * page. Otherwise it flushes the whole TLB of the IOMMU.
1165  */
1166 static void __domain_flush_pages(struct protection_domain *domain,
1167                                  u64 address, size_t size, int pde)
1168 {
1169         struct iommu_dev_data *dev_data;
1170         struct iommu_cmd cmd;
1171         int ret = 0, i;
1172
1173         build_inv_iommu_pages(&cmd, address, size, domain->id, pde);
1174
1175         for (i = 0; i < amd_iommus_present; ++i) {
1176                 if (!domain->dev_iommu[i])
1177                         continue;
1178
1179                 /*
1180                  * Devices of this domain are behind this IOMMU
1181                  * We need a TLB flush
1182                  */
1183                 ret |= iommu_queue_command(amd_iommus[i], &cmd);
1184         }
1185
1186         list_for_each_entry(dev_data, &domain->dev_list, list) {
1187
1188                 if (!dev_data->ats.enabled)
1189                         continue;
1190
1191                 ret |= device_flush_iotlb(dev_data, address, size);
1192         }
1193
1194         WARN_ON(ret);
1195 }
1196
1197 static void domain_flush_pages(struct protection_domain *domain,
1198                                u64 address, size_t size)
1199 {
1200         __domain_flush_pages(domain, address, size, 0);
1201 }
1202
1203 /* Flush the whole IO/TLB for a given protection domain */
1204 static void domain_flush_tlb(struct protection_domain *domain)
1205 {
1206         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 0);
1207 }
1208
1209 /* Flush the whole IO/TLB for a given protection domain - including PDE */
1210 static void domain_flush_tlb_pde(struct protection_domain *domain)
1211 {
1212         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 1);
1213 }
1214
1215 static void domain_flush_complete(struct protection_domain *domain)
1216 {
1217         int i;
1218
1219         for (i = 0; i < amd_iommus_present; ++i) {
1220                 if (!domain->dev_iommu[i])
1221                         continue;
1222
1223                 /*
1224                  * Devices of this domain are behind this IOMMU
1225                  * We need to wait for completion of all commands.
1226                  */
1227                 iommu_completion_wait(amd_iommus[i]);
1228         }
1229 }
1230
1231
1232 /*
1233  * This function flushes the DTEs for all devices in domain
1234  */
1235 static void domain_flush_devices(struct protection_domain *domain)
1236 {
1237         struct iommu_dev_data *dev_data;
1238
1239         list_for_each_entry(dev_data, &domain->dev_list, list)
1240                 device_flush_dte(dev_data);
1241 }
1242
1243 /****************************************************************************
1244  *
1245  * The functions below are used the create the page table mappings for
1246  * unity mapped regions.
1247  *
1248  ****************************************************************************/
1249
1250 /*
1251  * This function is used to add another level to an IO page table. Adding
1252  * another level increases the size of the address space by 9 bits to a size up
1253  * to 64 bits.
1254  */
1255 static bool increase_address_space(struct protection_domain *domain,
1256                                    gfp_t gfp)
1257 {
1258         u64 *pte;
1259
1260         if (domain->mode == PAGE_MODE_6_LEVEL)
1261                 /* address space already 64 bit large */
1262                 return false;
1263
1264         pte = (void *)get_zeroed_page(gfp);
1265         if (!pte)
1266                 return false;
1267
1268         *pte             = PM_LEVEL_PDE(domain->mode,
1269                                         virt_to_phys(domain->pt_root));
1270         domain->pt_root  = pte;
1271         domain->mode    += 1;
1272         domain->updated  = true;
1273
1274         return true;
1275 }
1276
1277 static u64 *alloc_pte(struct protection_domain *domain,
1278                       unsigned long address,
1279                       unsigned long page_size,
1280                       u64 **pte_page,
1281                       gfp_t gfp)
1282 {
1283         int level, end_lvl;
1284         u64 *pte, *page;
1285
1286         BUG_ON(!is_power_of_2(page_size));
1287
1288         while (address > PM_LEVEL_SIZE(domain->mode))
1289                 increase_address_space(domain, gfp);
1290
1291         level   = domain->mode - 1;
1292         pte     = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1293         address = PAGE_SIZE_ALIGN(address, page_size);
1294         end_lvl = PAGE_SIZE_LEVEL(page_size);
1295
1296         while (level > end_lvl) {
1297                 if (!IOMMU_PTE_PRESENT(*pte)) {
1298                         page = (u64 *)get_zeroed_page(gfp);
1299                         if (!page)
1300                                 return NULL;
1301                         *pte = PM_LEVEL_PDE(level, virt_to_phys(page));
1302                 }
1303
1304                 /* No level skipping support yet */
1305                 if (PM_PTE_LEVEL(*pte) != level)
1306                         return NULL;
1307
1308                 level -= 1;
1309
1310                 pte = IOMMU_PTE_PAGE(*pte);
1311
1312                 if (pte_page && level == end_lvl)
1313                         *pte_page = pte;
1314
1315                 pte = &pte[PM_LEVEL_INDEX(level, address)];
1316         }
1317
1318         return pte;
1319 }
1320
1321 /*
1322  * This function checks if there is a PTE for a given dma address. If
1323  * there is one, it returns the pointer to it.
1324  */
1325 static u64 *fetch_pte(struct protection_domain *domain,
1326                       unsigned long address,
1327                       unsigned long *page_size)
1328 {
1329         int level;
1330         u64 *pte;
1331
1332         if (address > PM_LEVEL_SIZE(domain->mode))
1333                 return NULL;
1334
1335         level      =  domain->mode - 1;
1336         pte        = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1337         *page_size =  PTE_LEVEL_PAGE_SIZE(level);
1338
1339         while (level > 0) {
1340
1341                 /* Not Present */
1342                 if (!IOMMU_PTE_PRESENT(*pte))
1343                         return NULL;
1344
1345                 /* Large PTE */
1346                 if (PM_PTE_LEVEL(*pte) == 7 ||
1347                     PM_PTE_LEVEL(*pte) == 0)
1348                         break;
1349
1350                 /* No level skipping support yet */
1351                 if (PM_PTE_LEVEL(*pte) != level)
1352                         return NULL;
1353
1354                 level -= 1;
1355
1356                 /* Walk to the next level */
1357                 pte        = IOMMU_PTE_PAGE(*pte);
1358                 pte        = &pte[PM_LEVEL_INDEX(level, address)];
1359                 *page_size = PTE_LEVEL_PAGE_SIZE(level);
1360         }
1361
1362         if (PM_PTE_LEVEL(*pte) == 0x07) {
1363                 unsigned long pte_mask;
1364
1365                 /*
1366                  * If we have a series of large PTEs, make
1367                  * sure to return a pointer to the first one.
1368                  */
1369                 *page_size = pte_mask = PTE_PAGE_SIZE(*pte);
1370                 pte_mask   = ~((PAGE_SIZE_PTE_COUNT(pte_mask) << 3) - 1);
1371                 pte        = (u64 *)(((unsigned long)pte) & pte_mask);
1372         }
1373
1374         return pte;
1375 }
1376
1377 /*
1378  * Generic mapping functions. It maps a physical address into a DMA
1379  * address space. It allocates the page table pages if necessary.
1380  * In the future it can be extended to a generic mapping function
1381  * supporting all features of AMD IOMMU page tables like level skipping
1382  * and full 64 bit address spaces.
1383  */
1384 static int iommu_map_page(struct protection_domain *dom,
1385                           unsigned long bus_addr,
1386                           unsigned long phys_addr,
1387                           int prot,
1388                           unsigned long page_size)
1389 {
1390         u64 __pte, *pte;
1391         int i, count;
1392
1393         if (!(prot & IOMMU_PROT_MASK))
1394                 return -EINVAL;
1395
1396         bus_addr  = PAGE_ALIGN(bus_addr);
1397         phys_addr = PAGE_ALIGN(phys_addr);
1398         count     = PAGE_SIZE_PTE_COUNT(page_size);
1399         pte       = alloc_pte(dom, bus_addr, page_size, NULL, GFP_KERNEL);
1400
1401         if (!pte)
1402                 return -ENOMEM;
1403
1404         for (i = 0; i < count; ++i)
1405                 if (IOMMU_PTE_PRESENT(pte[i]))
1406                         return -EBUSY;
1407
1408         if (page_size > PAGE_SIZE) {
1409                 __pte = PAGE_SIZE_PTE(phys_addr, page_size);
1410                 __pte |= PM_LEVEL_ENC(7) | IOMMU_PTE_P | IOMMU_PTE_FC;
1411         } else
1412                 __pte = phys_addr | IOMMU_PTE_P | IOMMU_PTE_FC;
1413
1414         if (prot & IOMMU_PROT_IR)
1415                 __pte |= IOMMU_PTE_IR;
1416         if (prot & IOMMU_PROT_IW)
1417                 __pte |= IOMMU_PTE_IW;
1418
1419         for (i = 0; i < count; ++i)
1420                 pte[i] = __pte;
1421
1422         update_domain(dom);
1423
1424         return 0;
1425 }
1426
1427 static unsigned long iommu_unmap_page(struct protection_domain *dom,
1428                                       unsigned long bus_addr,
1429                                       unsigned long page_size)
1430 {
1431         unsigned long long unmapped;
1432         unsigned long unmap_size;
1433         u64 *pte;
1434
1435         BUG_ON(!is_power_of_2(page_size));
1436
1437         unmapped = 0;
1438
1439         while (unmapped < page_size) {
1440
1441                 pte = fetch_pte(dom, bus_addr, &unmap_size);
1442
1443                 if (pte) {
1444                         int i, count;
1445
1446                         count = PAGE_SIZE_PTE_COUNT(unmap_size);
1447                         for (i = 0; i < count; i++)
1448                                 pte[i] = 0ULL;
1449                 }
1450
1451                 bus_addr  = (bus_addr & ~(unmap_size - 1)) + unmap_size;
1452                 unmapped += unmap_size;
1453         }
1454
1455         BUG_ON(unmapped && !is_power_of_2(unmapped));
1456
1457         return unmapped;
1458 }
1459
1460 /*
1461  * This function checks if a specific unity mapping entry is needed for
1462  * this specific IOMMU.
1463  */
1464 static int iommu_for_unity_map(struct amd_iommu *iommu,
1465                                struct unity_map_entry *entry)
1466 {
1467         u16 bdf, i;
1468
1469         for (i = entry->devid_start; i <= entry->devid_end; ++i) {
1470                 bdf = amd_iommu_alias_table[i];
1471                 if (amd_iommu_rlookup_table[bdf] == iommu)
1472                         return 1;
1473         }
1474
1475         return 0;
1476 }
1477
1478 /*
1479  * This function actually applies the mapping to the page table of the
1480  * dma_ops domain.
1481  */
1482 static int dma_ops_unity_map(struct dma_ops_domain *dma_dom,
1483                              struct unity_map_entry *e)
1484 {
1485         u64 addr;
1486         int ret;
1487
1488         for (addr = e->address_start; addr < e->address_end;
1489              addr += PAGE_SIZE) {
1490                 ret = iommu_map_page(&dma_dom->domain, addr, addr, e->prot,
1491                                      PAGE_SIZE);
1492                 if (ret)
1493                         return ret;
1494                 /*
1495                  * if unity mapping is in aperture range mark the page
1496                  * as allocated in the aperture
1497                  */
1498                 if (addr < dma_dom->aperture_size)
1499                         __set_bit(addr >> PAGE_SHIFT,
1500                                   dma_dom->aperture[0]->bitmap);
1501         }
1502
1503         return 0;
1504 }
1505
1506 /*
1507  * Init the unity mappings for a specific IOMMU in the system
1508  *
1509  * Basically iterates over all unity mapping entries and applies them to
1510  * the default domain DMA of that IOMMU if necessary.
1511  */
1512 static int iommu_init_unity_mappings(struct amd_iommu *iommu)
1513 {
1514         struct unity_map_entry *entry;
1515         int ret;
1516
1517         list_for_each_entry(entry, &amd_iommu_unity_map, list) {
1518                 if (!iommu_for_unity_map(iommu, entry))
1519                         continue;
1520                 ret = dma_ops_unity_map(iommu->default_dom, entry);
1521                 if (ret)
1522                         return ret;
1523         }
1524
1525         return 0;
1526 }
1527
1528 /*
1529  * Inits the unity mappings required for a specific device
1530  */
1531 static int init_unity_mappings_for_device(struct dma_ops_domain *dma_dom,
1532                                           u16 devid)
1533 {
1534         struct unity_map_entry *e;
1535         int ret;
1536
1537         list_for_each_entry(e, &amd_iommu_unity_map, list) {
1538                 if (!(devid >= e->devid_start && devid <= e->devid_end))
1539                         continue;
1540                 ret = dma_ops_unity_map(dma_dom, e);
1541                 if (ret)
1542                         return ret;
1543         }
1544
1545         return 0;
1546 }
1547
1548 /****************************************************************************
1549  *
1550  * The next functions belong to the address allocator for the dma_ops
1551  * interface functions. They work like the allocators in the other IOMMU
1552  * drivers. Its basically a bitmap which marks the allocated pages in
1553  * the aperture. Maybe it could be enhanced in the future to a more
1554  * efficient allocator.
1555  *
1556  ****************************************************************************/
1557
1558 /*
1559  * The address allocator core functions.
1560  *
1561  * called with domain->lock held
1562  */
1563
1564 /*
1565  * Used to reserve address ranges in the aperture (e.g. for exclusion
1566  * ranges.
1567  */
1568 static void dma_ops_reserve_addresses(struct dma_ops_domain *dom,
1569                                       unsigned long start_page,
1570                                       unsigned int pages)
1571 {
1572         unsigned int i, last_page = dom->aperture_size >> PAGE_SHIFT;
1573
1574         if (start_page + pages > last_page)
1575                 pages = last_page - start_page;
1576
1577         for (i = start_page; i < start_page + pages; ++i) {
1578                 int index = i / APERTURE_RANGE_PAGES;
1579                 int page  = i % APERTURE_RANGE_PAGES;
1580                 __set_bit(page, dom->aperture[index]->bitmap);
1581         }
1582 }
1583
1584 /*
1585  * This function is used to add a new aperture range to an existing
1586  * aperture in case of dma_ops domain allocation or address allocation
1587  * failure.
1588  */
1589 static int alloc_new_range(struct dma_ops_domain *dma_dom,
1590                            bool populate, gfp_t gfp)
1591 {
1592         int index = dma_dom->aperture_size >> APERTURE_RANGE_SHIFT;
1593         struct amd_iommu *iommu;
1594         unsigned long i, old_size;
1595
1596 #ifdef CONFIG_IOMMU_STRESS
1597         populate = false;
1598 #endif
1599
1600         if (index >= APERTURE_MAX_RANGES)
1601                 return -ENOMEM;
1602
1603         dma_dom->aperture[index] = kzalloc(sizeof(struct aperture_range), gfp);
1604         if (!dma_dom->aperture[index])
1605                 return -ENOMEM;
1606
1607         dma_dom->aperture[index]->bitmap = (void *)get_zeroed_page(gfp);
1608         if (!dma_dom->aperture[index]->bitmap)
1609                 goto out_free;
1610
1611         dma_dom->aperture[index]->offset = dma_dom->aperture_size;
1612
1613         if (populate) {
1614                 unsigned long address = dma_dom->aperture_size;
1615                 int i, num_ptes = APERTURE_RANGE_PAGES / 512;
1616                 u64 *pte, *pte_page;
1617
1618                 for (i = 0; i < num_ptes; ++i) {
1619                         pte = alloc_pte(&dma_dom->domain, address, PAGE_SIZE,
1620                                         &pte_page, gfp);
1621                         if (!pte)
1622                                 goto out_free;
1623
1624                         dma_dom->aperture[index]->pte_pages[i] = pte_page;
1625
1626                         address += APERTURE_RANGE_SIZE / 64;
1627                 }
1628         }
1629
1630         old_size                = dma_dom->aperture_size;
1631         dma_dom->aperture_size += APERTURE_RANGE_SIZE;
1632
1633         /* Reserve address range used for MSI messages */
1634         if (old_size < MSI_ADDR_BASE_LO &&
1635             dma_dom->aperture_size > MSI_ADDR_BASE_LO) {
1636                 unsigned long spage;
1637                 int pages;
1638
1639                 pages = iommu_num_pages(MSI_ADDR_BASE_LO, 0x10000, PAGE_SIZE);
1640                 spage = MSI_ADDR_BASE_LO >> PAGE_SHIFT;
1641
1642                 dma_ops_reserve_addresses(dma_dom, spage, pages);
1643         }
1644
1645         /* Initialize the exclusion range if necessary */
1646         for_each_iommu(iommu) {
1647                 if (iommu->exclusion_start &&
1648                     iommu->exclusion_start >= dma_dom->aperture[index]->offset
1649                     && iommu->exclusion_start < dma_dom->aperture_size) {
1650                         unsigned long startpage;
1651                         int pages = iommu_num_pages(iommu->exclusion_start,
1652                                                     iommu->exclusion_length,
1653                                                     PAGE_SIZE);
1654                         startpage = iommu->exclusion_start >> PAGE_SHIFT;
1655                         dma_ops_reserve_addresses(dma_dom, startpage, pages);
1656                 }
1657         }
1658
1659         /*
1660          * Check for areas already mapped as present in the new aperture
1661          * range and mark those pages as reserved in the allocator. Such
1662          * mappings may already exist as a result of requested unity
1663          * mappings for devices.
1664          */
1665         for (i = dma_dom->aperture[index]->offset;
1666              i < dma_dom->aperture_size;
1667              i += PAGE_SIZE) {
1668                 unsigned long pte_pgsize;
1669                 u64 *pte = fetch_pte(&dma_dom->domain, i, &pte_pgsize);
1670                 if (!pte || !IOMMU_PTE_PRESENT(*pte))
1671                         continue;
1672
1673                 dma_ops_reserve_addresses(dma_dom, i >> PAGE_SHIFT, 1);
1674         }
1675
1676         update_domain(&dma_dom->domain);
1677
1678         return 0;
1679
1680 out_free:
1681         update_domain(&dma_dom->domain);
1682
1683         free_page((unsigned long)dma_dom->aperture[index]->bitmap);
1684
1685         kfree(dma_dom->aperture[index]);
1686         dma_dom->aperture[index] = NULL;
1687
1688         return -ENOMEM;
1689 }
1690
1691 static unsigned long dma_ops_area_alloc(struct device *dev,
1692                                         struct dma_ops_domain *dom,
1693                                         unsigned int pages,
1694                                         unsigned long align_mask,
1695                                         u64 dma_mask,
1696                                         unsigned long start)
1697 {
1698         unsigned long next_bit = dom->next_address % APERTURE_RANGE_SIZE;
1699         int max_index = dom->aperture_size >> APERTURE_RANGE_SHIFT;
1700         int i = start >> APERTURE_RANGE_SHIFT;
1701         unsigned long boundary_size;
1702         unsigned long address = -1;
1703         unsigned long limit;
1704
1705         next_bit >>= PAGE_SHIFT;
1706
1707         boundary_size = ALIGN(dma_get_seg_boundary(dev) + 1,
1708                         PAGE_SIZE) >> PAGE_SHIFT;
1709
1710         for (;i < max_index; ++i) {
1711                 unsigned long offset = dom->aperture[i]->offset >> PAGE_SHIFT;
1712
1713                 if (dom->aperture[i]->offset >= dma_mask)
1714                         break;
1715
1716                 limit = iommu_device_max_index(APERTURE_RANGE_PAGES, offset,
1717                                                dma_mask >> PAGE_SHIFT);
1718
1719                 address = iommu_area_alloc(dom->aperture[i]->bitmap,
1720                                            limit, next_bit, pages, 0,
1721                                             boundary_size, align_mask);
1722                 if (address != -1) {
1723                         address = dom->aperture[i]->offset +
1724                                   (address << PAGE_SHIFT);
1725                         dom->next_address = address + (pages << PAGE_SHIFT);
1726                         break;
1727                 }
1728
1729                 next_bit = 0;
1730         }
1731
1732         return address;
1733 }
1734
1735 static unsigned long dma_ops_alloc_addresses(struct device *dev,
1736                                              struct dma_ops_domain *dom,
1737                                              unsigned int pages,
1738                                              unsigned long align_mask,
1739                                              u64 dma_mask)
1740 {
1741         unsigned long address;
1742
1743 #ifdef CONFIG_IOMMU_STRESS
1744         dom->next_address = 0;
1745         dom->need_flush = true;
1746 #endif
1747
1748         address = dma_ops_area_alloc(dev, dom, pages, align_mask,
1749                                      dma_mask, dom->next_address);
1750
1751         if (address == -1) {
1752                 dom->next_address = 0;
1753                 address = dma_ops_area_alloc(dev, dom, pages, align_mask,
1754                                              dma_mask, 0);
1755                 dom->need_flush = true;
1756         }
1757
1758         if (unlikely(address == -1))
1759                 address = DMA_ERROR_CODE;
1760
1761         WARN_ON((address + (PAGE_SIZE*pages)) > dom->aperture_size);
1762
1763         return address;
1764 }
1765
1766 /*
1767  * The address free function.
1768  *
1769  * called with domain->lock held
1770  */
1771 static void dma_ops_free_addresses(struct dma_ops_domain *dom,
1772                                    unsigned long address,
1773                                    unsigned int pages)
1774 {
1775         unsigned i = address >> APERTURE_RANGE_SHIFT;
1776         struct aperture_range *range = dom->aperture[i];
1777
1778         BUG_ON(i >= APERTURE_MAX_RANGES || range == NULL);
1779
1780 #ifdef CONFIG_IOMMU_STRESS
1781         if (i < 4)
1782                 return;
1783 #endif
1784
1785         if (address >= dom->next_address)
1786                 dom->need_flush = true;
1787
1788         address = (address % APERTURE_RANGE_SIZE) >> PAGE_SHIFT;
1789
1790         bitmap_clear(range->bitmap, address, pages);
1791
1792 }
1793
1794 /****************************************************************************
1795  *
1796  * The next functions belong to the domain allocation. A domain is
1797  * allocated for every IOMMU as the default domain. If device isolation
1798  * is enabled, every device get its own domain. The most important thing
1799  * about domains is the page table mapping the DMA address space they
1800  * contain.
1801  *
1802  ****************************************************************************/
1803
1804 /*
1805  * This function adds a protection domain to the global protection domain list
1806  */
1807 static void add_domain_to_list(struct protection_domain *domain)
1808 {
1809         unsigned long flags;
1810
1811         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1812         list_add(&domain->list, &amd_iommu_pd_list);
1813         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1814 }
1815
1816 /*
1817  * This function removes a protection domain to the global
1818  * protection domain list
1819  */
1820 static void del_domain_from_list(struct protection_domain *domain)
1821 {
1822         unsigned long flags;
1823
1824         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1825         list_del(&domain->list);
1826         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1827 }
1828
1829 static u16 domain_id_alloc(void)
1830 {
1831         unsigned long flags;
1832         int id;
1833
1834         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
1835         id = find_first_zero_bit(amd_iommu_pd_alloc_bitmap, MAX_DOMAIN_ID);
1836         BUG_ON(id == 0);
1837         if (id > 0 && id < MAX_DOMAIN_ID)
1838                 __set_bit(id, amd_iommu_pd_alloc_bitmap);
1839         else
1840                 id = 0;
1841         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
1842
1843         return id;
1844 }
1845
1846 static void domain_id_free(int id)
1847 {
1848         unsigned long flags;
1849
1850         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
1851         if (id > 0 && id < MAX_DOMAIN_ID)
1852                 __clear_bit(id, amd_iommu_pd_alloc_bitmap);
1853         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
1854 }
1855
1856 #define DEFINE_FREE_PT_FN(LVL, FN)                              \
1857 static void free_pt_##LVL (unsigned long __pt)                  \
1858 {                                                               \
1859         unsigned long p;                                        \
1860         u64 *pt;                                                \
1861         int i;                                                  \
1862                                                                 \
1863         pt = (u64 *)__pt;                                       \
1864                                                                 \
1865         for (i = 0; i < 512; ++i) {                             \
1866                 if (!IOMMU_PTE_PRESENT(pt[i]))                  \
1867                         continue;                               \
1868                                                                 \
1869                 p = (unsigned long)IOMMU_PTE_PAGE(pt[i]);       \
1870                 FN(p);                                          \
1871         }                                                       \
1872         free_page((unsigned long)pt);                           \
1873 }
1874
1875 DEFINE_FREE_PT_FN(l2, free_page)
1876 DEFINE_FREE_PT_FN(l3, free_pt_l2)
1877 DEFINE_FREE_PT_FN(l4, free_pt_l3)
1878 DEFINE_FREE_PT_FN(l5, free_pt_l4)
1879 DEFINE_FREE_PT_FN(l6, free_pt_l5)
1880
1881 static void free_pagetable(struct protection_domain *domain)
1882 {
1883         unsigned long root = (unsigned long)domain->pt_root;
1884
1885         switch (domain->mode) {
1886         case PAGE_MODE_NONE:
1887                 break;
1888         case PAGE_MODE_1_LEVEL:
1889                 free_page(root);
1890                 break;
1891         case PAGE_MODE_2_LEVEL:
1892                 free_pt_l2(root);
1893                 break;
1894         case PAGE_MODE_3_LEVEL:
1895                 free_pt_l3(root);
1896                 break;
1897         case PAGE_MODE_4_LEVEL:
1898                 free_pt_l4(root);
1899                 break;
1900         case PAGE_MODE_5_LEVEL:
1901                 free_pt_l5(root);
1902                 break;
1903         case PAGE_MODE_6_LEVEL:
1904                 free_pt_l6(root);
1905                 break;
1906         default:
1907                 BUG();
1908         }
1909 }
1910
1911 static void free_gcr3_tbl_level1(u64 *tbl)
1912 {
1913         u64 *ptr;
1914         int i;
1915
1916         for (i = 0; i < 512; ++i) {
1917                 if (!(tbl[i] & GCR3_VALID))
1918                         continue;
1919
1920                 ptr = __va(tbl[i] & PAGE_MASK);
1921
1922                 free_page((unsigned long)ptr);
1923         }
1924 }
1925
1926 static void free_gcr3_tbl_level2(u64 *tbl)
1927 {
1928         u64 *ptr;
1929         int i;
1930
1931         for (i = 0; i < 512; ++i) {
1932                 if (!(tbl[i] & GCR3_VALID))
1933                         continue;
1934
1935                 ptr = __va(tbl[i] & PAGE_MASK);
1936
1937                 free_gcr3_tbl_level1(ptr);
1938         }
1939 }
1940
1941 static void free_gcr3_table(struct protection_domain *domain)
1942 {
1943         if (domain->glx == 2)
1944                 free_gcr3_tbl_level2(domain->gcr3_tbl);
1945         else if (domain->glx == 1)
1946                 free_gcr3_tbl_level1(domain->gcr3_tbl);
1947         else if (domain->glx != 0)
1948                 BUG();
1949
1950         free_page((unsigned long)domain->gcr3_tbl);
1951 }
1952
1953 /*
1954  * Free a domain, only used if something went wrong in the
1955  * allocation path and we need to free an already allocated page table
1956  */
1957 static void dma_ops_domain_free(struct dma_ops_domain *dom)
1958 {
1959         int i;
1960
1961         if (!dom)
1962                 return;
1963
1964         del_domain_from_list(&dom->domain);
1965
1966         free_pagetable(&dom->domain);
1967
1968         for (i = 0; i < APERTURE_MAX_RANGES; ++i) {
1969                 if (!dom->aperture[i])
1970                         continue;
1971                 free_page((unsigned long)dom->aperture[i]->bitmap);
1972                 kfree(dom->aperture[i]);
1973         }
1974
1975         kfree(dom);
1976 }
1977
1978 /*
1979  * Allocates a new protection domain usable for the dma_ops functions.
1980  * It also initializes the page table and the address allocator data
1981  * structures required for the dma_ops interface
1982  */
1983 static struct dma_ops_domain *dma_ops_domain_alloc(void)
1984 {
1985         struct dma_ops_domain *dma_dom;
1986
1987         dma_dom = kzalloc(sizeof(struct dma_ops_domain), GFP_KERNEL);
1988         if (!dma_dom)
1989                 return NULL;
1990
1991         spin_lock_init(&dma_dom->domain.lock);
1992
1993         dma_dom->domain.id = domain_id_alloc();
1994         if (dma_dom->domain.id == 0)
1995                 goto free_dma_dom;
1996         INIT_LIST_HEAD(&dma_dom->domain.dev_list);
1997         dma_dom->domain.mode = PAGE_MODE_2_LEVEL;
1998         dma_dom->domain.pt_root = (void *)get_zeroed_page(GFP_KERNEL);
1999         dma_dom->domain.flags = PD_DMA_OPS_MASK;
2000         dma_dom->domain.priv = dma_dom;
2001         if (!dma_dom->domain.pt_root)
2002                 goto free_dma_dom;
2003
2004         dma_dom->need_flush = false;
2005         dma_dom->target_dev = 0xffff;
2006
2007         add_domain_to_list(&dma_dom->domain);
2008
2009         if (alloc_new_range(dma_dom, true, GFP_KERNEL))
2010                 goto free_dma_dom;
2011
2012         /*
2013          * mark the first page as allocated so we never return 0 as
2014          * a valid dma-address. So we can use 0 as error value
2015          */
2016         dma_dom->aperture[0]->bitmap[0] = 1;
2017         dma_dom->next_address = 0;
2018
2019
2020         return dma_dom;
2021
2022 free_dma_dom:
2023         dma_ops_domain_free(dma_dom);
2024
2025         return NULL;
2026 }
2027
2028 /*
2029  * little helper function to check whether a given protection domain is a
2030  * dma_ops domain
2031  */
2032 static bool dma_ops_domain(struct protection_domain *domain)
2033 {
2034         return domain->flags & PD_DMA_OPS_MASK;
2035 }
2036
2037 static void set_dte_entry(u16 devid, struct protection_domain *domain, bool ats)
2038 {
2039         u64 pte_root = 0;
2040         u64 flags = 0;
2041
2042         if (domain->mode != PAGE_MODE_NONE)
2043                 pte_root = virt_to_phys(domain->pt_root);
2044
2045         pte_root |= (domain->mode & DEV_ENTRY_MODE_MASK)
2046                     << DEV_ENTRY_MODE_SHIFT;
2047         pte_root |= IOMMU_PTE_IR | IOMMU_PTE_IW | IOMMU_PTE_P | IOMMU_PTE_TV;
2048
2049         flags = amd_iommu_dev_table[devid].data[1];
2050
2051         if (ats)
2052                 flags |= DTE_FLAG_IOTLB;
2053
2054         if (domain->flags & PD_IOMMUV2_MASK) {
2055                 u64 gcr3 = __pa(domain->gcr3_tbl);
2056                 u64 glx  = domain->glx;
2057                 u64 tmp;
2058
2059                 pte_root |= DTE_FLAG_GV;
2060                 pte_root |= (glx & DTE_GLX_MASK) << DTE_GLX_SHIFT;
2061
2062                 /* First mask out possible old values for GCR3 table */
2063                 tmp = DTE_GCR3_VAL_B(~0ULL) << DTE_GCR3_SHIFT_B;
2064                 flags    &= ~tmp;
2065
2066                 tmp = DTE_GCR3_VAL_C(~0ULL) << DTE_GCR3_SHIFT_C;
2067                 flags    &= ~tmp;
2068
2069                 /* Encode GCR3 table into DTE */
2070                 tmp = DTE_GCR3_VAL_A(gcr3) << DTE_GCR3_SHIFT_A;
2071                 pte_root |= tmp;
2072
2073                 tmp = DTE_GCR3_VAL_B(gcr3) << DTE_GCR3_SHIFT_B;
2074                 flags    |= tmp;
2075
2076                 tmp = DTE_GCR3_VAL_C(gcr3) << DTE_GCR3_SHIFT_C;
2077                 flags    |= tmp;
2078         }
2079
2080         flags &= ~(0xffffUL);
2081         flags |= domain->id;
2082
2083         amd_iommu_dev_table[devid].data[1]  = flags;
2084         amd_iommu_dev_table[devid].data[0]  = pte_root;
2085 }
2086
2087 static void clear_dte_entry(u16 devid)
2088 {
2089         /* remove entry from the device table seen by the hardware */
2090         amd_iommu_dev_table[devid].data[0] = IOMMU_PTE_P | IOMMU_PTE_TV;
2091         amd_iommu_dev_table[devid].data[1] = 0;
2092
2093         amd_iommu_apply_erratum_63(devid);
2094 }
2095
2096 static void do_attach(struct iommu_dev_data *dev_data,
2097                       struct protection_domain *domain)
2098 {
2099         struct amd_iommu *iommu;
2100         bool ats;
2101
2102         iommu = amd_iommu_rlookup_table[dev_data->devid];
2103         ats   = dev_data->ats.enabled;
2104
2105         /* Update data structures */
2106         dev_data->domain = domain;
2107         list_add(&dev_data->list, &domain->dev_list);
2108         set_dte_entry(dev_data->devid, domain, ats);
2109
2110         /* Do reference counting */
2111         domain->dev_iommu[iommu->index] += 1;
2112         domain->dev_cnt                 += 1;
2113
2114         /* Flush the DTE entry */
2115         device_flush_dte(dev_data);
2116 }
2117
2118 static void do_detach(struct iommu_dev_data *dev_data)
2119 {
2120         struct amd_iommu *iommu;
2121
2122         iommu = amd_iommu_rlookup_table[dev_data->devid];
2123
2124         /* decrease reference counters */
2125         dev_data->domain->dev_iommu[iommu->index] -= 1;
2126         dev_data->domain->dev_cnt                 -= 1;
2127
2128         /* Update data structures */
2129         dev_data->domain = NULL;
2130         list_del(&dev_data->list);
2131         clear_dte_entry(dev_data->devid);
2132
2133         /* Flush the DTE entry */
2134         device_flush_dte(dev_data);
2135 }
2136
2137 /*
2138  * If a device is not yet associated with a domain, this function does
2139  * assigns it visible for the hardware
2140  */
2141 static int __attach_device(struct iommu_dev_data *dev_data,
2142                            struct protection_domain *domain)
2143 {
2144         struct iommu_dev_data *head, *entry;
2145         int ret;
2146
2147         /* lock domain */
2148         spin_lock(&domain->lock);
2149
2150         head = dev_data;
2151
2152         if (head->alias_data != NULL)
2153                 head = head->alias_data;
2154
2155         /* Now we have the root of the alias group, if any */
2156
2157         ret = -EBUSY;
2158         if (head->domain != NULL)
2159                 goto out_unlock;
2160
2161         /* Attach alias group root */
2162         do_attach(head, domain);
2163
2164         /* Attach other devices in the alias group */
2165         list_for_each_entry(entry, &head->alias_list, alias_list)
2166                 do_attach(entry, domain);
2167
2168         ret = 0;
2169
2170 out_unlock:
2171
2172         /* ready */
2173         spin_unlock(&domain->lock);
2174
2175         return ret;
2176 }
2177
2178
2179 static void pdev_iommuv2_disable(struct pci_dev *pdev)
2180 {
2181         pci_disable_ats(pdev);
2182         pci_disable_pri(pdev);
2183         pci_disable_pasid(pdev);
2184 }
2185
2186 /* FIXME: Change generic reset-function to do the same */
2187 static int pri_reset_while_enabled(struct pci_dev *pdev)
2188 {
2189         u16 control;
2190         int pos;
2191
2192         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2193         if (!pos)
2194                 return -EINVAL;
2195
2196         pci_read_config_word(pdev, pos + PCI_PRI_CTRL, &control);
2197         control |= PCI_PRI_CTRL_RESET;
2198         pci_write_config_word(pdev, pos + PCI_PRI_CTRL, control);
2199
2200         return 0;
2201 }
2202
2203 static int pdev_iommuv2_enable(struct pci_dev *pdev)
2204 {
2205         bool reset_enable;
2206         int reqs, ret;
2207
2208         /* FIXME: Hardcode number of outstanding requests for now */
2209         reqs = 32;
2210         if (pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_LIMIT_REQ_ONE))
2211                 reqs = 1;
2212         reset_enable = pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_ENABLE_RESET);
2213
2214         /* Only allow access to user-accessible pages */
2215         ret = pci_enable_pasid(pdev, 0);
2216         if (ret)
2217                 goto out_err;
2218
2219         /* First reset the PRI state of the device */
2220         ret = pci_reset_pri(pdev);
2221         if (ret)
2222                 goto out_err;
2223
2224         /* Enable PRI */
2225         ret = pci_enable_pri(pdev, reqs);
2226         if (ret)
2227                 goto out_err;
2228
2229         if (reset_enable) {
2230                 ret = pri_reset_while_enabled(pdev);
2231                 if (ret)
2232                         goto out_err;
2233         }
2234
2235         ret = pci_enable_ats(pdev, PAGE_SHIFT);
2236         if (ret)
2237                 goto out_err;
2238
2239         return 0;
2240
2241 out_err:
2242         pci_disable_pri(pdev);
2243         pci_disable_pasid(pdev);
2244
2245         return ret;
2246 }
2247
2248 /* FIXME: Move this to PCI code */
2249 #define PCI_PRI_TLP_OFF         (1 << 15)
2250
2251 static bool pci_pri_tlp_required(struct pci_dev *pdev)
2252 {
2253         u16 status;
2254         int pos;
2255
2256         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2257         if (!pos)
2258                 return false;
2259
2260         pci_read_config_word(pdev, pos + PCI_PRI_STATUS, &status);
2261
2262         return (status & PCI_PRI_TLP_OFF) ? true : false;
2263 }
2264
2265 /*
2266  * If a device is not yet associated with a domain, this function
2267  * assigns it visible for the hardware
2268  */
2269 static int attach_device(struct device *dev,
2270                          struct protection_domain *domain)
2271 {
2272         struct pci_dev *pdev = to_pci_dev(dev);
2273         struct iommu_dev_data *dev_data;
2274         unsigned long flags;
2275         int ret;
2276
2277         dev_data = get_dev_data(dev);
2278
2279         if (domain->flags & PD_IOMMUV2_MASK) {
2280                 if (!dev_data->iommu_v2 || !dev_data->passthrough)
2281                         return -EINVAL;
2282
2283                 if (pdev_iommuv2_enable(pdev) != 0)
2284                         return -EINVAL;
2285
2286                 dev_data->ats.enabled = true;
2287                 dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2288                 dev_data->pri_tlp     = pci_pri_tlp_required(pdev);
2289         } else if (amd_iommu_iotlb_sup &&
2290                    pci_enable_ats(pdev, PAGE_SHIFT) == 0) {
2291                 dev_data->ats.enabled = true;
2292                 dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2293         }
2294
2295         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2296         ret = __attach_device(dev_data, domain);
2297         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2298
2299         /*
2300          * We might boot into a crash-kernel here. The crashed kernel
2301          * left the caches in the IOMMU dirty. So we have to flush
2302          * here to evict all dirty stuff.
2303          */
2304         domain_flush_tlb_pde(domain);
2305
2306         return ret;
2307 }
2308
2309 /*
2310  * Removes a device from a protection domain (unlocked)
2311  */
2312 static void __detach_device(struct iommu_dev_data *dev_data)
2313 {
2314         struct iommu_dev_data *head, *entry;
2315         struct protection_domain *domain;
2316         unsigned long flags;
2317
2318         BUG_ON(!dev_data->domain);
2319
2320         domain = dev_data->domain;
2321
2322         spin_lock_irqsave(&domain->lock, flags);
2323
2324         head = dev_data;
2325         if (head->alias_data != NULL)
2326                 head = head->alias_data;
2327
2328         list_for_each_entry(entry, &head->alias_list, alias_list)
2329                 do_detach(entry);
2330
2331         do_detach(head);
2332
2333         spin_unlock_irqrestore(&domain->lock, flags);
2334
2335         /*
2336          * If we run in passthrough mode the device must be assigned to the
2337          * passthrough domain if it is detached from any other domain.
2338          * Make sure we can deassign from the pt_domain itself.
2339          */
2340         if (dev_data->passthrough &&
2341             (dev_data->domain == NULL && domain != pt_domain))
2342                 __attach_device(dev_data, pt_domain);
2343 }
2344
2345 /*
2346  * Removes a device from a protection domain (with devtable_lock held)
2347  */
2348 static void detach_device(struct device *dev)
2349 {
2350         struct protection_domain *domain;
2351         struct iommu_dev_data *dev_data;
2352         unsigned long flags;
2353
2354         dev_data = get_dev_data(dev);
2355         domain   = dev_data->domain;
2356
2357         /* lock device table */
2358         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2359         __detach_device(dev_data);
2360         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2361
2362         if (domain->flags & PD_IOMMUV2_MASK)
2363                 pdev_iommuv2_disable(to_pci_dev(dev));
2364         else if (dev_data->ats.enabled)
2365                 pci_disable_ats(to_pci_dev(dev));
2366
2367         dev_data->ats.enabled = false;
2368 }
2369
2370 /*
2371  * Find out the protection domain structure for a given PCI device. This
2372  * will give us the pointer to the page table root for example.
2373  */
2374 static struct protection_domain *domain_for_device(struct device *dev)
2375 {
2376         struct iommu_dev_data *dev_data;
2377         struct protection_domain *dom = NULL;
2378         unsigned long flags;
2379
2380         dev_data   = get_dev_data(dev);
2381
2382         if (dev_data->domain)
2383                 return dev_data->domain;
2384
2385         if (dev_data->alias_data != NULL) {
2386                 struct iommu_dev_data *alias_data = dev_data->alias_data;
2387
2388                 read_lock_irqsave(&amd_iommu_devtable_lock, flags);
2389                 if (alias_data->domain != NULL) {
2390                         __attach_device(dev_data, alias_data->domain);
2391                         dom = alias_data->domain;
2392                 }
2393                 read_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2394         }
2395
2396         return dom;
2397 }
2398
2399 static int device_change_notifier(struct notifier_block *nb,
2400                                   unsigned long action, void *data)
2401 {
2402         struct dma_ops_domain *dma_domain;
2403         struct protection_domain *domain;
2404         struct iommu_dev_data *dev_data;
2405         struct device *dev = data;
2406         struct amd_iommu *iommu;
2407         unsigned long flags;
2408         u16 devid;
2409
2410         if (!check_device(dev))
2411                 return 0;
2412
2413         devid    = get_device_id(dev);
2414         iommu    = amd_iommu_rlookup_table[devid];
2415         dev_data = get_dev_data(dev);
2416
2417         switch (action) {
2418         case BUS_NOTIFY_ADD_DEVICE:
2419
2420                 iommu_init_device(dev);
2421                 init_iommu_group(dev);
2422
2423                 /*
2424                  * dev_data is still NULL and
2425                  * got initialized in iommu_init_device
2426                  */
2427                 dev_data = get_dev_data(dev);
2428
2429                 if (iommu_pass_through || dev_data->iommu_v2) {
2430                         dev_data->passthrough = true;
2431                         attach_device(dev, pt_domain);
2432                         break;
2433                 }
2434
2435                 domain = domain_for_device(dev);
2436
2437                 /* allocate a protection domain if a device is added */
2438                 dma_domain = find_protection_domain(devid);
2439                 if (!dma_domain) {
2440                         dma_domain = dma_ops_domain_alloc();
2441                         if (!dma_domain)
2442                                 goto out;
2443                         dma_domain->target_dev = devid;
2444
2445                         spin_lock_irqsave(&iommu_pd_list_lock, flags);
2446                         list_add_tail(&dma_domain->list, &iommu_pd_list);
2447                         spin_unlock_irqrestore(&iommu_pd_list_lock, flags);
2448                 }
2449
2450                 dev->archdata.dma_ops = &amd_iommu_dma_ops;
2451
2452                 break;
2453         case BUS_NOTIFY_REMOVED_DEVICE:
2454
2455                 iommu_uninit_device(dev);
2456
2457         default:
2458                 goto out;
2459         }
2460
2461         iommu_completion_wait(iommu);
2462
2463 out:
2464         return 0;
2465 }
2466
2467 static struct notifier_block device_nb = {
2468         .notifier_call = device_change_notifier,
2469 };
2470
2471 void amd_iommu_init_notifier(void)
2472 {
2473         bus_register_notifier(&pci_bus_type, &device_nb);
2474 }
2475
2476 /*****************************************************************************
2477  *
2478  * The next functions belong to the dma_ops mapping/unmapping code.
2479  *
2480  *****************************************************************************/
2481
2482 /*
2483  * In the dma_ops path we only have the struct device. This function
2484  * finds the corresponding IOMMU, the protection domain and the
2485  * requestor id for a given device.
2486  * If the device is not yet associated with a domain this is also done
2487  * in this function.
2488  */
2489 static struct protection_domain *get_domain(struct device *dev)
2490 {
2491         struct protection_domain *domain;
2492         struct dma_ops_domain *dma_dom;
2493         u16 devid = get_device_id(dev);
2494
2495         if (!check_device(dev))
2496                 return ERR_PTR(-EINVAL);
2497
2498         domain = domain_for_device(dev);
2499         if (domain != NULL && !dma_ops_domain(domain))
2500                 return ERR_PTR(-EBUSY);
2501
2502         if (domain != NULL)
2503                 return domain;
2504
2505         /* Device not bound yet - bind it */
2506         dma_dom = find_protection_domain(devid);
2507         if (!dma_dom)
2508                 dma_dom = amd_iommu_rlookup_table[devid]->default_dom;
2509         attach_device(dev, &dma_dom->domain);
2510         DUMP_printk("Using protection domain %d for device %s\n",
2511                     dma_dom->domain.id, dev_name(dev));
2512
2513         return &dma_dom->domain;
2514 }
2515
2516 static void update_device_table(struct protection_domain *domain)
2517 {
2518         struct iommu_dev_data *dev_data;
2519
2520         list_for_each_entry(dev_data, &domain->dev_list, list)
2521                 set_dte_entry(dev_data->devid, domain, dev_data->ats.enabled);
2522 }
2523
2524 static void update_domain(struct protection_domain *domain)
2525 {
2526         if (!domain->updated)
2527                 return;
2528
2529         update_device_table(domain);
2530
2531         domain_flush_devices(domain);
2532         domain_flush_tlb_pde(domain);
2533
2534         domain->updated = false;
2535 }
2536
2537 /*
2538  * This function fetches the PTE for a given address in the aperture
2539  */
2540 static u64* dma_ops_get_pte(struct dma_ops_domain *dom,
2541                             unsigned long address)
2542 {
2543         struct aperture_range *aperture;
2544         u64 *pte, *pte_page;
2545
2546         aperture = dom->aperture[APERTURE_RANGE_INDEX(address)];
2547         if (!aperture)
2548                 return NULL;
2549
2550         pte = aperture->pte_pages[APERTURE_PAGE_INDEX(address)];
2551         if (!pte) {
2552                 pte = alloc_pte(&dom->domain, address, PAGE_SIZE, &pte_page,
2553                                 GFP_ATOMIC);
2554                 aperture->pte_pages[APERTURE_PAGE_INDEX(address)] = pte_page;
2555         } else
2556                 pte += PM_LEVEL_INDEX(0, address);
2557
2558         update_domain(&dom->domain);
2559
2560         return pte;
2561 }
2562
2563 /*
2564  * This is the generic map function. It maps one 4kb page at paddr to
2565  * the given address in the DMA address space for the domain.
2566  */
2567 static dma_addr_t dma_ops_domain_map(struct dma_ops_domain *dom,
2568                                      unsigned long address,
2569                                      phys_addr_t paddr,
2570                                      int direction)
2571 {
2572         u64 *pte, __pte;
2573
2574         WARN_ON(address > dom->aperture_size);
2575
2576         paddr &= PAGE_MASK;
2577
2578         pte  = dma_ops_get_pte(dom, address);
2579         if (!pte)
2580                 return DMA_ERROR_CODE;
2581
2582         __pte = paddr | IOMMU_PTE_P | IOMMU_PTE_FC;
2583
2584         if (direction == DMA_TO_DEVICE)
2585                 __pte |= IOMMU_PTE_IR;
2586         else if (direction == DMA_FROM_DEVICE)
2587                 __pte |= IOMMU_PTE_IW;
2588         else if (direction == DMA_BIDIRECTIONAL)
2589                 __pte |= IOMMU_PTE_IR | IOMMU_PTE_IW;
2590
2591         WARN_ON(*pte);
2592
2593         *pte = __pte;
2594
2595         return (dma_addr_t)address;
2596 }
2597
2598 /*
2599  * The generic unmapping function for on page in the DMA address space.
2600  */
2601 static void dma_ops_domain_unmap(struct dma_ops_domain *dom,
2602                                  unsigned long address)
2603 {
2604         struct aperture_range *aperture;
2605         u64 *pte;
2606
2607         if (address >= dom->aperture_size)
2608                 return;
2609
2610         aperture = dom->aperture[APERTURE_RANGE_INDEX(address)];
2611         if (!aperture)
2612                 return;
2613
2614         pte  = aperture->pte_pages[APERTURE_PAGE_INDEX(address)];
2615         if (!pte)
2616                 return;
2617
2618         pte += PM_LEVEL_INDEX(0, address);
2619
2620         WARN_ON(!*pte);
2621
2622         *pte = 0ULL;
2623 }
2624
2625 /*
2626  * This function contains common code for mapping of a physically
2627  * contiguous memory region into DMA address space. It is used by all
2628  * mapping functions provided with this IOMMU driver.
2629  * Must be called with the domain lock held.
2630  */
2631 static dma_addr_t __map_single(struct device *dev,
2632                                struct dma_ops_domain *dma_dom,
2633                                phys_addr_t paddr,
2634                                size_t size,
2635                                int dir,
2636                                bool align,
2637                                u64 dma_mask)
2638 {
2639         dma_addr_t offset = paddr & ~PAGE_MASK;
2640         dma_addr_t address, start, ret;
2641         unsigned int pages;
2642         unsigned long align_mask = 0;
2643         int i;
2644
2645         pages = iommu_num_pages(paddr, size, PAGE_SIZE);
2646         paddr &= PAGE_MASK;
2647
2648         INC_STATS_COUNTER(total_map_requests);
2649
2650         if (pages > 1)
2651                 INC_STATS_COUNTER(cross_page);
2652
2653         if (align)
2654                 align_mask = (1UL << get_order(size)) - 1;
2655
2656 retry:
2657         address = dma_ops_alloc_addresses(dev, dma_dom, pages, align_mask,
2658                                           dma_mask);
2659         if (unlikely(address == DMA_ERROR_CODE)) {
2660                 /*
2661                  * setting next_address here will let the address
2662                  * allocator only scan the new allocated range in the
2663                  * first run. This is a small optimization.
2664                  */
2665                 dma_dom->next_address = dma_dom->aperture_size;
2666
2667                 if (alloc_new_range(dma_dom, false, GFP_ATOMIC))
2668                         goto out;
2669
2670                 /*
2671                  * aperture was successfully enlarged by 128 MB, try
2672                  * allocation again
2673                  */
2674                 goto retry;
2675         }
2676
2677         start = address;
2678         for (i = 0; i < pages; ++i) {
2679                 ret = dma_ops_domain_map(dma_dom, start, paddr, dir);
2680                 if (ret == DMA_ERROR_CODE)
2681                         goto out_unmap;
2682
2683                 paddr += PAGE_SIZE;
2684                 start += PAGE_SIZE;
2685         }
2686         address += offset;
2687
2688         ADD_STATS_COUNTER(alloced_io_mem, size);
2689
2690         if (unlikely(dma_dom->need_flush && !amd_iommu_unmap_flush)) {
2691                 domain_flush_tlb(&dma_dom->domain);
2692                 dma_dom->need_flush = false;
2693         } else if (unlikely(amd_iommu_np_cache))
2694                 domain_flush_pages(&dma_dom->domain, address, size);
2695
2696 out:
2697         return address;
2698
2699 out_unmap:
2700
2701         for (--i; i >= 0; --i) {
2702                 start -= PAGE_SIZE;
2703                 dma_ops_domain_unmap(dma_dom, start);
2704         }
2705
2706         dma_ops_free_addresses(dma_dom, address, pages);
2707
2708         return DMA_ERROR_CODE;
2709 }
2710
2711 /*
2712  * Does the reverse of the __map_single function. Must be called with
2713  * the domain lock held too
2714  */
2715 static void __unmap_single(struct dma_ops_domain *dma_dom,
2716                            dma_addr_t dma_addr,
2717                            size_t size,
2718                            int dir)
2719 {
2720         dma_addr_t flush_addr;
2721         dma_addr_t i, start;
2722         unsigned int pages;
2723
2724         if ((dma_addr == DMA_ERROR_CODE) ||
2725             (dma_addr + size > dma_dom->aperture_size))
2726                 return;
2727
2728         flush_addr = dma_addr;
2729         pages = iommu_num_pages(dma_addr, size, PAGE_SIZE);
2730         dma_addr &= PAGE_MASK;
2731         start = dma_addr;
2732
2733         for (i = 0; i < pages; ++i) {
2734                 dma_ops_domain_unmap(dma_dom, start);
2735                 start += PAGE_SIZE;
2736         }
2737
2738         SUB_STATS_COUNTER(alloced_io_mem, size);
2739
2740         dma_ops_free_addresses(dma_dom, dma_addr, pages);
2741
2742         if (amd_iommu_unmap_flush || dma_dom->need_flush) {
2743                 domain_flush_pages(&dma_dom->domain, flush_addr, size);
2744                 dma_dom->need_flush = false;
2745         }
2746 }
2747
2748 /*
2749  * The exported map_single function for dma_ops.
2750  */
2751 static dma_addr_t map_page(struct device *dev, struct page *page,
2752                            unsigned long offset, size_t size,
2753                            enum dma_data_direction dir,
2754                            struct dma_attrs *attrs)
2755 {
2756         unsigned long flags;
2757         struct protection_domain *domain;
2758         dma_addr_t addr;
2759         u64 dma_mask;
2760         phys_addr_t paddr = page_to_phys(page) + offset;
2761
2762         INC_STATS_COUNTER(cnt_map_single);
2763
2764         domain = get_domain(dev);
2765         if (PTR_ERR(domain) == -EINVAL)
2766                 return (dma_addr_t)paddr;
2767         else if (IS_ERR(domain))
2768                 return DMA_ERROR_CODE;
2769
2770         dma_mask = *dev->dma_mask;
2771
2772         spin_lock_irqsave(&domain->lock, flags);
2773
2774         addr = __map_single(dev, domain->priv, paddr, size, dir, false,
2775                             dma_mask);
2776         if (addr == DMA_ERROR_CODE)
2777                 goto out;
2778
2779         domain_flush_complete(domain);
2780
2781 out:
2782         spin_unlock_irqrestore(&domain->lock, flags);
2783
2784         return addr;
2785 }
2786
2787 /*
2788  * The exported unmap_single function for dma_ops.
2789  */
2790 static void unmap_page(struct device *dev, dma_addr_t dma_addr, size_t size,
2791                        enum dma_data_direction dir, struct dma_attrs *attrs)
2792 {
2793         unsigned long flags;
2794         struct protection_domain *domain;
2795
2796         INC_STATS_COUNTER(cnt_unmap_single);
2797
2798         domain = get_domain(dev);
2799         if (IS_ERR(domain))
2800                 return;
2801
2802         spin_lock_irqsave(&domain->lock, flags);
2803
2804         __unmap_single(domain->priv, dma_addr, size, dir);
2805
2806         domain_flush_complete(domain);
2807
2808         spin_unlock_irqrestore(&domain->lock, flags);
2809 }
2810
2811 /*
2812  * The exported map_sg function for dma_ops (handles scatter-gather
2813  * lists).
2814  */
2815 static int map_sg(struct device *dev, struct scatterlist *sglist,
2816                   int nelems, enum dma_data_direction dir,
2817                   struct dma_attrs *attrs)
2818 {
2819         unsigned long flags;
2820         struct protection_domain *domain;
2821         int i;
2822         struct scatterlist *s;
2823         phys_addr_t paddr;
2824         int mapped_elems = 0;
2825         u64 dma_mask;
2826
2827         INC_STATS_COUNTER(cnt_map_sg);
2828
2829         domain = get_domain(dev);
2830         if (IS_ERR(domain))
2831                 return 0;
2832
2833         dma_mask = *dev->dma_mask;
2834
2835         spin_lock_irqsave(&domain->lock, flags);
2836
2837         for_each_sg(sglist, s, nelems, i) {
2838                 paddr = sg_phys(s);
2839
2840                 s->dma_address = __map_single(dev, domain->priv,
2841                                               paddr, s->length, dir, false,
2842                                               dma_mask);
2843
2844                 if (s->dma_address) {
2845                         s->dma_length = s->length;
2846                         mapped_elems++;
2847                 } else
2848                         goto unmap;
2849         }
2850
2851         domain_flush_complete(domain);
2852
2853 out:
2854         spin_unlock_irqrestore(&domain->lock, flags);
2855
2856         return mapped_elems;
2857 unmap:
2858         for_each_sg(sglist, s, mapped_elems, i) {
2859                 if (s->dma_address)
2860                         __unmap_single(domain->priv, s->dma_address,
2861                                        s->dma_length, dir);
2862                 s->dma_address = s->dma_length = 0;
2863         }
2864
2865         mapped_elems = 0;
2866
2867         goto out;
2868 }
2869
2870 /*
2871  * The exported map_sg function for dma_ops (handles scatter-gather
2872  * lists).
2873  */
2874 static void unmap_sg(struct device *dev, struct scatterlist *sglist,
2875                      int nelems, enum dma_data_direction dir,
2876                      struct dma_attrs *attrs)
2877 {
2878         unsigned long flags;
2879         struct protection_domain *domain;
2880         struct scatterlist *s;
2881         int i;
2882
2883         INC_STATS_COUNTER(cnt_unmap_sg);
2884
2885         domain = get_domain(dev);
2886         if (IS_ERR(domain))
2887                 return;
2888
2889         spin_lock_irqsave(&domain->lock, flags);
2890
2891         for_each_sg(sglist, s, nelems, i) {
2892                 __unmap_single(domain->priv, s->dma_address,
2893                                s->dma_length, dir);
2894                 s->dma_address = s->dma_length = 0;
2895         }
2896
2897         domain_flush_complete(domain);
2898
2899         spin_unlock_irqrestore(&domain->lock, flags);
2900 }
2901
2902 /*
2903  * The exported alloc_coherent function for dma_ops.
2904  */
2905 static void *alloc_coherent(struct device *dev, size_t size,
2906                             dma_addr_t *dma_addr, gfp_t flag,
2907                             struct dma_attrs *attrs)
2908 {
2909         u64 dma_mask = dev->coherent_dma_mask;
2910         struct protection_domain *domain;
2911         unsigned long flags;
2912         struct page *page;
2913
2914         INC_STATS_COUNTER(cnt_alloc_coherent);
2915
2916         domain = get_domain(dev);
2917         if (PTR_ERR(domain) == -EINVAL) {
2918                 page = alloc_pages(flag, get_order(size));
2919                 *dma_addr = page_to_phys(page);
2920                 return page_address(page);
2921         } else if (IS_ERR(domain))
2922                 return NULL;
2923
2924         size      = PAGE_ALIGN(size);
2925         dma_mask  = dev->coherent_dma_mask;
2926         flag     &= ~(__GFP_DMA | __GFP_HIGHMEM | __GFP_DMA32);
2927
2928         page = alloc_pages(flag | __GFP_NOWARN,  get_order(size));
2929         if (!page) {
2930                 if (!(flag & __GFP_WAIT))
2931                         return NULL;
2932
2933                 page = dma_alloc_from_contiguous(dev, size >> PAGE_SHIFT,
2934                                                  get_order(size));
2935                 if (!page)
2936                         return NULL;
2937         }
2938
2939         if (!dma_mask)
2940                 dma_mask = *dev->dma_mask;
2941
2942         spin_lock_irqsave(&domain->lock, flags);
2943
2944         *dma_addr = __map_single(dev, domain->priv, page_to_phys(page),
2945                                  size, DMA_BIDIRECTIONAL, true, dma_mask);
2946
2947         if (*dma_addr == DMA_ERROR_CODE) {
2948                 spin_unlock_irqrestore(&domain->lock, flags);
2949                 goto out_free;
2950         }
2951
2952         domain_flush_complete(domain);
2953
2954         spin_unlock_irqrestore(&domain->lock, flags);
2955
2956         return page_address(page);
2957
2958 out_free:
2959
2960         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2961                 __free_pages(page, get_order(size));
2962
2963         return NULL;
2964 }
2965
2966 /*
2967  * The exported free_coherent function for dma_ops.
2968  */
2969 static void free_coherent(struct device *dev, size_t size,
2970                           void *virt_addr, dma_addr_t dma_addr,
2971                           struct dma_attrs *attrs)
2972 {
2973         struct protection_domain *domain;
2974         unsigned long flags;
2975         struct page *page;
2976
2977         INC_STATS_COUNTER(cnt_free_coherent);
2978
2979         page = virt_to_page(virt_addr);
2980         size = PAGE_ALIGN(size);
2981
2982         domain = get_domain(dev);
2983         if (IS_ERR(domain))
2984                 goto free_mem;
2985
2986         spin_lock_irqsave(&domain->lock, flags);
2987
2988         __unmap_single(domain->priv, dma_addr, size, DMA_BIDIRECTIONAL);
2989
2990         domain_flush_complete(domain);
2991
2992         spin_unlock_irqrestore(&domain->lock, flags);
2993
2994 free_mem:
2995         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2996                 __free_pages(page, get_order(size));
2997 }
2998
2999 /*
3000  * This function is called by the DMA layer to find out if we can handle a
3001  * particular device. It is part of the dma_ops.
3002  */
3003 static int amd_iommu_dma_supported(struct device *dev, u64 mask)
3004 {
3005         return check_device(dev);
3006 }
3007
3008 /*
3009  * The function for pre-allocating protection domains.
3010  *
3011  * If the driver core informs the DMA layer if a driver grabs a device
3012  * we don't need to preallocate the protection domains anymore.
3013  * For now we have to.
3014  */
3015 static void __init prealloc_protection_domains(void)
3016 {
3017         struct iommu_dev_data *dev_data;
3018         struct dma_ops_domain *dma_dom;
3019         struct pci_dev *dev = NULL;
3020         u16 devid;
3021
3022         for_each_pci_dev(dev) {
3023
3024                 /* Do we handle this device? */
3025                 if (!check_device(&dev->dev))
3026                         continue;
3027
3028                 dev_data = get_dev_data(&dev->dev);
3029                 if (!amd_iommu_force_isolation && dev_data->iommu_v2) {
3030                         /* Make sure passthrough domain is allocated */
3031                         alloc_passthrough_domain();
3032                         dev_data->passthrough = true;
3033                         attach_device(&dev->dev, pt_domain);
3034                         pr_info("AMD-Vi: Using passthrough domain for device %s\n",
3035                                 dev_name(&dev->dev));
3036                 }
3037
3038                 /* Is there already any domain for it? */
3039                 if (domain_for_device(&dev->dev))
3040                         continue;
3041
3042                 devid = get_device_id(&dev->dev);
3043
3044                 dma_dom = dma_ops_domain_alloc();
3045                 if (!dma_dom)
3046                         continue;
3047                 init_unity_mappings_for_device(dma_dom, devid);
3048                 dma_dom->target_dev = devid;
3049
3050                 attach_device(&dev->dev, &dma_dom->domain);
3051
3052                 list_add_tail(&dma_dom->list, &iommu_pd_list);
3053         }
3054 }
3055
3056 static struct dma_map_ops amd_iommu_dma_ops = {
3057         .alloc = alloc_coherent,
3058         .free = free_coherent,
3059         .map_page = map_page,
3060         .unmap_page = unmap_page,
3061         .map_sg = map_sg,
3062         .unmap_sg = unmap_sg,
3063         .dma_supported = amd_iommu_dma_supported,
3064 };
3065
3066 static unsigned device_dma_ops_init(void)
3067 {
3068         struct iommu_dev_data *dev_data;
3069         struct pci_dev *pdev = NULL;
3070         unsigned unhandled = 0;
3071
3072         for_each_pci_dev(pdev) {
3073                 if (!check_device(&pdev->dev)) {
3074
3075                         iommu_ignore_device(&pdev->dev);
3076
3077                         unhandled += 1;
3078                         continue;
3079                 }
3080
3081                 dev_data = get_dev_data(&pdev->dev);
3082
3083                 if (!dev_data->passthrough)
3084                         pdev->dev.archdata.dma_ops = &amd_iommu_dma_ops;
3085                 else
3086                         pdev->dev.archdata.dma_ops = &nommu_dma_ops;
3087         }
3088
3089         return unhandled;
3090 }
3091
3092 /*
3093  * The function which clues the AMD IOMMU driver into dma_ops.
3094  */
3095
3096 void __init amd_iommu_init_api(void)
3097 {
3098         bus_set_iommu(&pci_bus_type, &amd_iommu_ops);
3099 }
3100
3101 int __init amd_iommu_init_dma_ops(void)
3102 {
3103         struct amd_iommu *iommu;
3104         int ret, unhandled;
3105
3106         /*
3107          * first allocate a default protection domain for every IOMMU we
3108          * found in the system. Devices not assigned to any other
3109          * protection domain will be assigned to the default one.
3110          */
3111         for_each_iommu(iommu) {
3112                 iommu->default_dom = dma_ops_domain_alloc();
3113                 if (iommu->default_dom == NULL)
3114                         return -ENOMEM;
3115                 iommu->default_dom->domain.flags |= PD_DEFAULT_MASK;
3116                 ret = iommu_init_unity_mappings(iommu);
3117                 if (ret)
3118                         goto free_domains;
3119         }
3120
3121         /*
3122          * Pre-allocate the protection domains for each device.
3123          */
3124         prealloc_protection_domains();
3125
3126         iommu_detected = 1;
3127         swiotlb = 0;
3128
3129         /* Make the driver finally visible to the drivers */
3130         unhandled = device_dma_ops_init();
3131         if (unhandled && max_pfn > MAX_DMA32_PFN) {
3132                 /* There are unhandled devices - initialize swiotlb for them */
3133                 swiotlb = 1;
3134         }
3135
3136         amd_iommu_stats_init();
3137
3138         if (amd_iommu_unmap_flush)
3139                 pr_info("AMD-Vi: IO/TLB flush on unmap enabled\n");
3140         else
3141                 pr_info("AMD-Vi: Lazy IO/TLB flushing enabled\n");
3142
3143         return 0;
3144
3145 free_domains:
3146
3147         for_each_iommu(iommu) {
3148                 dma_ops_domain_free(iommu->default_dom);
3149         }
3150
3151         return ret;
3152 }
3153
3154 /*****************************************************************************
3155  *
3156  * The following functions belong to the exported interface of AMD IOMMU
3157  *
3158  * This interface allows access to lower level functions of the IOMMU
3159  * like protection domain handling and assignement of devices to domains
3160  * which is not possible with the dma_ops interface.
3161  *
3162  *****************************************************************************/
3163
3164 static void cleanup_domain(struct protection_domain *domain)
3165 {
3166         struct iommu_dev_data *entry;
3167         unsigned long flags;
3168
3169         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
3170
3171         while (!list_empty(&domain->dev_list)) {
3172                 entry = list_first_entry(&domain->dev_list,
3173                                          struct iommu_dev_data, list);
3174                 __detach_device(entry);
3175         }
3176
3177         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
3178 }
3179
3180 static void protection_domain_free(struct protection_domain *domain)
3181 {
3182         if (!domain)
3183                 return;
3184
3185         del_domain_from_list(domain);
3186
3187         if (domain->id)
3188                 domain_id_free(domain->id);
3189
3190         kfree(domain);
3191 }
3192
3193 static struct protection_domain *protection_domain_alloc(void)
3194 {
3195         struct protection_domain *domain;
3196
3197         domain = kzalloc(sizeof(*domain), GFP_KERNEL);
3198         if (!domain)
3199                 return NULL;
3200
3201         spin_lock_init(&domain->lock);
3202         mutex_init(&domain->api_lock);
3203         domain->id = domain_id_alloc();
3204         if (!domain->id)
3205                 goto out_err;
3206         INIT_LIST_HEAD(&domain->dev_list);
3207
3208         add_domain_to_list(domain);
3209
3210         return domain;
3211
3212 out_err:
3213         kfree(domain);
3214
3215         return NULL;
3216 }
3217
3218 static int __init alloc_passthrough_domain(void)
3219 {
3220         if (pt_domain != NULL)
3221                 return 0;
3222
3223         /* allocate passthrough domain */
3224         pt_domain = protection_domain_alloc();
3225         if (!pt_domain)
3226                 return -ENOMEM;
3227
3228         pt_domain->mode = PAGE_MODE_NONE;
3229
3230         return 0;
3231 }
3232 static int amd_iommu_domain_init(struct iommu_domain *dom)
3233 {
3234         struct protection_domain *domain;
3235
3236         domain = protection_domain_alloc();
3237         if (!domain)
3238                 goto out_free;
3239
3240         domain->mode    = PAGE_MODE_3_LEVEL;
3241         domain->pt_root = (void *)get_zeroed_page(GFP_KERNEL);
3242         if (!domain->pt_root)
3243                 goto out_free;
3244
3245         domain->iommu_domain = dom;
3246
3247         dom->priv = domain;
3248
3249         dom->geometry.aperture_start = 0;
3250         dom->geometry.aperture_end   = ~0ULL;
3251         dom->geometry.force_aperture = true;
3252
3253         return 0;
3254
3255 out_free:
3256         protection_domain_free(domain);
3257
3258         return -ENOMEM;
3259 }
3260
3261 static void amd_iommu_domain_destroy(struct iommu_domain *dom)
3262 {
3263         struct protection_domain *domain = dom->priv;
3264
3265         if (!domain)
3266                 return;
3267
3268         if (domain->dev_cnt > 0)
3269                 cleanup_domain(domain);
3270
3271         BUG_ON(domain->dev_cnt != 0);
3272
3273         if (domain->mode != PAGE_MODE_NONE)
3274                 free_pagetable(domain);
3275
3276         if (domain->flags & PD_IOMMUV2_MASK)
3277                 free_gcr3_table(domain);
3278
3279         protection_domain_free(domain);
3280
3281         dom->priv = NULL;
3282 }
3283
3284 static void amd_iommu_detach_device(struct iommu_domain *dom,
3285                                     struct device *dev)
3286 {
3287         struct iommu_dev_data *dev_data = dev->archdata.iommu;
3288         struct amd_iommu *iommu;
3289         u16 devid;
3290
3291         if (!check_device(dev))
3292                 return;
3293
3294         devid = get_device_id(dev);
3295
3296         if (dev_data->domain != NULL)
3297                 detach_device(dev);
3298
3299         iommu = amd_iommu_rlookup_table[devid];
3300         if (!iommu)
3301                 return;
3302
3303         iommu_completion_wait(iommu);
3304 }
3305
3306 static int amd_iommu_attach_device(struct iommu_domain *dom,
3307                                    struct device *dev)
3308 {
3309         struct protection_domain *domain = dom->priv;
3310         struct iommu_dev_data *dev_data;
3311         struct amd_iommu *iommu;
3312         int ret;
3313
3314         if (!check_device(dev))
3315                 return -EINVAL;
3316
3317         dev_data = dev->archdata.iommu;
3318
3319         iommu = amd_iommu_rlookup_table[dev_data->devid];
3320         if (!iommu)
3321                 return -EINVAL;
3322
3323         if (dev_data->domain)
3324                 detach_device(dev);
3325
3326         ret = attach_device(dev, domain);
3327
3328         iommu_completion_wait(iommu);
3329
3330         return ret;
3331 }
3332
3333 static int amd_iommu_map(struct iommu_domain *dom, unsigned long iova,
3334                          phys_addr_t paddr, size_t page_size, int iommu_prot)
3335 {
3336         struct protection_domain *domain = dom->priv;
3337         int prot = 0;
3338         int ret;
3339
3340         if (domain->mode == PAGE_MODE_NONE)
3341                 return -EINVAL;
3342
3343         if (iommu_prot & IOMMU_READ)
3344                 prot |= IOMMU_PROT_IR;
3345         if (iommu_prot & IOMMU_WRITE)
3346                 prot |= IOMMU_PROT_IW;
3347
3348         mutex_lock(&domain->api_lock);
3349         ret = iommu_map_page(domain, iova, paddr, prot, page_size);
3350         mutex_unlock(&domain->api_lock);
3351
3352         return ret;
3353 }
3354
3355 static size_t amd_iommu_unmap(struct iommu_domain *dom, unsigned long iova,
3356                            size_t page_size)
3357 {
3358         struct protection_domain *domain = dom->priv;
3359         size_t unmap_size;
3360
3361         if (domain->mode == PAGE_MODE_NONE)
3362                 return -EINVAL;
3363
3364         mutex_lock(&domain->api_lock);
3365         unmap_size = iommu_unmap_page(domain, iova, page_size);
3366         mutex_unlock(&domain->api_lock);
3367
3368         domain_flush_tlb_pde(domain);
3369
3370         return unmap_size;
3371 }
3372
3373 static phys_addr_t amd_iommu_iova_to_phys(struct iommu_domain *dom,
3374                                           dma_addr_t iova)
3375 {
3376         struct protection_domain *domain = dom->priv;
3377         unsigned long offset_mask, pte_pgsize;
3378         phys_addr_t paddr;
3379         u64 *pte, __pte;
3380
3381         if (domain->mode == PAGE_MODE_NONE)
3382                 return iova;
3383
3384         pte = fetch_pte(domain, iova, &pte_pgsize);
3385
3386         if (!pte || !IOMMU_PTE_PRESENT(*pte))
3387                 return 0;
3388
3389         if (PM_PTE_LEVEL(*pte) == 0)
3390                 offset_mask = PAGE_SIZE - 1;
3391         else
3392                 offset_mask = PTE_PAGE_SIZE(*pte) - 1;
3393
3394         __pte = *pte & PM_ADDR_MASK;
3395         paddr = (__pte & ~offset_mask) | (iova & offset_mask);
3396
3397         return paddr;
3398 }
3399
3400 static bool amd_iommu_capable(enum iommu_cap cap)
3401 {
3402         switch (cap) {
3403         case IOMMU_CAP_CACHE_COHERENCY:
3404                 return true;
3405         case IOMMU_CAP_INTR_REMAP:
3406                 return (irq_remapping_enabled == 1);
3407         case IOMMU_CAP_NOEXEC:
3408                 return false;
3409         }
3410
3411         return false;
3412 }
3413
3414 static const struct iommu_ops amd_iommu_ops = {
3415         .capable = amd_iommu_capable,
3416         .domain_init = amd_iommu_domain_init,
3417         .domain_destroy = amd_iommu_domain_destroy,
3418         .attach_dev = amd_iommu_attach_device,
3419         .detach_dev = amd_iommu_detach_device,
3420         .map = amd_iommu_map,
3421         .unmap = amd_iommu_unmap,
3422         .map_sg = default_iommu_map_sg,
3423         .iova_to_phys = amd_iommu_iova_to_phys,
3424         .pgsize_bitmap  = AMD_IOMMU_PGSIZES,
3425 };
3426
3427 /*****************************************************************************
3428  *
3429  * The next functions do a basic initialization of IOMMU for pass through
3430  * mode
3431  *
3432  * In passthrough mode the IOMMU is initialized and enabled but not used for
3433  * DMA-API translation.
3434  *
3435  *****************************************************************************/
3436
3437 int __init amd_iommu_init_passthrough(void)
3438 {
3439         struct iommu_dev_data *dev_data;
3440         struct pci_dev *dev = NULL;
3441         int ret;
3442
3443         ret = alloc_passthrough_domain();
3444         if (ret)
3445                 return ret;
3446
3447         for_each_pci_dev(dev) {
3448                 if (!check_device(&dev->dev))
3449                         continue;
3450
3451                 dev_data = get_dev_data(&dev->dev);
3452                 dev_data->passthrough = true;
3453
3454                 attach_device(&dev->dev, pt_domain);
3455         }
3456
3457         amd_iommu_stats_init();
3458
3459         pr_info("AMD-Vi: Initialized for Passthrough Mode\n");
3460
3461         return 0;
3462 }
3463
3464 /* IOMMUv2 specific functions */
3465 int amd_iommu_register_ppr_notifier(struct notifier_block *nb)
3466 {
3467         return atomic_notifier_chain_register(&ppr_notifier, nb);
3468 }
3469 EXPORT_SYMBOL(amd_iommu_register_ppr_notifier);
3470
3471 int amd_iommu_unregister_ppr_notifier(struct notifier_block *nb)
3472 {
3473         return atomic_notifier_chain_unregister(&ppr_notifier, nb);
3474 }
3475 EXPORT_SYMBOL(amd_iommu_unregister_ppr_notifier);
3476
3477 void amd_iommu_domain_direct_map(struct iommu_domain *dom)
3478 {
3479         struct protection_domain *domain = dom->priv;
3480         unsigned long flags;
3481
3482         spin_lock_irqsave(&domain->lock, flags);
3483
3484         /* Update data structure */
3485         domain->mode    = PAGE_MODE_NONE;
3486         domain->updated = true;
3487
3488         /* Make changes visible to IOMMUs */
3489         update_domain(domain);
3490
3491         /* Page-table is not visible to IOMMU anymore, so free it */
3492         free_pagetable(domain);
3493
3494         spin_unlock_irqrestore(&domain->lock, flags);
3495 }
3496 EXPORT_SYMBOL(amd_iommu_domain_direct_map);
3497
3498 int amd_iommu_domain_enable_v2(struct iommu_domain *dom, int pasids)
3499 {
3500         struct protection_domain *domain = dom->priv;
3501         unsigned long flags;
3502         int levels, ret;
3503
3504         if (pasids <= 0 || pasids > (PASID_MASK + 1))
3505                 return -EINVAL;
3506
3507         /* Number of GCR3 table levels required */
3508         for (levels = 0; (pasids - 1) & ~0x1ff; pasids >>= 9)
3509                 levels += 1;
3510
3511         if (levels > amd_iommu_max_glx_val)
3512                 return -EINVAL;
3513
3514         spin_lock_irqsave(&domain->lock, flags);
3515
3516         /*
3517          * Save us all sanity checks whether devices already in the
3518          * domain support IOMMUv2. Just force that the domain has no
3519          * devices attached when it is switched into IOMMUv2 mode.
3520          */
3521         ret = -EBUSY;
3522         if (domain->dev_cnt > 0 || domain->flags & PD_IOMMUV2_MASK)
3523                 goto out;
3524
3525         ret = -ENOMEM;
3526         domain->gcr3_tbl = (void *)get_zeroed_page(GFP_ATOMIC);
3527         if (domain->gcr3_tbl == NULL)
3528                 goto out;
3529
3530         domain->glx      = levels;
3531         domain->flags   |= PD_IOMMUV2_MASK;
3532         domain->updated  = true;
3533
3534         update_domain(domain);
3535
3536         ret = 0;
3537
3538 out:
3539         spin_unlock_irqrestore(&domain->lock, flags);
3540
3541         return ret;
3542 }
3543 EXPORT_SYMBOL(amd_iommu_domain_enable_v2);
3544
3545 static int __flush_pasid(struct protection_domain *domain, int pasid,
3546                          u64 address, bool size)
3547 {
3548         struct iommu_dev_data *dev_data;
3549         struct iommu_cmd cmd;
3550         int i, ret;
3551
3552         if (!(domain->flags & PD_IOMMUV2_MASK))
3553                 return -EINVAL;
3554
3555         build_inv_iommu_pasid(&cmd, domain->id, pasid, address, size);
3556
3557         /*
3558          * IOMMU TLB needs to be flushed before Device TLB to
3559          * prevent device TLB refill from IOMMU TLB
3560          */
3561         for (i = 0; i < amd_iommus_present; ++i) {
3562                 if (domain->dev_iommu[i] == 0)
3563                         continue;
3564
3565                 ret = iommu_queue_command(amd_iommus[i], &cmd);
3566                 if (ret != 0)
3567                         goto out;
3568         }
3569
3570         /* Wait until IOMMU TLB flushes are complete */
3571         domain_flush_complete(domain);
3572
3573         /* Now flush device TLBs */
3574         list_for_each_entry(dev_data, &domain->dev_list, list) {
3575                 struct amd_iommu *iommu;
3576                 int qdep;
3577
3578                 BUG_ON(!dev_data->ats.enabled);
3579
3580                 qdep  = dev_data->ats.qdep;
3581                 iommu = amd_iommu_rlookup_table[dev_data->devid];
3582
3583                 build_inv_iotlb_pasid(&cmd, dev_data->devid, pasid,
3584                                       qdep, address, size);
3585
3586                 ret = iommu_queue_command(iommu, &cmd);
3587                 if (ret != 0)
3588                         goto out;
3589         }
3590
3591         /* Wait until all device TLBs are flushed */
3592         domain_flush_complete(domain);
3593
3594         ret = 0;
3595
3596 out:
3597
3598         return ret;
3599 }
3600
3601 static int __amd_iommu_flush_page(struct protection_domain *domain, int pasid,
3602                                   u64 address)
3603 {
3604         INC_STATS_COUNTER(invalidate_iotlb);
3605
3606         return __flush_pasid(domain, pasid, address, false);
3607 }
3608
3609 int amd_iommu_flush_page(struct iommu_domain *dom, int pasid,
3610                          u64 address)
3611 {
3612         struct protection_domain *domain = dom->priv;
3613         unsigned long flags;
3614         int ret;
3615
3616         spin_lock_irqsave(&domain->lock, flags);
3617         ret = __amd_iommu_flush_page(domain, pasid, address);
3618         spin_unlock_irqrestore(&domain->lock, flags);
3619
3620         return ret;
3621 }
3622 EXPORT_SYMBOL(amd_iommu_flush_page);
3623
3624 static int __amd_iommu_flush_tlb(struct protection_domain *domain, int pasid)
3625 {
3626         INC_STATS_COUNTER(invalidate_iotlb_all);
3627
3628         return __flush_pasid(domain, pasid, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
3629                              true);
3630 }
3631
3632 int amd_iommu_flush_tlb(struct iommu_domain *dom, int pasid)
3633 {
3634         struct protection_domain *domain = dom->priv;
3635         unsigned long flags;
3636         int ret;
3637
3638         spin_lock_irqsave(&domain->lock, flags);
3639         ret = __amd_iommu_flush_tlb(domain, pasid);
3640         spin_unlock_irqrestore(&domain->lock, flags);
3641
3642         return ret;
3643 }
3644 EXPORT_SYMBOL(amd_iommu_flush_tlb);
3645
3646 static u64 *__get_gcr3_pte(u64 *root, int level, int pasid, bool alloc)
3647 {
3648         int index;
3649         u64 *pte;
3650
3651         while (true) {
3652
3653                 index = (pasid >> (9 * level)) & 0x1ff;
3654                 pte   = &root[index];
3655
3656                 if (level == 0)
3657                         break;
3658
3659                 if (!(*pte & GCR3_VALID)) {
3660                         if (!alloc)
3661                                 return NULL;
3662
3663                         root = (void *)get_zeroed_page(GFP_ATOMIC);
3664                         if (root == NULL)
3665                                 return NULL;
3666
3667                         *pte = __pa(root) | GCR3_VALID;
3668                 }
3669
3670                 root = __va(*pte & PAGE_MASK);
3671
3672                 level -= 1;
3673         }
3674
3675         return pte;
3676 }
3677
3678 static int __set_gcr3(struct protection_domain *domain, int pasid,
3679                       unsigned long cr3)
3680 {
3681         u64 *pte;
3682
3683         if (domain->mode != PAGE_MODE_NONE)
3684                 return -EINVAL;
3685
3686         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, true);
3687         if (pte == NULL)
3688                 return -ENOMEM;
3689
3690         *pte = (cr3 & PAGE_MASK) | GCR3_VALID;
3691
3692         return __amd_iommu_flush_tlb(domain, pasid);
3693 }
3694
3695 static int __clear_gcr3(struct protection_domain *domain, int pasid)
3696 {
3697         u64 *pte;
3698
3699         if (domain->mode != PAGE_MODE_NONE)
3700                 return -EINVAL;
3701
3702         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, false);
3703         if (pte == NULL)
3704                 return 0;
3705
3706         *pte = 0;
3707
3708         return __amd_iommu_flush_tlb(domain, pasid);
3709 }
3710
3711 int amd_iommu_domain_set_gcr3(struct iommu_domain *dom, int pasid,
3712                               unsigned long cr3)
3713 {
3714         struct protection_domain *domain = dom->priv;
3715         unsigned long flags;
3716         int ret;
3717
3718         spin_lock_irqsave(&domain->lock, flags);
3719         ret = __set_gcr3(domain, pasid, cr3);
3720         spin_unlock_irqrestore(&domain->lock, flags);
3721
3722         return ret;
3723 }
3724 EXPORT_SYMBOL(amd_iommu_domain_set_gcr3);
3725
3726 int amd_iommu_domain_clear_gcr3(struct iommu_domain *dom, int pasid)
3727 {
3728         struct protection_domain *domain = dom->priv;
3729         unsigned long flags;
3730         int ret;
3731
3732         spin_lock_irqsave(&domain->lock, flags);
3733         ret = __clear_gcr3(domain, pasid);
3734         spin_unlock_irqrestore(&domain->lock, flags);
3735
3736         return ret;
3737 }
3738 EXPORT_SYMBOL(amd_iommu_domain_clear_gcr3);
3739
3740 int amd_iommu_complete_ppr(struct pci_dev *pdev, int pasid,
3741                            int status, int tag)
3742 {
3743         struct iommu_dev_data *dev_data;
3744         struct amd_iommu *iommu;
3745         struct iommu_cmd cmd;
3746
3747         INC_STATS_COUNTER(complete_ppr);
3748
3749         dev_data = get_dev_data(&pdev->dev);
3750         iommu    = amd_iommu_rlookup_table[dev_data->devid];
3751
3752         build_complete_ppr(&cmd, dev_data->devid, pasid, status,
3753                            tag, dev_data->pri_tlp);
3754
3755         return iommu_queue_command(iommu, &cmd);
3756 }
3757 EXPORT_SYMBOL(amd_iommu_complete_ppr);
3758
3759 struct iommu_domain *amd_iommu_get_v2_domain(struct pci_dev *pdev)
3760 {
3761         struct protection_domain *domain;
3762
3763         domain = get_domain(&pdev->dev);
3764         if (IS_ERR(domain))
3765                 return NULL;
3766
3767         /* Only return IOMMUv2 domains */
3768         if (!(domain->flags & PD_IOMMUV2_MASK))
3769                 return NULL;
3770
3771         return domain->iommu_domain;
3772 }
3773 EXPORT_SYMBOL(amd_iommu_get_v2_domain);
3774
3775 void amd_iommu_enable_device_erratum(struct pci_dev *pdev, u32 erratum)
3776 {
3777         struct iommu_dev_data *dev_data;
3778
3779         if (!amd_iommu_v2_supported())
3780                 return;
3781
3782         dev_data = get_dev_data(&pdev->dev);
3783         dev_data->errata |= (1 << erratum);
3784 }
3785 EXPORT_SYMBOL(amd_iommu_enable_device_erratum);
3786
3787 int amd_iommu_device_info(struct pci_dev *pdev,
3788                           struct amd_iommu_device_info *info)
3789 {
3790         int max_pasids;
3791         int pos;
3792
3793         if (pdev == NULL || info == NULL)
3794                 return -EINVAL;
3795
3796         if (!amd_iommu_v2_supported())
3797                 return -EINVAL;
3798
3799         memset(info, 0, sizeof(*info));
3800
3801         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_ATS);
3802         if (pos)
3803                 info->flags |= AMD_IOMMU_DEVICE_FLAG_ATS_SUP;
3804
3805         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
3806         if (pos)
3807                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PRI_SUP;
3808
3809         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PASID);
3810         if (pos) {
3811                 int features;
3812
3813                 max_pasids = 1 << (9 * (amd_iommu_max_glx_val + 1));
3814                 max_pasids = min(max_pasids, (1 << 20));
3815
3816                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PASID_SUP;
3817                 info->max_pasids = min(pci_max_pasids(pdev), max_pasids);
3818
3819                 features = pci_pasid_features(pdev);
3820                 if (features & PCI_PASID_CAP_EXEC)
3821                         info->flags |= AMD_IOMMU_DEVICE_FLAG_EXEC_SUP;
3822                 if (features & PCI_PASID_CAP_PRIV)
3823                         info->flags |= AMD_IOMMU_DEVICE_FLAG_PRIV_SUP;
3824         }
3825
3826         return 0;
3827 }
3828 EXPORT_SYMBOL(amd_iommu_device_info);
3829
3830 #ifdef CONFIG_IRQ_REMAP
3831
3832 /*****************************************************************************
3833  *
3834  * Interrupt Remapping Implementation
3835  *
3836  *****************************************************************************/
3837
3838 union irte {
3839         u32 val;
3840         struct {
3841                 u32 valid       : 1,
3842                     no_fault    : 1,
3843                     int_type    : 3,
3844                     rq_eoi      : 1,
3845                     dm          : 1,
3846                     rsvd_1      : 1,
3847                     destination : 8,
3848                     vector      : 8,
3849                     rsvd_2      : 8;
3850         } fields;
3851 };
3852
3853 #define DTE_IRQ_PHYS_ADDR_MASK  (((1ULL << 45)-1) << 6)
3854 #define DTE_IRQ_REMAP_INTCTL    (2ULL << 60)
3855 #define DTE_IRQ_TABLE_LEN       (8ULL << 1)
3856 #define DTE_IRQ_REMAP_ENABLE    1ULL
3857
3858 static void set_dte_irq_entry(u16 devid, struct irq_remap_table *table)
3859 {
3860         u64 dte;
3861
3862         dte     = amd_iommu_dev_table[devid].data[2];
3863         dte     &= ~DTE_IRQ_PHYS_ADDR_MASK;
3864         dte     |= virt_to_phys(table->table);
3865         dte     |= DTE_IRQ_REMAP_INTCTL;
3866         dte     |= DTE_IRQ_TABLE_LEN;
3867         dte     |= DTE_IRQ_REMAP_ENABLE;
3868
3869         amd_iommu_dev_table[devid].data[2] = dte;
3870 }
3871
3872 #define IRTE_ALLOCATED (~1U)
3873
3874 static struct irq_remap_table *get_irq_table(u16 devid, bool ioapic)
3875 {
3876         struct irq_remap_table *table = NULL;
3877         struct amd_iommu *iommu;
3878         unsigned long flags;
3879         u16 alias;
3880
3881         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
3882
3883         iommu = amd_iommu_rlookup_table[devid];
3884         if (!iommu)
3885                 goto out_unlock;
3886
3887         table = irq_lookup_table[devid];
3888         if (table)
3889                 goto out;
3890
3891         alias = amd_iommu_alias_table[devid];
3892         table = irq_lookup_table[alias];
3893         if (table) {
3894                 irq_lookup_table[devid] = table;
3895                 set_dte_irq_entry(devid, table);
3896                 iommu_flush_dte(iommu, devid);
3897                 goto out;
3898         }
3899
3900         /* Nothing there yet, allocate new irq remapping table */
3901         table = kzalloc(sizeof(*table), GFP_ATOMIC);
3902         if (!table)
3903                 goto out;
3904
3905         /* Initialize table spin-lock */
3906         spin_lock_init(&table->lock);
3907
3908         if (ioapic)
3909                 /* Keep the first 32 indexes free for IOAPIC interrupts */
3910                 table->min_index = 32;
3911
3912         table->table = kmem_cache_alloc(amd_iommu_irq_cache, GFP_ATOMIC);
3913         if (!table->table) {
3914                 kfree(table);
3915                 table = NULL;
3916                 goto out;
3917         }
3918
3919         memset(table->table, 0, MAX_IRQS_PER_TABLE * sizeof(u32));
3920
3921         if (ioapic) {
3922                 int i;
3923
3924                 for (i = 0; i < 32; ++i)
3925                         table->table[i] = IRTE_ALLOCATED;
3926         }
3927
3928         irq_lookup_table[devid] = table;
3929         set_dte_irq_entry(devid, table);
3930         iommu_flush_dte(iommu, devid);
3931         if (devid != alias) {
3932                 irq_lookup_table[alias] = table;
3933                 set_dte_irq_entry(alias, table);
3934                 iommu_flush_dte(iommu, alias);
3935         }
3936
3937 out:
3938         iommu_completion_wait(iommu);
3939
3940 out_unlock:
3941         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
3942
3943         return table;
3944 }
3945
3946 static int alloc_irq_index(struct irq_cfg *cfg, u16 devid, int count)
3947 {
3948         struct irq_remap_table *table;
3949         unsigned long flags;
3950         int index, c;
3951
3952         table = get_irq_table(devid, false);
3953         if (!table)
3954                 return -ENODEV;
3955
3956         spin_lock_irqsave(&table->lock, flags);
3957
3958         /* Scan table for free entries */
3959         for (c = 0, index = table->min_index;
3960              index < MAX_IRQS_PER_TABLE;
3961              ++index) {
3962                 if (table->table[index] == 0)
3963                         c += 1;
3964                 else
3965                         c = 0;
3966
3967                 if (c == count) {
3968                         struct irq_2_irte *irte_info;
3969
3970                         for (; c != 0; --c)
3971                                 table->table[index - c + 1] = IRTE_ALLOCATED;
3972
3973                         index -= count - 1;
3974
3975                         cfg->remapped         = 1;
3976                         irte_info             = &cfg->irq_2_irte;
3977                         irte_info->devid      = devid;
3978                         irte_info->index      = index;
3979
3980                         goto out;
3981                 }
3982         }
3983
3984         index = -ENOSPC;
3985
3986 out:
3987         spin_unlock_irqrestore(&table->lock, flags);
3988
3989         return index;
3990 }
3991
3992 static int get_irte(u16 devid, int index, union irte *irte)
3993 {
3994         struct irq_remap_table *table;
3995         unsigned long flags;
3996
3997         table = get_irq_table(devid, false);
3998         if (!table)
3999                 return -ENOMEM;
4000
4001         spin_lock_irqsave(&table->lock, flags);
4002         irte->val = table->table[index];
4003         spin_unlock_irqrestore(&table->lock, flags);
4004
4005         return 0;
4006 }
4007
4008 static int modify_irte(u16 devid, int index, union irte irte)
4009 {
4010         struct irq_remap_table *table;
4011         struct amd_iommu *iommu;
4012         unsigned long flags;
4013
4014         iommu = amd_iommu_rlookup_table[devid];
4015         if (iommu == NULL)
4016                 return -EINVAL;
4017
4018         table = get_irq_table(devid, false);
4019         if (!table)
4020                 return -ENOMEM;
4021
4022         spin_lock_irqsave(&table->lock, flags);
4023         table->table[index] = irte.val;
4024         spin_unlock_irqrestore(&table->lock, flags);
4025
4026         iommu_flush_irt(iommu, devid);
4027         iommu_completion_wait(iommu);
4028
4029         return 0;
4030 }
4031
4032 static void free_irte(u16 devid, int index)
4033 {
4034         struct irq_remap_table *table;
4035         struct amd_iommu *iommu;
4036         unsigned long flags;
4037
4038         iommu = amd_iommu_rlookup_table[devid];
4039         if (iommu == NULL)
4040                 return;
4041
4042         table = get_irq_table(devid, false);
4043         if (!table)
4044                 return;
4045
4046         spin_lock_irqsave(&table->lock, flags);
4047         table->table[index] = 0;
4048         spin_unlock_irqrestore(&table->lock, flags);
4049
4050         iommu_flush_irt(iommu, devid);
4051         iommu_completion_wait(iommu);
4052 }
4053
4054 static int setup_ioapic_entry(int irq, struct IO_APIC_route_entry *entry,
4055                               unsigned int destination, int vector,
4056                               struct io_apic_irq_attr *attr)
4057 {
4058         struct irq_remap_table *table;
4059         struct irq_2_irte *irte_info;
4060         struct irq_cfg *cfg;
4061         union irte irte;
4062         int ioapic_id;
4063         int index;
4064         int devid;
4065         int ret;
4066
4067         cfg = irq_cfg(irq);
4068         if (!cfg)
4069                 return -EINVAL;
4070
4071         irte_info = &cfg->irq_2_irte;
4072         ioapic_id = mpc_ioapic_id(attr->ioapic);
4073         devid     = get_ioapic_devid(ioapic_id);
4074
4075         if (devid < 0)
4076                 return devid;
4077
4078         table = get_irq_table(devid, true);
4079         if (table == NULL)
4080                 return -ENOMEM;
4081
4082         index = attr->ioapic_pin;
4083
4084         /* Setup IRQ remapping info */
4085         cfg->remapped         = 1;
4086         irte_info->devid      = devid;
4087         irte_info->index      = index;
4088
4089         /* Setup IRTE for IOMMU */
4090         irte.val                = 0;
4091         irte.fields.vector      = vector;
4092         irte.fields.int_type    = apic->irq_delivery_mode;
4093         irte.fields.destination = destination;
4094         irte.fields.dm          = apic->irq_dest_mode;
4095         irte.fields.valid       = 1;
4096
4097         ret = modify_irte(devid, index, irte);
4098         if (ret)
4099                 return ret;
4100
4101         /* Setup IOAPIC entry */
4102         memset(entry, 0, sizeof(*entry));
4103
4104         entry->vector        = index;
4105         entry->mask          = 0;
4106         entry->trigger       = attr->trigger;
4107         entry->polarity      = attr->polarity;
4108
4109         /*
4110          * Mask level triggered irqs.
4111          */
4112         if (attr->trigger)
4113                 entry->mask = 1;
4114
4115         return 0;
4116 }
4117
4118 static int set_affinity(struct irq_data *data, const struct cpumask *mask,
4119                         bool force)
4120 {
4121         struct irq_2_irte *irte_info;
4122         unsigned int dest, irq;
4123         struct irq_cfg *cfg;
4124         union irte irte;
4125         int err;
4126
4127         if (!config_enabled(CONFIG_SMP))
4128                 return -1;
4129
4130         cfg       = irqd_cfg(data);
4131         irq       = data->irq;
4132         irte_info = &cfg->irq_2_irte;
4133
4134         if (!cpumask_intersects(mask, cpu_online_mask))
4135                 return -EINVAL;
4136
4137         if (get_irte(irte_info->devid, irte_info->index, &irte))
4138                 return -EBUSY;
4139
4140         if (assign_irq_vector(irq, cfg, mask))
4141                 return -EBUSY;
4142
4143         err = apic->cpu_mask_to_apicid_and(cfg->domain, mask, &dest);
4144         if (err) {
4145                 if (assign_irq_vector(irq, cfg, data->affinity))
4146                         pr_err("AMD-Vi: Failed to recover vector for irq %d\n", irq);
4147                 return err;
4148         }
4149
4150         irte.fields.vector      = cfg->vector;
4151         irte.fields.destination = dest;
4152
4153         modify_irte(irte_info->devid, irte_info->index, irte);
4154
4155         if (cfg->move_in_progress)
4156                 send_cleanup_vector(cfg);
4157
4158         cpumask_copy(data->affinity, mask);
4159
4160         return 0;
4161 }
4162
4163 static int free_irq(int irq)
4164 {
4165         struct irq_2_irte *irte_info;
4166         struct irq_cfg *cfg;
4167
4168         cfg = irq_cfg(irq);
4169         if (!cfg)
4170                 return -EINVAL;
4171
4172         irte_info = &cfg->irq_2_irte;
4173
4174         free_irte(irte_info->devid, irte_info->index);
4175
4176         return 0;
4177 }
4178
4179 static void compose_msi_msg(struct pci_dev *pdev,
4180                             unsigned int irq, unsigned int dest,
4181                             struct msi_msg *msg, u8 hpet_id)
4182 {
4183         struct irq_2_irte *irte_info;
4184         struct irq_cfg *cfg;
4185         union irte irte;
4186
4187         cfg = irq_cfg(irq);
4188         if (!cfg)
4189                 return;
4190
4191         irte_info = &cfg->irq_2_irte;
4192
4193         irte.val                = 0;
4194         irte.fields.vector      = cfg->vector;
4195         irte.fields.int_type    = apic->irq_delivery_mode;
4196         irte.fields.destination = dest;
4197         irte.fields.dm          = apic->irq_dest_mode;
4198         irte.fields.valid       = 1;
4199
4200         modify_irte(irte_info->devid, irte_info->index, irte);
4201
4202         msg->address_hi = MSI_ADDR_BASE_HI;
4203         msg->address_lo = MSI_ADDR_BASE_LO;
4204         msg->data       = irte_info->index;
4205 }
4206
4207 static int msi_alloc_irq(struct pci_dev *pdev, int irq, int nvec)
4208 {
4209         struct irq_cfg *cfg;
4210         int index;
4211         u16 devid;
4212
4213         if (!pdev)
4214                 return -EINVAL;
4215
4216         cfg = irq_cfg(irq);
4217         if (!cfg)
4218                 return -EINVAL;
4219
4220         devid = get_device_id(&pdev->dev);
4221         index = alloc_irq_index(cfg, devid, nvec);
4222
4223         return index < 0 ? MAX_IRQS_PER_TABLE : index;
4224 }
4225
4226 static int msi_setup_irq(struct pci_dev *pdev, unsigned int irq,
4227                          int index, int offset)
4228 {
4229         struct irq_2_irte *irte_info;
4230         struct irq_cfg *cfg;
4231         u16 devid;
4232
4233         if (!pdev)
4234                 return -EINVAL;
4235
4236         cfg = irq_cfg(irq);
4237         if (!cfg)
4238                 return -EINVAL;
4239
4240         if (index >= MAX_IRQS_PER_TABLE)
4241                 return 0;
4242
4243         devid           = get_device_id(&pdev->dev);
4244         irte_info       = &cfg->irq_2_irte;
4245
4246         cfg->remapped         = 1;
4247         irte_info->devid      = devid;
4248         irte_info->index      = index + offset;
4249
4250         return 0;
4251 }
4252
4253 static int alloc_hpet_msi(unsigned int irq, unsigned int id)
4254 {
4255         struct irq_2_irte *irte_info;
4256         struct irq_cfg *cfg;
4257         int index, devid;
4258
4259         cfg = irq_cfg(irq);
4260         if (!cfg)
4261                 return -EINVAL;
4262
4263         irte_info = &cfg->irq_2_irte;
4264         devid     = get_hpet_devid(id);
4265         if (devid < 0)
4266                 return devid;
4267
4268         index = alloc_irq_index(cfg, devid, 1);
4269         if (index < 0)
4270                 return index;
4271
4272         cfg->remapped         = 1;
4273         irte_info->devid      = devid;
4274         irte_info->index      = index;
4275
4276         return 0;
4277 }
4278
4279 struct irq_remap_ops amd_iommu_irq_ops = {
4280         .prepare                = amd_iommu_prepare,
4281         .enable                 = amd_iommu_enable,
4282         .disable                = amd_iommu_disable,
4283         .reenable               = amd_iommu_reenable,
4284         .enable_faulting        = amd_iommu_enable_faulting,
4285         .setup_ioapic_entry     = setup_ioapic_entry,
4286         .set_affinity           = set_affinity,
4287         .free_irq               = free_irq,
4288         .compose_msi_msg        = compose_msi_msg,
4289         .msi_alloc_irq          = msi_alloc_irq,
4290         .msi_setup_irq          = msi_setup_irq,
4291         .alloc_hpet_msi         = alloc_hpet_msi,
4292 };
4293 #endif