drivers/net/ethernet/mellanox/mlx5/core/en.h

   1 /*
   2  * Copyright (c) 2015-2016, Mellanox Technologies. All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32 #ifndef __MLX5_EN_H__
  33 #define __MLX5_EN_H__
  34
  35 #include <linux/if_vlan.h>
  36 #include <linux/etherdevice.h>
  37 #include <linux/timecounter.h>
  38 #include <linux/net_tstamp.h>
  39 #include <linux/ptp_clock_kernel.h>
  40 #include <linux/mlx5/driver.h>
  41 #include <linux/mlx5/qp.h>
  42 #include <linux/mlx5/cq.h>
  43 #include <linux/mlx5/port.h>
  44 #include <linux/mlx5/vport.h>
  45 #include <linux/mlx5/transobj.h>
  46 #include <linux/rhashtable.h>
  47 #include "wq.h"
  48 #include "mlx5_core.h"
  49 #include "en_stats.h"
  50
  51 #define MLX5E_MAX_NUM_TC        8
  52
  53 #define MLX5E_PARAMS_MINIMUM_LOG_SQ_SIZE                0x6
  54 #define MLX5E_PARAMS_DEFAULT_LOG_SQ_SIZE                0xa
  55 #define MLX5E_PARAMS_MAXIMUM_LOG_SQ_SIZE                0xd
  56
  57 #define MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE                0x1
  58 #define MLX5E_PARAMS_DEFAULT_LOG_RQ_SIZE                0xa
  59 #define MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE                0xd
  60
  61 #define MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE_MPW            0x1
  62 #define MLX5E_PARAMS_DEFAULT_LOG_RQ_SIZE_MPW            0x4
  63 #define MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE_MPW            0x6
  64
  65 #define MLX5_MPWRQ_LOG_NUM_STRIDES              11 /* >= 9, HW restriction */
  66 #define MLX5_MPWRQ_LOG_STRIDE_SIZE              6  /* >= 6, HW restriction */
  67 #define MLX5_MPWRQ_NUM_STRIDES                  BIT(MLX5_MPWRQ_LOG_NUM_STRIDES)
  68 #define MLX5_MPWRQ_STRIDE_SIZE                  BIT(MLX5_MPWRQ_LOG_STRIDE_SIZE)
  69 #define MLX5_MPWRQ_LOG_WQE_SZ                   (MLX5_MPWRQ_LOG_NUM_STRIDES +\
  70                                                  MLX5_MPWRQ_LOG_STRIDE_SIZE)
  71 #define MLX5_MPWRQ_WQE_PAGE_ORDER  (MLX5_MPWRQ_LOG_WQE_SZ - PAGE_SHIFT > 0 ? \
  72                                     MLX5_MPWRQ_LOG_WQE_SZ - PAGE_SHIFT : 0)
  73 #define MLX5_MPWRQ_PAGES_PER_WQE                BIT(MLX5_MPWRQ_WQE_PAGE_ORDER)
  74 #define MLX5_MPWRQ_STRIDES_PER_PAGE             (MLX5_MPWRQ_NUM_STRIDES >> \
  75                                                  MLX5_MPWRQ_WQE_PAGE_ORDER)
  76 #define MLX5_CHANNEL_MAX_NUM_MTTS (ALIGN(MLX5_MPWRQ_PAGES_PER_WQE, 8) * \
  77                                    BIT(MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE_MPW))
  78 #define MLX5_UMR_ALIGN                          (2048)
  79 #define MLX5_MPWRQ_SMALL_PACKET_THRESHOLD       (128)
  80
  81 #define MLX5E_PARAMS_DEFAULT_LRO_WQE_SZ                 (64 * 1024)
  82 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_USEC      0x10
  83 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_PKTS      0x20
  84 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_USEC      0x10
  85 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_PKTS      0x20
  86 #define MLX5E_PARAMS_DEFAULT_MIN_RX_WQES                0x80
  87 #define MLX5E_PARAMS_DEFAULT_MIN_RX_WQES_MPW            0x2
  88
  89 #define MLX5E_LOG_INDIR_RQT_SIZE       0x7
  90 #define MLX5E_INDIR_RQT_SIZE           BIT(MLX5E_LOG_INDIR_RQT_SIZE)
  91 #define MLX5E_MAX_NUM_CHANNELS         (MLX5E_INDIR_RQT_SIZE >> 1)
  92 #define MLX5E_TX_CQ_POLL_BUDGET        128
  93 #define MLX5E_UPDATE_STATS_INTERVAL    200 /* msecs */
  94 #define MLX5E_SQ_BF_BUDGET             16
  95
  96 #define MLX5E_NUM_MAIN_GROUPS 9
  97
  98 static inline u16 mlx5_min_rx_wqes(int wq_type, u32 wq_size)
  99 {
 100         switch (wq_type) {
 101         case MLX5_WQ_TYPE_LINKED_LIST_STRIDING_RQ:
 102                 return min_t(u16, MLX5E_PARAMS_DEFAULT_MIN_RX_WQES_MPW,
 103                              wq_size / 2);
 104         default:
 105                 return min_t(u16, MLX5E_PARAMS_DEFAULT_MIN_RX_WQES,
 106                              wq_size / 2);
 107         }
 108 }
 109
 110 static inline int mlx5_min_log_rq_size(int wq_type)
 111 {
 112         switch (wq_type) {
 113         case MLX5_WQ_TYPE_LINKED_LIST_STRIDING_RQ:
 114                 return MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE_MPW;
 115         default:
 116                 return MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE;
 117         }
 118 }
 119
 120 static inline int mlx5_max_log_rq_size(int wq_type)
 121 {
 122         switch (wq_type) {
 123         case MLX5_WQ_TYPE_LINKED_LIST_STRIDING_RQ:
 124                 return MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE_MPW;
 125         default:
 126                 return MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE;
 127         }
 128 }
 129
 130 struct mlx5e_tx_wqe {
 131         struct mlx5_wqe_ctrl_seg ctrl;
 132         struct mlx5_wqe_eth_seg  eth;
 133 };
 134
 135 struct mlx5e_rx_wqe {
 136         struct mlx5_wqe_srq_next_seg  next;
 137         struct mlx5_wqe_data_seg      data;
 138 };
 139
 140 struct mlx5e_umr_wqe {
 141         struct mlx5_wqe_ctrl_seg       ctrl;
 142         struct mlx5_wqe_umr_ctrl_seg   uctrl;
 143         struct mlx5_mkey_seg           mkc;
 144         struct mlx5_wqe_data_seg       data;
 145 };
 146
 147 #ifdef CONFIG_MLX5_CORE_EN_DCB
 148 #define MLX5E_MAX_BW_ALLOC 100 /* Max percentage of BW allocation */
 149 #define MLX5E_MIN_BW_ALLOC 1   /* Min percentage of BW allocation */
 150 #endif
 151
 152 struct mlx5e_params {
 153         u8  log_sq_size;
 154         u8  rq_wq_type;
 155         u8  log_rq_size;
 156         u16 num_channels;
 157         u8  num_tc;
 158         u16 rx_cq_moderation_usec;
 159         u16 rx_cq_moderation_pkts;
 160         u16 tx_cq_moderation_usec;
 161         u16 tx_cq_moderation_pkts;
 162         u16 min_rx_wqes;
 163         bool lro_en;
 164         u32 lro_wqe_sz;
 165         u16 tx_max_inline;
 166         u8  rss_hfunc;
 167         u8  toeplitz_hash_key[40];
 168         u32 indirection_rqt[MLX5E_INDIR_RQT_SIZE];
 169 #ifdef CONFIG_MLX5_CORE_EN_DCB
 170         struct ieee_ets ets;
 171 #endif
 172 };
 173
 174 struct mlx5e_tstamp {
 175         rwlock_t                   lock;
 176         struct cyclecounter        cycles;
 177         struct timecounter         clock;
 178         struct hwtstamp_config     hwtstamp_config;
 179         u32                        nominal_c_mult;
 180         unsigned long              overflow_period;
 181         struct delayed_work        overflow_work;
 182         struct mlx5_core_dev      *mdev;
 183         struct ptp_clock          *ptp;
 184         struct ptp_clock_info      ptp_info;
 185 };
 186
 187 enum {
 188         MLX5E_RQ_STATE_POST_WQES_ENABLE,
 189         MLX5E_RQ_STATE_UMR_WQE_IN_PROGRESS,
 190 };
 191
 192 struct mlx5e_cq {
 193         /* data path - accessed per cqe */
 194         struct mlx5_cqwq           wq;
 195
 196         /* data path - accessed per napi poll */
 197         struct napi_struct        *napi;
 198         struct mlx5_core_cq        mcq;
 199         struct mlx5e_channel      *channel;
 200         struct mlx5e_priv         *priv;
 201
 202         /* control */
 203         struct mlx5_wq_ctrl        wq_ctrl;
 204 } ____cacheline_aligned_in_smp;
 205
 206 struct mlx5e_rq;
 207 typedef void (*mlx5e_fp_handle_rx_cqe)(struct mlx5e_rq *rq,
 208                                        struct mlx5_cqe64 *cqe);
 209 typedef int (*mlx5e_fp_alloc_wqe)(struct mlx5e_rq *rq, struct mlx5e_rx_wqe *wqe,
 210                                   u16 ix);
 211
 212 struct mlx5e_dma_info {
 213         struct page     *page;
 214         dma_addr_t      addr;
 215 };
 216
 217 struct mlx5e_rq {
 218         /* data path */
 219         struct mlx5_wq_ll      wq;
 220         u32                    wqe_sz;
 221         struct sk_buff       **skb;
 222         struct mlx5e_mpw_info *wqe_info;
 223         __be32                 mkey_be;
 224         __be32                 umr_mkey_be;
 225
 226         struct device         *pdev;
 227         struct net_device     *netdev;
 228         struct mlx5e_tstamp   *tstamp;
 229         struct mlx5e_rq_stats  stats;
 230         struct mlx5e_cq        cq;
 231         mlx5e_fp_handle_rx_cqe handle_rx_cqe;
 232         mlx5e_fp_alloc_wqe     alloc_wqe;
 233
 234         unsigned long          state;
 235         int                    ix;
 236
 237         /* control */
 238         struct mlx5_wq_ctrl    wq_ctrl;
 239         u8                     wq_type;
 240         u32                    rqn;
 241         struct mlx5e_channel  *channel;
 242         struct mlx5e_priv     *priv;
 243 } ____cacheline_aligned_in_smp;
 244
 245 struct mlx5e_umr_dma_info {
 246         __be64                *mtt;
 247         __be64                *mtt_no_align;
 248         dma_addr_t             mtt_addr;
 249         struct mlx5e_dma_info *dma_info;
 250 };
 251
 252 struct mlx5e_mpw_info {
 253         union {
 254                 struct mlx5e_dma_info     dma_info;
 255                 struct mlx5e_umr_dma_info umr;
 256         };
 257         u16 consumed_strides;
 258         u16 skbs_frags[MLX5_MPWRQ_PAGES_PER_WQE];
 259
 260         void (*dma_pre_sync)(struct device *pdev,
 261                              struct mlx5e_mpw_info *wi,
 262                              u32 wqe_offset, u32 len);
 263         void (*add_skb_frag)(struct device *pdev,
 264                              struct sk_buff *skb,
 265                              struct mlx5e_mpw_info *wi,
 266                              u32 page_idx, u32 frag_offset, u32 len);
 267         void (*copy_skb_header)(struct device *pdev,
 268                                 struct sk_buff *skb,
 269                                 struct mlx5e_mpw_info *wi,
 270                                 u32 page_idx, u32 offset,
 271                                 u32 headlen);
 272         void (*free_wqe)(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi);
 273 };
 274
 275 struct mlx5e_tx_wqe_info {
 276         u32 num_bytes;
 277         u8  num_wqebbs;
 278         u8  num_dma;
 279 };
 280
 281 enum mlx5e_dma_map_type {
 282         MLX5E_DMA_MAP_SINGLE,
 283         MLX5E_DMA_MAP_PAGE
 284 };
 285
 286 struct mlx5e_sq_dma {
 287         dma_addr_t              addr;
 288         u32                     size;
 289         enum mlx5e_dma_map_type type;
 290 };
 291
 292 enum {
 293         MLX5E_SQ_STATE_WAKE_TXQ_ENABLE,
 294         MLX5E_SQ_STATE_BF_ENABLE,
 295 };
 296
 297 struct mlx5e_ico_wqe_info {
 298         u8  opcode;
 299         u8  num_wqebbs;
 300 };
 301
 302 struct mlx5e_sq {
 303         /* data path */
 304
 305         /* dirtied @completion */
 306         u16                        cc;
 307         u32                        dma_fifo_cc;
 308
 309         /* dirtied @xmit */
 310         u16                        pc ____cacheline_aligned_in_smp;
 311         u32                        dma_fifo_pc;
 312         u16                        bf_offset;
 313         u16                        prev_cc;
 314         u8                         bf_budget;
 315         struct mlx5e_sq_stats      stats;
 316
 317         struct mlx5e_cq            cq;
 318
 319         /* pointers to per packet info: write@xmit, read@completion */
 320         struct sk_buff           **skb;
 321         struct mlx5e_sq_dma       *dma_fifo;
 322         struct mlx5e_tx_wqe_info  *wqe_info;
 323
 324         /* read only */
 325         struct mlx5_wq_cyc         wq;
 326         u32                        dma_fifo_mask;
 327         void __iomem              *uar_map;
 328         struct netdev_queue       *txq;
 329         u32                        sqn;
 330         u16                        bf_buf_size;
 331         u16                        max_inline;
 332         u16                        edge;
 333         struct device             *pdev;
 334         struct mlx5e_tstamp       *tstamp;
 335         __be32                     mkey_be;
 336         unsigned long              state;
 337
 338         /* control path */
 339         struct mlx5_wq_ctrl        wq_ctrl;
 340         struct mlx5_uar            uar;
 341         struct mlx5e_channel      *channel;
 342         int                        tc;
 343         struct mlx5e_ico_wqe_info *ico_wqe_info;
 344 } ____cacheline_aligned_in_smp;
 345
 346 static inline bool mlx5e_sq_has_room_for(struct mlx5e_sq *sq, u16 n)
 347 {
 348         return (((sq->wq.sz_m1 & (sq->cc - sq->pc)) >= n) ||
 349                 (sq->cc  == sq->pc));
 350 }
 351
 352 enum channel_flags {
 353         MLX5E_CHANNEL_NAPI_SCHED = 1,
 354 };
 355
 356 struct mlx5e_channel {
 357         /* data path */
 358         struct mlx5e_rq            rq;
 359         struct mlx5e_sq            sq[MLX5E_MAX_NUM_TC];
 360         struct mlx5e_sq            icosq;   /* internal control operations */
 361         struct napi_struct         napi;
 362         struct device             *pdev;
 363         struct net_device         *netdev;
 364         __be32                     mkey_be;
 365         u8                         num_tc;
 366         unsigned long              flags;
 367
 368         /* control */
 369         struct mlx5e_priv         *priv;
 370         int                        ix;
 371         int                        cpu;
 372 };
 373
 374 enum mlx5e_traffic_types {
 375         MLX5E_TT_IPV4_TCP,
 376         MLX5E_TT_IPV6_TCP,
 377         MLX5E_TT_IPV4_UDP,
 378         MLX5E_TT_IPV6_UDP,
 379         MLX5E_TT_IPV4_IPSEC_AH,
 380         MLX5E_TT_IPV6_IPSEC_AH,
 381         MLX5E_TT_IPV4_IPSEC_ESP,
 382         MLX5E_TT_IPV6_IPSEC_ESP,
 383         MLX5E_TT_IPV4,
 384         MLX5E_TT_IPV6,
 385         MLX5E_TT_ANY,
 386         MLX5E_NUM_TT,
 387 };
 388
 389 #define IS_HASHING_TT(tt) (tt != MLX5E_TT_ANY)
 390
 391 enum mlx5e_rqt_ix {
 392         MLX5E_INDIRECTION_RQT,
 393         MLX5E_SINGLE_RQ_RQT,
 394         MLX5E_NUM_RQT,
 395 };
 396
 397 struct mlx5e_eth_addr_info {
 398         u8  addr[ETH_ALEN + 2];
 399         u32 tt_vec;
 400         struct mlx5_flow_rule *ft_rule[MLX5E_NUM_TT];
 401 };
 402
 403 #define MLX5E_ETH_ADDR_HASH_SIZE (1 << BITS_PER_BYTE)
 404
 405 struct mlx5e_eth_addr_db {
 406         struct hlist_head          netdev_uc[MLX5E_ETH_ADDR_HASH_SIZE];
 407         struct hlist_head          netdev_mc[MLX5E_ETH_ADDR_HASH_SIZE];
 408         struct mlx5e_eth_addr_info broadcast;
 409         struct mlx5e_eth_addr_info allmulti;
 410         struct mlx5e_eth_addr_info promisc;
 411         bool                       broadcast_enabled;
 412         bool                       allmulti_enabled;
 413         bool                       promisc_enabled;
 414 };
 415
 416 enum {
 417         MLX5E_STATE_ASYNC_EVENTS_ENABLE,
 418         MLX5E_STATE_OPENED,
 419         MLX5E_STATE_DESTROYING,
 420 };
 421
 422 struct mlx5e_vlan_db {
 423         unsigned long active_vlans[BITS_TO_LONGS(VLAN_N_VID)];
 424         struct mlx5_flow_rule   *active_vlans_rule[VLAN_N_VID];
 425         struct mlx5_flow_rule   *untagged_rule;
 426         struct mlx5_flow_rule   *any_vlan_rule;
 427         bool          filter_disabled;
 428 };
 429
 430 struct mlx5e_vxlan_db {
 431         spinlock_t                      lock; /* protect vxlan table */
 432         struct radix_tree_root          tree;
 433 };
 434
 435 struct mlx5e_flow_table {
 436         int num_groups;
 437         struct mlx5_flow_table          *t;
 438         struct mlx5_flow_group          **g;
 439 };
 440
 441 struct mlx5e_tc_flow_table {
 442         struct mlx5_flow_table          *t;
 443
 444         struct rhashtable_params        ht_params;
 445         struct rhashtable               ht;
 446 };
 447
 448 struct mlx5e_flow_tables {
 449         struct mlx5_flow_namespace      *ns;
 450         struct mlx5e_tc_flow_table      tc;
 451         struct mlx5e_flow_table         vlan;
 452         struct mlx5e_flow_table         main;
 453 };
 454
 455 struct mlx5e_priv {
 456         /* priv data path fields - start */
 457         struct mlx5e_sq            **txq_to_sq_map;
 458         int channeltc_to_txq_map[MLX5E_MAX_NUM_CHANNELS][MLX5E_MAX_NUM_TC];
 459         /* priv data path fields - end */
 460
 461         unsigned long              state;
 462         struct mutex               state_lock; /* Protects Interface state */
 463         struct mlx5_uar            cq_uar;
 464         u32                        pdn;
 465         u32                        tdn;
 466         struct mlx5_core_mkey      mkey;
 467         struct mlx5_core_mkey      umr_mkey;
 468         struct mlx5e_rq            drop_rq;
 469
 470         struct mlx5e_channel     **channel;
 471         u32                        tisn[MLX5E_MAX_NUM_TC];
 472         u32                        rqtn[MLX5E_NUM_RQT];
 473         u32                        tirn[MLX5E_NUM_TT];
 474
 475         struct mlx5e_flow_tables   fts;
 476         struct mlx5e_eth_addr_db   eth_addr;
 477         struct mlx5e_vlan_db       vlan;
 478         struct mlx5e_vxlan_db      vxlan;
 479
 480         struct mlx5e_params        params;
 481         struct work_struct         update_carrier_work;
 482         struct work_struct         set_rx_mode_work;
 483         struct delayed_work        update_stats_work;
 484
 485         struct mlx5_core_dev      *mdev;
 486         struct net_device         *netdev;
 487         struct mlx5e_stats         stats;
 488         struct mlx5e_tstamp        tstamp;
 489         u16 q_counter;
 490 };
 491
 492 enum mlx5e_link_mode {
 493         MLX5E_1000BASE_CX_SGMII  = 0,
 494         MLX5E_1000BASE_KX        = 1,
 495         MLX5E_10GBASE_CX4        = 2,
 496         MLX5E_10GBASE_KX4        = 3,
 497         MLX5E_10GBASE_KR         = 4,
 498         MLX5E_20GBASE_KR2        = 5,
 499         MLX5E_40GBASE_CR4        = 6,
 500         MLX5E_40GBASE_KR4        = 7,
 501         MLX5E_56GBASE_R4         = 8,
 502         MLX5E_10GBASE_CR         = 12,
 503         MLX5E_10GBASE_SR         = 13,
 504         MLX5E_10GBASE_ER         = 14,
 505         MLX5E_40GBASE_SR4        = 15,
 506         MLX5E_40GBASE_LR4        = 16,
 507         MLX5E_100GBASE_CR4       = 20,
 508         MLX5E_100GBASE_SR4       = 21,
 509         MLX5E_100GBASE_KR4       = 22,
 510         MLX5E_100GBASE_LR4       = 23,
 511         MLX5E_100BASE_TX         = 24,
 512         MLX5E_100BASE_T          = 25,
 513         MLX5E_10GBASE_T          = 26,
 514         MLX5E_25GBASE_CR         = 27,
 515         MLX5E_25GBASE_KR         = 28,
 516         MLX5E_25GBASE_SR         = 29,
 517         MLX5E_50GBASE_CR2        = 30,
 518         MLX5E_50GBASE_KR2        = 31,
 519         MLX5E_LINK_MODES_NUMBER,
 520 };
 521
 522 #define MLX5E_PROT_MASK(link_mode) (1 << link_mode)
 523
 524 void mlx5e_send_nop(struct mlx5e_sq *sq, bool notify_hw);
 525 u16 mlx5e_select_queue(struct net_device *dev, struct sk_buff *skb,
 526                        void *accel_priv, select_queue_fallback_t fallback);
 527 netdev_tx_t mlx5e_xmit(struct sk_buff *skb, struct net_device *dev);
 528
 529 void mlx5e_completion_event(struct mlx5_core_cq *mcq);
 530 void mlx5e_cq_error_event(struct mlx5_core_cq *mcq, enum mlx5_event event);
 531 int mlx5e_napi_poll(struct napi_struct *napi, int budget);
 532 bool mlx5e_poll_tx_cq(struct mlx5e_cq *cq, int napi_budget);
 533 int mlx5e_poll_rx_cq(struct mlx5e_cq *cq, int budget);
 534
 535 void mlx5e_handle_rx_cqe(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe);
 536 void mlx5e_handle_rx_cqe_mpwrq(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe);
 537 bool mlx5e_post_rx_wqes(struct mlx5e_rq *rq);
 538 int mlx5e_alloc_rx_wqe(struct mlx5e_rq *rq, struct mlx5e_rx_wqe *wqe, u16 ix);
 539 int mlx5e_alloc_rx_mpwqe(struct mlx5e_rq *rq, struct mlx5e_rx_wqe *wqe, u16 ix);
 540 void mlx5e_post_rx_fragmented_mpwqe(struct mlx5e_rq *rq);
 541 void mlx5e_complete_rx_linear_mpwqe(struct mlx5e_rq *rq,
 542                                     struct mlx5_cqe64 *cqe,
 543                                     u16 byte_cnt,
 544                                     struct mlx5e_mpw_info *wi,
 545                                     struct sk_buff *skb);
 546 void mlx5e_complete_rx_fragmented_mpwqe(struct mlx5e_rq *rq,
 547                                         struct mlx5_cqe64 *cqe,
 548                                         u16 byte_cnt,
 549                                         struct mlx5e_mpw_info *wi,
 550                                         struct sk_buff *skb);
 551 void mlx5e_free_rx_linear_mpwqe(struct mlx5e_rq *rq,
 552                                 struct mlx5e_mpw_info *wi);
 553 void mlx5e_free_rx_fragmented_mpwqe(struct mlx5e_rq *rq,
 554                                     struct mlx5e_mpw_info *wi);
 555 struct mlx5_cqe64 *mlx5e_get_cqe(struct mlx5e_cq *cq);
 556
 557 void mlx5e_update_stats(struct mlx5e_priv *priv);
 558
 559 int mlx5e_create_flow_tables(struct mlx5e_priv *priv);
 560 void mlx5e_destroy_flow_tables(struct mlx5e_priv *priv);
 561 void mlx5e_init_eth_addr(struct mlx5e_priv *priv);
 562 void mlx5e_set_rx_mode_work(struct work_struct *work);
 563
 564 void mlx5e_fill_hwstamp(struct mlx5e_tstamp *clock, u64 timestamp,
 565                         struct skb_shared_hwtstamps *hwts);
 566 void mlx5e_timestamp_init(struct mlx5e_priv *priv);
 567 void mlx5e_timestamp_cleanup(struct mlx5e_priv *priv);
 568 int mlx5e_hwstamp_set(struct net_device *dev, struct ifreq *ifr);
 569 int mlx5e_hwstamp_get(struct net_device *dev, struct ifreq *ifr);
 570
 571 int mlx5e_vlan_rx_add_vid(struct net_device *dev, __always_unused __be16 proto,
 572                           u16 vid);
 573 int mlx5e_vlan_rx_kill_vid(struct net_device *dev, __always_unused __be16 proto,
 574                            u16 vid);
 575 void mlx5e_enable_vlan_filter(struct mlx5e_priv *priv);
 576 void mlx5e_disable_vlan_filter(struct mlx5e_priv *priv);
 577
 578 int mlx5e_redirect_rqt(struct mlx5e_priv *priv, enum mlx5e_rqt_ix rqt_ix);
 579 void mlx5e_build_tir_ctx_hash(void *tirc, struct mlx5e_priv *priv);
 580
 581 int mlx5e_open_locked(struct net_device *netdev);
 582 int mlx5e_close_locked(struct net_device *netdev);
 583 void mlx5e_build_default_indir_rqt(struct mlx5_core_dev *mdev,
 584                                    u32 *indirection_rqt, int len,
 585                                    int num_channels);
 586
 587 static inline void mlx5e_tx_notify_hw(struct mlx5e_sq *sq,
 588                                       struct mlx5_wqe_ctrl_seg *ctrl, int bf_sz)
 589 {
 590         u16 ofst = MLX5_BF_OFFSET + sq->bf_offset;
 591
 592         /* ensure wqe is visible to device before updating doorbell record */
 593         dma_wmb();
 594
 595         *sq->wq.db = cpu_to_be32(sq->pc);
 596
 597         /* ensure doorbell record is visible to device before ringing the
 598          * doorbell
 599          */
 600         wmb();
 601         if (bf_sz)
 602                 __iowrite64_copy(sq->uar_map + ofst, ctrl, bf_sz);
 603         else
 604                 mlx5_write64((__be32 *)ctrl, sq->uar_map + ofst, NULL);
 605         /* flush the write-combining mapped buffer */
 606         wmb();
 607
 608         sq->bf_offset ^= sq->bf_buf_size;
 609 }
 610
 611 static inline void mlx5e_cq_arm(struct mlx5e_cq *cq)
 612 {
 613         struct mlx5_core_cq *mcq;
 614
 615         mcq = &cq->mcq;
 616         mlx5_cq_arm(mcq, MLX5_CQ_DB_REQ_NOT, mcq->uar->map, NULL, cq->wq.cc);
 617 }
 618
 619 static inline int mlx5e_get_max_num_channels(struct mlx5_core_dev *mdev)
 620 {
 621         return min_t(int, mdev->priv.eq_table.num_comp_vectors,
 622                      MLX5E_MAX_NUM_CHANNELS);
 623 }
 624
 625 static inline int mlx5e_get_mtt_octw(int npages)
 626 {
 627         return ALIGN(npages, 8) / 2;
 628 }
 629
 630 extern const struct ethtool_ops mlx5e_ethtool_ops;
 631 #ifdef CONFIG_MLX5_CORE_EN_DCB
 632 extern const struct dcbnl_rtnl_ops mlx5e_dcbnl_ops;
 633 int mlx5e_dcbnl_ieee_setets_core(struct mlx5e_priv *priv, struct ieee_ets *ets);
 634 #endif
 635
 636 u16 mlx5e_get_max_inline_cap(struct mlx5_core_dev *mdev);
 637
 638 #endif /* __MLX5_EN_H__ */