drivers/net/wireless/ath/ath10k/hw.h

   1 /*
   2  * Copyright (c) 2005-2011 Atheros Communications Inc.
   3  * Copyright (c) 2011-2013 Qualcomm Atheros, Inc.
   4  *
   5  * Permission to use, copy, modify, and/or distribute this software for any
   6  * purpose with or without fee is hereby granted, provided that the above
   7  * copyright notice and this permission notice appear in all copies.
   8  *
   9  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
  10  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  11  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  12  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  13  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  14  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  15  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  16  */
  17
  18 #ifndef _HW_H_
  19 #define _HW_H_
  20
  21 #include "targaddrs.h"
  22
  23 #define ATH10K_FW_DIR                   "ath10k"
  24
  25 #define QCA988X_2_0_DEVICE_ID   (0x003c)
  26 #define QCA6164_2_1_DEVICE_ID   (0x0041)
  27 #define QCA6174_2_1_DEVICE_ID   (0x003e)
  28 #define QCA99X0_2_0_DEVICE_ID   (0x0040)
  29 #define QCA9984_1_0_DEVICE_ID   (0x0046)
  30 #define QCA9377_1_0_DEVICE_ID   (0x0042)
  31 #define QCA9887_1_0_DEVICE_ID   (0x0050)
  32
  33 /* QCA988X 1.0 definitions (unsupported) */
  34 #define QCA988X_HW_1_0_CHIP_ID_REV      0x0
  35
  36 /* QCA988X 2.0 definitions */
  37 #define QCA988X_HW_2_0_VERSION          0x4100016c
  38 #define QCA988X_HW_2_0_CHIP_ID_REV      0x2
  39 #define QCA988X_HW_2_0_FW_DIR           ATH10K_FW_DIR "/QCA988X/hw2.0"
  40 #define QCA988X_HW_2_0_BOARD_DATA_FILE  "board.bin"
  41 #define QCA988X_HW_2_0_PATCH_LOAD_ADDR  0x1234
  42
  43 /* QCA9887 1.0 definitions */
  44 #define QCA9887_HW_1_0_VERSION          0x4100016d
  45 #define QCA9887_HW_1_0_CHIP_ID_REV      0
  46 #define QCA9887_HW_1_0_FW_DIR           ATH10K_FW_DIR "/QCA9887/hw1.0"
  47 #define QCA9887_HW_1_0_BOARD_DATA_FILE  "board.bin"
  48 #define QCA9887_HW_1_0_PATCH_LOAD_ADDR  0x1234
  49
  50 /* QCA6174 target BMI version signatures */
  51 #define QCA6174_HW_1_0_VERSION          0x05000000
  52 #define QCA6174_HW_1_1_VERSION          0x05000001
  53 #define QCA6174_HW_1_3_VERSION          0x05000003
  54 #define QCA6174_HW_2_1_VERSION          0x05010000
  55 #define QCA6174_HW_3_0_VERSION          0x05020000
  56 #define QCA6174_HW_3_2_VERSION          0x05030000
  57
  58 /* QCA9377 target BMI version signatures */
  59 #define QCA9377_HW_1_0_DEV_VERSION      0x05020000
  60 #define QCA9377_HW_1_1_DEV_VERSION      0x05020001
  61
  62 enum qca6174_pci_rev {
  63         QCA6174_PCI_REV_1_1 = 0x11,
  64         QCA6174_PCI_REV_1_3 = 0x13,
  65         QCA6174_PCI_REV_2_0 = 0x20,
  66         QCA6174_PCI_REV_3_0 = 0x30,
  67 };
  68
  69 enum qca6174_chip_id_rev {
  70         QCA6174_HW_1_0_CHIP_ID_REV = 0,
  71         QCA6174_HW_1_1_CHIP_ID_REV = 1,
  72         QCA6174_HW_1_3_CHIP_ID_REV = 2,
  73         QCA6174_HW_2_1_CHIP_ID_REV = 4,
  74         QCA6174_HW_2_2_CHIP_ID_REV = 5,
  75         QCA6174_HW_3_0_CHIP_ID_REV = 8,
  76         QCA6174_HW_3_1_CHIP_ID_REV = 9,
  77         QCA6174_HW_3_2_CHIP_ID_REV = 10,
  78 };
  79
  80 enum qca9377_chip_id_rev {
  81         QCA9377_HW_1_0_CHIP_ID_REV = 0x0,
  82         QCA9377_HW_1_1_CHIP_ID_REV = 0x1,
  83 };
  84
  85 #define QCA6174_HW_2_1_FW_DIR           "ath10k/QCA6174/hw2.1"
  86 #define QCA6174_HW_2_1_BOARD_DATA_FILE  "board.bin"
  87 #define QCA6174_HW_2_1_PATCH_LOAD_ADDR  0x1234
  88
  89 #define QCA6174_HW_3_0_FW_DIR           "ath10k/QCA6174/hw3.0"
  90 #define QCA6174_HW_3_0_BOARD_DATA_FILE  "board.bin"
  91 #define QCA6174_HW_3_0_PATCH_LOAD_ADDR  0x1234
  92
  93 /* QCA99X0 1.0 definitions (unsupported) */
  94 #define QCA99X0_HW_1_0_CHIP_ID_REV     0x0
  95
  96 /* QCA99X0 2.0 definitions */
  97 #define QCA99X0_HW_2_0_DEV_VERSION     0x01000000
  98 #define QCA99X0_HW_2_0_CHIP_ID_REV     0x1
  99 #define QCA99X0_HW_2_0_FW_DIR          ATH10K_FW_DIR "/QCA99X0/hw2.0"
 100 #define QCA99X0_HW_2_0_BOARD_DATA_FILE "board.bin"
 101 #define QCA99X0_HW_2_0_PATCH_LOAD_ADDR  0x1234
 102
 103 /* QCA9984 1.0 defines */
 104 #define QCA9984_HW_1_0_DEV_VERSION      0x1000000
 105 #define QCA9984_HW_DEV_TYPE             0xa
 106 #define QCA9984_HW_1_0_CHIP_ID_REV      0x0
 107 #define QCA9984_HW_1_0_FW_DIR           ATH10K_FW_DIR "/QCA9984/hw1.0"
 108 #define QCA9984_HW_1_0_BOARD_DATA_FILE "board.bin"
 109 #define QCA9984_HW_1_0_PATCH_LOAD_ADDR  0x1234
 110
 111 /* QCA9377 1.0 definitions */
 112 #define QCA9377_HW_1_0_FW_DIR          ATH10K_FW_DIR "/QCA9377/hw1.0"
 113 #define QCA9377_HW_1_0_BOARD_DATA_FILE "board.bin"
 114 #define QCA9377_HW_1_0_PATCH_LOAD_ADDR  0x1234
 115
 116 /* QCA4019 1.0 definitions */
 117 #define QCA4019_HW_1_0_DEV_VERSION     0x01000000
 118 #define QCA4019_HW_1_0_FW_DIR          ATH10K_FW_DIR "/QCA4019/hw1.0"
 119 #define QCA4019_HW_1_0_BOARD_DATA_FILE "board.bin"
 120 #define QCA4019_HW_1_0_PATCH_LOAD_ADDR  0x1234
 121
 122 #define ATH10K_FW_API2_FILE             "firmware-2.bin"
 123 #define ATH10K_FW_API3_FILE             "firmware-3.bin"
 124
 125 /* added support for ATH10K_FW_IE_WMI_OP_VERSION */
 126 #define ATH10K_FW_API4_FILE             "firmware-4.bin"
 127
 128 /* HTT id conflict fix for management frames over HTT */
 129 #define ATH10K_FW_API5_FILE             "firmware-5.bin"
 130
 131 #define ATH10K_FW_UTF_FILE              "utf.bin"
 132 #define ATH10K_FW_UTF_API2_FILE         "utf-2.bin"
 133
 134 /* includes also the null byte */
 135 #define ATH10K_FIRMWARE_MAGIC               "QCA-ATH10K"
 136 #define ATH10K_BOARD_MAGIC                  "QCA-ATH10K-BOARD"
 137
 138 #define ATH10K_BOARD_API2_FILE         "board-2.bin"
 139
 140 #define REG_DUMP_COUNT_QCA988X 60
 141
 142 struct ath10k_fw_ie {
 143         __le32 id;
 144         __le32 len;
 145         u8 data[0];
 146 };
 147
 148 enum ath10k_fw_ie_type {
 149         ATH10K_FW_IE_FW_VERSION = 0,
 150         ATH10K_FW_IE_TIMESTAMP = 1,
 151         ATH10K_FW_IE_FEATURES = 2,
 152         ATH10K_FW_IE_FW_IMAGE = 3,
 153         ATH10K_FW_IE_OTP_IMAGE = 4,
 154
 155         /* WMI "operations" interface version, 32 bit value. Supported from
 156          * FW API 4 and above.
 157          */
 158         ATH10K_FW_IE_WMI_OP_VERSION = 5,
 159
 160         /* HTT "operations" interface version, 32 bit value. Supported from
 161          * FW API 5 and above.
 162          */
 163         ATH10K_FW_IE_HTT_OP_VERSION = 6,
 164
 165         /* Code swap image for firmware binary */
 166         ATH10K_FW_IE_FW_CODE_SWAP_IMAGE = 7,
 167 };
 168
 169 enum ath10k_fw_wmi_op_version {
 170         ATH10K_FW_WMI_OP_VERSION_UNSET = 0,
 171
 172         ATH10K_FW_WMI_OP_VERSION_MAIN = 1,
 173         ATH10K_FW_WMI_OP_VERSION_10_1 = 2,
 174         ATH10K_FW_WMI_OP_VERSION_10_2 = 3,
 175         ATH10K_FW_WMI_OP_VERSION_TLV = 4,
 176         ATH10K_FW_WMI_OP_VERSION_10_2_4 = 5,
 177         ATH10K_FW_WMI_OP_VERSION_10_4 = 6,
 178
 179         /* keep last */
 180         ATH10K_FW_WMI_OP_VERSION_MAX,
 181 };
 182
 183 enum ath10k_fw_htt_op_version {
 184         ATH10K_FW_HTT_OP_VERSION_UNSET = 0,
 185
 186         ATH10K_FW_HTT_OP_VERSION_MAIN = 1,
 187
 188         /* also used in 10.2 and 10.2.4 branches */
 189         ATH10K_FW_HTT_OP_VERSION_10_1 = 2,
 190
 191         ATH10K_FW_HTT_OP_VERSION_TLV = 3,
 192
 193         ATH10K_FW_HTT_OP_VERSION_10_4 = 4,
 194
 195         /* keep last */
 196         ATH10K_FW_HTT_OP_VERSION_MAX,
 197 };
 198
 199 enum ath10k_bd_ie_type {
 200         /* contains sub IEs of enum ath10k_bd_ie_board_type */
 201         ATH10K_BD_IE_BOARD = 0,
 202 };
 203
 204 enum ath10k_bd_ie_board_type {
 205         ATH10K_BD_IE_BOARD_NAME = 0,
 206         ATH10K_BD_IE_BOARD_DATA = 1,
 207 };
 208
 209 enum ath10k_hw_rev {
 210         ATH10K_HW_QCA988X,
 211         ATH10K_HW_QCA6174,
 212         ATH10K_HW_QCA99X0,
 213         ATH10K_HW_QCA9984,
 214         ATH10K_HW_QCA9377,
 215         ATH10K_HW_QCA4019,
 216         ATH10K_HW_QCA9887,
 217 };
 218
 219 struct ath10k_hw_regs {
 220         u32 rtc_state_cold_reset_mask;
 221         u32 rtc_soc_base_address;
 222         u32 rtc_wmac_base_address;
 223         u32 soc_core_base_address;
 224         u32 ce_wrapper_base_address;
 225         u32 ce0_base_address;
 226         u32 ce1_base_address;
 227         u32 ce2_base_address;
 228         u32 ce3_base_address;
 229         u32 ce4_base_address;
 230         u32 ce5_base_address;
 231         u32 ce6_base_address;
 232         u32 ce7_base_address;
 233         u32 soc_reset_control_si0_rst_mask;
 234         u32 soc_reset_control_ce_rst_mask;
 235         u32 soc_chip_id_address;
 236         u32 scratch_3_address;
 237         u32 fw_indicator_address;
 238         u32 pcie_local_base_address;
 239         u32 ce_wrap_intr_sum_host_msi_lsb;
 240         u32 ce_wrap_intr_sum_host_msi_mask;
 241         u32 pcie_intr_fw_mask;
 242         u32 pcie_intr_ce_mask_all;
 243         u32 pcie_intr_clr_address;
 244 };
 245
 246 extern const struct ath10k_hw_regs qca988x_regs;
 247 extern const struct ath10k_hw_regs qca6174_regs;
 248 extern const struct ath10k_hw_regs qca99x0_regs;
 249 extern const struct ath10k_hw_regs qca4019_regs;
 250
 251 struct ath10k_hw_values {
 252         u32 rtc_state_val_on;
 253         u8 ce_count;
 254         u8 msi_assign_ce_max;
 255         u8 num_target_ce_config_wlan;
 256         u16 ce_desc_meta_data_mask;
 257         u8 ce_desc_meta_data_lsb;
 258 };
 259
 260 extern const struct ath10k_hw_values qca988x_values;
 261 extern const struct ath10k_hw_values qca6174_values;
 262 extern const struct ath10k_hw_values qca99x0_values;
 263 extern const struct ath10k_hw_values qca4019_values;
 264
 265 void ath10k_hw_fill_survey_time(struct ath10k *ar, struct survey_info *survey,
 266                                 u32 cc, u32 rcc, u32 cc_prev, u32 rcc_prev);
 267
 268 #define QCA_REV_988X(ar) ((ar)->hw_rev == ATH10K_HW_QCA988X)
 269 #define QCA_REV_9887(ar) ((ar)->hw_rev == ATH10K_HW_QCA9887)
 270 #define QCA_REV_6174(ar) ((ar)->hw_rev == ATH10K_HW_QCA6174)
 271 #define QCA_REV_99X0(ar) ((ar)->hw_rev == ATH10K_HW_QCA99X0)
 272 #define QCA_REV_9984(ar) ((ar)->hw_rev == ATH10K_HW_QCA9984)
 273 #define QCA_REV_9377(ar) ((ar)->hw_rev == ATH10K_HW_QCA9377)
 274 #define QCA_REV_40XX(ar) ((ar)->hw_rev == ATH10K_HW_QCA4019)
 275
 276 /* Known pecularities:
 277  *  - raw appears in nwifi decap, raw and nwifi appear in ethernet decap
 278  *  - raw have FCS, nwifi doesn't
 279  *  - ethernet frames have 802.11 header decapped and parts (base hdr, cipher
 280  *    param, llc/snap) are aligned to 4byte boundaries each */
 281 enum ath10k_hw_txrx_mode {
 282         ATH10K_HW_TXRX_RAW = 0,
 283
 284         /* Native Wifi decap mode is used to align IP frames to 4-byte
 285          * boundaries and avoid a very expensive re-alignment in mac80211.
 286          */
 287         ATH10K_HW_TXRX_NATIVE_WIFI = 1,
 288         ATH10K_HW_TXRX_ETHERNET = 2,
 289
 290         /* Valid for HTT >= 3.0. Used for management frames in TX_FRM. */
 291         ATH10K_HW_TXRX_MGMT = 3,
 292 };
 293
 294 enum ath10k_mcast2ucast_mode {
 295         ATH10K_MCAST2UCAST_DISABLED = 0,
 296         ATH10K_MCAST2UCAST_ENABLED = 1,
 297 };
 298
 299 struct ath10k_pktlog_hdr {
 300         __le16 flags;
 301         __le16 missed_cnt;
 302         __le16 log_type;
 303         __le16 size;
 304         __le32 timestamp;
 305         u8 payload[0];
 306 } __packed;
 307
 308 struct ath10k_pktlog_10_4_hdr {
 309         __le16 flags;
 310         __le16 missed_cnt;
 311         __le16 log_type;
 312         __le16 size;
 313         __le32 timestamp;
 314         __le32 type_specific_data;
 315         u8 payload[0];
 316 } __packed;
 317
 318 enum ath10k_hw_rate_ofdm {
 319         ATH10K_HW_RATE_OFDM_48M = 0,
 320         ATH10K_HW_RATE_OFDM_24M,
 321         ATH10K_HW_RATE_OFDM_12M,
 322         ATH10K_HW_RATE_OFDM_6M,
 323         ATH10K_HW_RATE_OFDM_54M,
 324         ATH10K_HW_RATE_OFDM_36M,
 325         ATH10K_HW_RATE_OFDM_18M,
 326         ATH10K_HW_RATE_OFDM_9M,
 327 };
 328
 329 enum ath10k_hw_rate_cck {
 330         ATH10K_HW_RATE_CCK_LP_11M = 0,
 331         ATH10K_HW_RATE_CCK_LP_5_5M,
 332         ATH10K_HW_RATE_CCK_LP_2M,
 333         ATH10K_HW_RATE_CCK_LP_1M,
 334         ATH10K_HW_RATE_CCK_SP_11M,
 335         ATH10K_HW_RATE_CCK_SP_5_5M,
 336         ATH10K_HW_RATE_CCK_SP_2M,
 337 };
 338
 339 enum ath10k_hw_4addr_pad {
 340         ATH10K_HW_4ADDR_PAD_AFTER,
 341         ATH10K_HW_4ADDR_PAD_BEFORE,
 342 };
 343
 344 /* Target specific defines for MAIN firmware */
 345 #define TARGET_NUM_VDEVS                        8
 346 #define TARGET_NUM_PEER_AST                     2
 347 #define TARGET_NUM_WDS_ENTRIES                  32
 348 #define TARGET_DMA_BURST_SIZE                   0
 349 #define TARGET_MAC_AGGR_DELIM                   0
 350 #define TARGET_AST_SKID_LIMIT                   16
 351 #define TARGET_NUM_STATIONS                     16
 352 #define TARGET_NUM_PEERS                        ((TARGET_NUM_STATIONS) + \
 353                                                  (TARGET_NUM_VDEVS))
 354 #define TARGET_NUM_OFFLOAD_PEERS                0
 355 #define TARGET_NUM_OFFLOAD_REORDER_BUFS         0
 356 #define TARGET_NUM_PEER_KEYS                    2
 357 #define TARGET_NUM_TIDS                         ((TARGET_NUM_PEERS) * 2)
 358 #define TARGET_TX_CHAIN_MASK                    (BIT(0) | BIT(1) | BIT(2))
 359 #define TARGET_RX_CHAIN_MASK                    (BIT(0) | BIT(1) | BIT(2))
 360 #define TARGET_RX_TIMEOUT_LO_PRI                100
 361 #define TARGET_RX_TIMEOUT_HI_PRI                40
 362
 363 #define TARGET_SCAN_MAX_PENDING_REQS            4
 364 #define TARGET_BMISS_OFFLOAD_MAX_VDEV           3
 365 #define TARGET_ROAM_OFFLOAD_MAX_VDEV            3
 366 #define TARGET_ROAM_OFFLOAD_MAX_AP_PROFILES     8
 367 #define TARGET_GTK_OFFLOAD_MAX_VDEV             3
 368 #define TARGET_NUM_MCAST_GROUPS                 0
 369 #define TARGET_NUM_MCAST_TABLE_ELEMS            0
 370 #define TARGET_MCAST2UCAST_MODE                 ATH10K_MCAST2UCAST_DISABLED
 371 #define TARGET_TX_DBG_LOG_SIZE                  1024
 372 #define TARGET_RX_SKIP_DEFRAG_TIMEOUT_DUP_DETECTION_CHECK 0
 373 #define TARGET_VOW_CONFIG                       0
 374 #define TARGET_NUM_MSDU_DESC                    (1024 + 400)
 375 #define TARGET_MAX_FRAG_ENTRIES                 0
 376
 377 /* Target specific defines for 10.X firmware */
 378 #define TARGET_10X_NUM_VDEVS                    16
 379 #define TARGET_10X_NUM_PEER_AST                 2
 380 #define TARGET_10X_NUM_WDS_ENTRIES              32
 381 #define TARGET_10X_DMA_BURST_SIZE               0
 382 #define TARGET_10X_MAC_AGGR_DELIM               0
 383 #define TARGET_10X_AST_SKID_LIMIT               128
 384 #define TARGET_10X_NUM_STATIONS                 128
 385 #define TARGET_10X_TX_STATS_NUM_STATIONS        118
 386 #define TARGET_10X_NUM_PEERS                    ((TARGET_10X_NUM_STATIONS) + \
 387                                                  (TARGET_10X_NUM_VDEVS))
 388 #define TARGET_10X_TX_STATS_NUM_PEERS           ((TARGET_10X_TX_STATS_NUM_STATIONS) + \
 389                                                  (TARGET_10X_NUM_VDEVS))
 390 #define TARGET_10X_NUM_OFFLOAD_PEERS            0
 391 #define TARGET_10X_NUM_OFFLOAD_REORDER_BUFS     0
 392 #define TARGET_10X_NUM_PEER_KEYS                2
 393 #define TARGET_10X_NUM_TIDS_MAX                 256
 394 #define TARGET_10X_NUM_TIDS                     min((TARGET_10X_NUM_TIDS_MAX), \
 395                                                     (TARGET_10X_NUM_PEERS) * 2)
 396 #define TARGET_10X_TX_STATS_NUM_TIDS            min((TARGET_10X_NUM_TIDS_MAX), \
 397                                                     (TARGET_10X_TX_STATS_NUM_PEERS) * 2)
 398 #define TARGET_10X_TX_CHAIN_MASK                (BIT(0) | BIT(1) | BIT(2))
 399 #define TARGET_10X_RX_CHAIN_MASK                (BIT(0) | BIT(1) | BIT(2))
 400 #define TARGET_10X_RX_TIMEOUT_LO_PRI            100
 401 #define TARGET_10X_RX_TIMEOUT_HI_PRI            40
 402 #define TARGET_10X_SCAN_MAX_PENDING_REQS        4
 403 #define TARGET_10X_BMISS_OFFLOAD_MAX_VDEV       2
 404 #define TARGET_10X_ROAM_OFFLOAD_MAX_VDEV        2
 405 #define TARGET_10X_ROAM_OFFLOAD_MAX_AP_PROFILES 8
 406 #define TARGET_10X_GTK_OFFLOAD_MAX_VDEV         3
 407 #define TARGET_10X_NUM_MCAST_GROUPS             0
 408 #define TARGET_10X_NUM_MCAST_TABLE_ELEMS        0
 409 #define TARGET_10X_MCAST2UCAST_MODE             ATH10K_MCAST2UCAST_DISABLED
 410 #define TARGET_10X_TX_DBG_LOG_SIZE              1024
 411 #define TARGET_10X_RX_SKIP_DEFRAG_TIMEOUT_DUP_DETECTION_CHECK 1
 412 #define TARGET_10X_VOW_CONFIG                   0
 413 #define TARGET_10X_NUM_MSDU_DESC                (1024 + 400)
 414 #define TARGET_10X_MAX_FRAG_ENTRIES             0
 415
 416 /* 10.2 parameters */
 417 #define TARGET_10_2_DMA_BURST_SIZE              0
 418
 419 /* Target specific defines for WMI-TLV firmware */
 420 #define TARGET_TLV_NUM_VDEVS                    4
 421 #define TARGET_TLV_NUM_STATIONS                 32
 422 #define TARGET_TLV_NUM_PEERS                    35
 423 #define TARGET_TLV_NUM_TDLS_VDEVS               1
 424 #define TARGET_TLV_NUM_TIDS                     ((TARGET_TLV_NUM_PEERS) * 2)
 425 #define TARGET_TLV_NUM_MSDU_DESC                (1024 + 32)
 426 #define TARGET_TLV_NUM_WOW_PATTERNS             22
 427
 428 /* Diagnostic Window */
 429 #define CE_DIAG_PIPE    7
 430
 431 #define NUM_TARGET_CE_CONFIG_WLAN ar->hw_values->num_target_ce_config_wlan
 432
 433 /* Target specific defines for 10.4 firmware */
 434 #define TARGET_10_4_NUM_VDEVS                   16
 435 #define TARGET_10_4_NUM_STATIONS                32
 436 #define TARGET_10_4_NUM_PEERS                   ((TARGET_10_4_NUM_STATIONS) + \
 437                                                  (TARGET_10_4_NUM_VDEVS))
 438 #define TARGET_10_4_ACTIVE_PEERS                0
 439
 440 #define TARGET_10_4_NUM_QCACHE_PEERS_MAX        512
 441 #define TARGET_10_4_QCACHE_ACTIVE_PEERS         50
 442 #define TARGET_10_4_QCACHE_ACTIVE_PEERS_PFC     35
 443 #define TARGET_10_4_NUM_OFFLOAD_PEERS           0
 444 #define TARGET_10_4_NUM_OFFLOAD_REORDER_BUFFS   0
 445 #define TARGET_10_4_NUM_PEER_KEYS               2
 446 #define TARGET_10_4_TGT_NUM_TIDS                ((TARGET_10_4_NUM_PEERS) * 2)
 447 #define TARGET_10_4_NUM_MSDU_DESC               (1024 + 400)
 448 #define TARGET_10_4_NUM_MSDU_DESC_PFC           2500
 449 #define TARGET_10_4_AST_SKID_LIMIT              32
 450
 451 /* 100 ms for video, best-effort, and background */
 452 #define TARGET_10_4_RX_TIMEOUT_LO_PRI           100
 453
 454 /* 40 ms for voice */
 455 #define TARGET_10_4_RX_TIMEOUT_HI_PRI           40
 456
 457 #define TARGET_10_4_RX_DECAP_MODE               ATH10K_HW_TXRX_NATIVE_WIFI
 458 #define TARGET_10_4_SCAN_MAX_REQS               4
 459 #define TARGET_10_4_BMISS_OFFLOAD_MAX_VDEV      3
 460 #define TARGET_10_4_ROAM_OFFLOAD_MAX_VDEV       3
 461 #define TARGET_10_4_ROAM_OFFLOAD_MAX_PROFILES   8
 462
 463 /* Note: mcast to ucast is disabled by default */
 464 #define TARGET_10_4_NUM_MCAST_GROUPS            0
 465 #define TARGET_10_4_NUM_MCAST_TABLE_ELEMS       0
 466 #define TARGET_10_4_MCAST2UCAST_MODE            0
 467
 468 #define TARGET_10_4_TX_DBG_LOG_SIZE             1024
 469 #define TARGET_10_4_NUM_WDS_ENTRIES             32
 470 #define TARGET_10_4_DMA_BURST_SIZE              0
 471 #define TARGET_10_4_MAC_AGGR_DELIM              0
 472 #define TARGET_10_4_RX_SKIP_DEFRAG_TIMEOUT_DUP_DETECTION_CHECK 1
 473 #define TARGET_10_4_VOW_CONFIG                  0
 474 #define TARGET_10_4_GTK_OFFLOAD_MAX_VDEV        3
 475 #define TARGET_10_4_11AC_TX_MAX_FRAGS           2
 476 #define TARGET_10_4_MAX_PEER_EXT_STATS          16
 477 #define TARGET_10_4_SMART_ANT_CAP               0
 478 #define TARGET_10_4_BK_MIN_FREE                 0
 479 #define TARGET_10_4_BE_MIN_FREE                 0
 480 #define TARGET_10_4_VI_MIN_FREE                 0
 481 #define TARGET_10_4_VO_MIN_FREE                 0
 482 #define TARGET_10_4_RX_BATCH_MODE               1
 483 #define TARGET_10_4_THERMAL_THROTTLING_CONFIG   0
 484 #define TARGET_10_4_ATF_CONFIG                  0
 485 #define TARGET_10_4_IPHDR_PAD_CONFIG            1
 486 #define TARGET_10_4_QWRAP_CONFIG                0
 487
 488 /* Number of Copy Engines supported */
 489 #define CE_COUNT ar->hw_values->ce_count
 490
 491 /*
 492  * Granted MSIs are assigned as follows:
 493  * Firmware uses the first
 494  * Remaining MSIs, if any, are used by Copy Engines
 495  * This mapping is known to both Target firmware and Host software.
 496  * It may be changed as long as Host and Target are kept in sync.
 497  */
 498 /* MSI for firmware (errors, etc.) */
 499 #define MSI_ASSIGN_FW           0
 500
 501 /* MSIs for Copy Engines */
 502 #define MSI_ASSIGN_CE_INITIAL   1
 503 #define MSI_ASSIGN_CE_MAX       ar->hw_values->msi_assign_ce_max
 504
 505 /* as of IP3.7.1 */
 506 #define RTC_STATE_V_ON                          ar->hw_values->rtc_state_val_on
 507
 508 #define RTC_STATE_COLD_RESET_MASK               ar->regs->rtc_state_cold_reset_mask
 509 #define RTC_STATE_V_LSB                         0
 510 #define RTC_STATE_V_MASK                        0x00000007
 511 #define RTC_STATE_ADDRESS                       0x0000
 512 #define PCIE_SOC_WAKE_V_MASK                    0x00000001
 513 #define PCIE_SOC_WAKE_ADDRESS                   0x0004
 514 #define PCIE_SOC_WAKE_RESET                     0x00000000
 515 #define SOC_GLOBAL_RESET_ADDRESS                0x0008
 516
 517 #define RTC_SOC_BASE_ADDRESS                    ar->regs->rtc_soc_base_address
 518 #define RTC_WMAC_BASE_ADDRESS                   ar->regs->rtc_wmac_base_address
 519 #define MAC_COEX_BASE_ADDRESS                   0x00006000
 520 #define BT_COEX_BASE_ADDRESS                    0x00007000
 521 #define SOC_PCIE_BASE_ADDRESS                   0x00008000
 522 #define SOC_CORE_BASE_ADDRESS                   ar->regs->soc_core_base_address
 523 #define WLAN_UART_BASE_ADDRESS                  0x0000c000
 524 #define WLAN_SI_BASE_ADDRESS                    0x00010000
 525 #define WLAN_GPIO_BASE_ADDRESS                  0x00014000
 526 #define WLAN_ANALOG_INTF_BASE_ADDRESS           0x0001c000
 527 #define WLAN_MAC_BASE_ADDRESS                   0x00020000
 528 #define EFUSE_BASE_ADDRESS                      0x00030000
 529 #define FPGA_REG_BASE_ADDRESS                   0x00039000
 530 #define WLAN_UART2_BASE_ADDRESS                 0x00054c00
 531 #define CE_WRAPPER_BASE_ADDRESS                 ar->regs->ce_wrapper_base_address
 532 #define CE0_BASE_ADDRESS                        ar->regs->ce0_base_address
 533 #define CE1_BASE_ADDRESS                        ar->regs->ce1_base_address
 534 #define CE2_BASE_ADDRESS                        ar->regs->ce2_base_address
 535 #define CE3_BASE_ADDRESS                        ar->regs->ce3_base_address
 536 #define CE4_BASE_ADDRESS                        ar->regs->ce4_base_address
 537 #define CE5_BASE_ADDRESS                        ar->regs->ce5_base_address
 538 #define CE6_BASE_ADDRESS                        ar->regs->ce6_base_address
 539 #define CE7_BASE_ADDRESS                        ar->regs->ce7_base_address
 540 #define DBI_BASE_ADDRESS                        0x00060000
 541 #define WLAN_ANALOG_INTF_PCIE_BASE_ADDRESS      0x0006c000
 542 #define PCIE_LOCAL_BASE_ADDRESS         ar->regs->pcie_local_base_address
 543
 544 #define SOC_RESET_CONTROL_ADDRESS               0x00000000
 545 #define SOC_RESET_CONTROL_OFFSET                0x00000000
 546 #define SOC_RESET_CONTROL_SI0_RST_MASK          ar->regs->soc_reset_control_si0_rst_mask
 547 #define SOC_RESET_CONTROL_CE_RST_MASK           ar->regs->soc_reset_control_ce_rst_mask
 548 #define SOC_RESET_CONTROL_CPU_WARM_RST_MASK     0x00000040
 549 #define SOC_CPU_CLOCK_OFFSET                    0x00000020
 550 #define SOC_CPU_CLOCK_STANDARD_LSB              0
 551 #define SOC_CPU_CLOCK_STANDARD_MASK             0x00000003
 552 #define SOC_CLOCK_CONTROL_OFFSET                0x00000028
 553 #define SOC_CLOCK_CONTROL_SI0_CLK_MASK          0x00000001
 554 #define SOC_SYSTEM_SLEEP_OFFSET                 0x000000c4
 555 #define SOC_LPO_CAL_OFFSET                      0x000000e0
 556 #define SOC_LPO_CAL_ENABLE_LSB                  20
 557 #define SOC_LPO_CAL_ENABLE_MASK                 0x00100000
 558 #define SOC_LF_TIMER_CONTROL0_ADDRESS           0x00000050
 559 #define SOC_LF_TIMER_CONTROL0_ENABLE_MASK       0x00000004
 560
 561 #define SOC_CHIP_ID_ADDRESS                     ar->regs->soc_chip_id_address
 562 #define SOC_CHIP_ID_REV_LSB                     8
 563 #define SOC_CHIP_ID_REV_MASK                    0x00000f00
 564
 565 #define WLAN_RESET_CONTROL_COLD_RST_MASK        0x00000008
 566 #define WLAN_RESET_CONTROL_WARM_RST_MASK        0x00000004
 567 #define WLAN_SYSTEM_SLEEP_DISABLE_LSB           0
 568 #define WLAN_SYSTEM_SLEEP_DISABLE_MASK          0x00000001
 569
 570 #define WLAN_GPIO_PIN0_ADDRESS                  0x00000028
 571 #define WLAN_GPIO_PIN0_CONFIG_MASK              0x00007800
 572 #define WLAN_GPIO_PIN1_ADDRESS                  0x0000002c
 573 #define WLAN_GPIO_PIN1_CONFIG_MASK              0x00007800
 574 #define WLAN_GPIO_PIN10_ADDRESS                 0x00000050
 575 #define WLAN_GPIO_PIN11_ADDRESS                 0x00000054
 576 #define WLAN_GPIO_PIN12_ADDRESS                 0x00000058
 577 #define WLAN_GPIO_PIN13_ADDRESS                 0x0000005c
 578
 579 #define CLOCK_GPIO_OFFSET                       0xffffffff
 580 #define CLOCK_GPIO_BT_CLK_OUT_EN_LSB            0
 581 #define CLOCK_GPIO_BT_CLK_OUT_EN_MASK           0
 582
 583 #define SI_CONFIG_OFFSET                        0x00000000
 584 #define SI_CONFIG_BIDIR_OD_DATA_LSB             18
 585 #define SI_CONFIG_BIDIR_OD_DATA_MASK            0x00040000
 586 #define SI_CONFIG_I2C_LSB                       16
 587 #define SI_CONFIG_I2C_MASK                      0x00010000
 588 #define SI_CONFIG_POS_SAMPLE_LSB                7
 589 #define SI_CONFIG_POS_SAMPLE_MASK               0x00000080
 590 #define SI_CONFIG_INACTIVE_DATA_LSB             5
 591 #define SI_CONFIG_INACTIVE_DATA_MASK            0x00000020
 592 #define SI_CONFIG_INACTIVE_CLK_LSB              4
 593 #define SI_CONFIG_INACTIVE_CLK_MASK             0x00000010
 594 #define SI_CONFIG_DIVIDER_LSB                   0
 595 #define SI_CONFIG_DIVIDER_MASK                  0x0000000f
 596 #define SI_CS_OFFSET                            0x00000004
 597 #define SI_CS_DONE_ERR_MASK                     0x00000400
 598 #define SI_CS_DONE_INT_MASK                     0x00000200
 599 #define SI_CS_START_LSB                         8
 600 #define SI_CS_START_MASK                        0x00000100
 601 #define SI_CS_RX_CNT_LSB                        4
 602 #define SI_CS_RX_CNT_MASK                       0x000000f0
 603 #define SI_CS_TX_CNT_LSB                        0
 604 #define SI_CS_TX_CNT_MASK                       0x0000000f
 605
 606 #define SI_TX_DATA0_OFFSET                      0x00000008
 607 #define SI_TX_DATA1_OFFSET                      0x0000000c
 608 #define SI_RX_DATA0_OFFSET                      0x00000010
 609 #define SI_RX_DATA1_OFFSET                      0x00000014
 610
 611 #define CORE_CTRL_CPU_INTR_MASK                 0x00002000
 612 #define CORE_CTRL_PCIE_REG_31_MASK              0x00000800
 613 #define CORE_CTRL_ADDRESS                       0x0000
 614 #define PCIE_INTR_ENABLE_ADDRESS                0x0008
 615 #define PCIE_INTR_CAUSE_ADDRESS                 0x000c
 616 #define PCIE_INTR_CLR_ADDRESS                   ar->regs->pcie_intr_clr_address
 617 #define SCRATCH_3_ADDRESS                       ar->regs->scratch_3_address
 618 #define CPU_INTR_ADDRESS                        0x0010
 619
 620 #define CCNT_TO_MSEC(ar, x) ((x) / ar->hw_params.channel_counters_freq_hz)
 621
 622 /* Firmware indications to the Host via SCRATCH_3 register. */
 623 #define FW_INDICATOR_ADDRESS                    ar->regs->fw_indicator_address
 624 #define FW_IND_EVENT_PENDING                    1
 625 #define FW_IND_INITIALIZED                      2
 626 #define FW_IND_HOST_READY                       0x80000000
 627
 628 /* HOST_REG interrupt from firmware */
 629 #define PCIE_INTR_FIRMWARE_MASK                 ar->regs->pcie_intr_fw_mask
 630 #define PCIE_INTR_CE_MASK_ALL                   ar->regs->pcie_intr_ce_mask_all
 631
 632 #define DRAM_BASE_ADDRESS                       0x00400000
 633
 634 #define PCIE_BAR_REG_ADDRESS                    0x40030
 635
 636 #define MISSING 0
 637
 638 #define SYSTEM_SLEEP_OFFSET                     SOC_SYSTEM_SLEEP_OFFSET
 639 #define WLAN_SYSTEM_SLEEP_OFFSET                SOC_SYSTEM_SLEEP_OFFSET
 640 #define WLAN_RESET_CONTROL_OFFSET               SOC_RESET_CONTROL_OFFSET
 641 #define CLOCK_CONTROL_OFFSET                    SOC_CLOCK_CONTROL_OFFSET
 642 #define CLOCK_CONTROL_SI0_CLK_MASK              SOC_CLOCK_CONTROL_SI0_CLK_MASK
 643 #define RESET_CONTROL_MBOX_RST_MASK             MISSING
 644 #define RESET_CONTROL_SI0_RST_MASK              SOC_RESET_CONTROL_SI0_RST_MASK
 645 #define GPIO_BASE_ADDRESS                       WLAN_GPIO_BASE_ADDRESS
 646 #define GPIO_PIN0_OFFSET                        WLAN_GPIO_PIN0_ADDRESS
 647 #define GPIO_PIN1_OFFSET                        WLAN_GPIO_PIN1_ADDRESS
 648 #define GPIO_PIN0_CONFIG_MASK                   WLAN_GPIO_PIN0_CONFIG_MASK
 649 #define GPIO_PIN1_CONFIG_MASK                   WLAN_GPIO_PIN1_CONFIG_MASK
 650 #define SI_BASE_ADDRESS                         WLAN_SI_BASE_ADDRESS
 651 #define SCRATCH_BASE_ADDRESS                    SOC_CORE_BASE_ADDRESS
 652 #define LOCAL_SCRATCH_OFFSET                    0x18
 653 #define CPU_CLOCK_OFFSET                        SOC_CPU_CLOCK_OFFSET
 654 #define LPO_CAL_OFFSET                          SOC_LPO_CAL_OFFSET
 655 #define GPIO_PIN10_OFFSET                       WLAN_GPIO_PIN10_ADDRESS
 656 #define GPIO_PIN11_OFFSET                       WLAN_GPIO_PIN11_ADDRESS
 657 #define GPIO_PIN12_OFFSET                       WLAN_GPIO_PIN12_ADDRESS
 658 #define GPIO_PIN13_OFFSET                       WLAN_GPIO_PIN13_ADDRESS
 659 #define CPU_CLOCK_STANDARD_LSB                  SOC_CPU_CLOCK_STANDARD_LSB
 660 #define CPU_CLOCK_STANDARD_MASK                 SOC_CPU_CLOCK_STANDARD_MASK
 661 #define LPO_CAL_ENABLE_LSB                      SOC_LPO_CAL_ENABLE_LSB
 662 #define LPO_CAL_ENABLE_MASK                     SOC_LPO_CAL_ENABLE_MASK
 663 #define ANALOG_INTF_BASE_ADDRESS                WLAN_ANALOG_INTF_BASE_ADDRESS
 664 #define MBOX_BASE_ADDRESS                       MISSING
 665 #define INT_STATUS_ENABLE_ERROR_LSB             MISSING
 666 #define INT_STATUS_ENABLE_ERROR_MASK            MISSING
 667 #define INT_STATUS_ENABLE_CPU_LSB               MISSING
 668 #define INT_STATUS_ENABLE_CPU_MASK              MISSING
 669 #define INT_STATUS_ENABLE_COUNTER_LSB           MISSING
 670 #define INT_STATUS_ENABLE_COUNTER_MASK          MISSING
 671 #define INT_STATUS_ENABLE_MBOX_DATA_LSB         MISSING
 672 #define INT_STATUS_ENABLE_MBOX_DATA_MASK        MISSING
 673 #define ERROR_STATUS_ENABLE_RX_UNDERFLOW_LSB    MISSING
 674 #define ERROR_STATUS_ENABLE_RX_UNDERFLOW_MASK   MISSING
 675 #define ERROR_STATUS_ENABLE_TX_OVERFLOW_LSB     MISSING
 676 #define ERROR_STATUS_ENABLE_TX_OVERFLOW_MASK    MISSING
 677 #define COUNTER_INT_STATUS_ENABLE_BIT_LSB       MISSING
 678 #define COUNTER_INT_STATUS_ENABLE_BIT_MASK      MISSING
 679 #define INT_STATUS_ENABLE_ADDRESS               MISSING
 680 #define CPU_INT_STATUS_ENABLE_BIT_LSB           MISSING
 681 #define CPU_INT_STATUS_ENABLE_BIT_MASK          MISSING
 682 #define HOST_INT_STATUS_ADDRESS                 MISSING
 683 #define CPU_INT_STATUS_ADDRESS                  MISSING
 684 #define ERROR_INT_STATUS_ADDRESS                MISSING
 685 #define ERROR_INT_STATUS_WAKEUP_MASK            MISSING
 686 #define ERROR_INT_STATUS_WAKEUP_LSB             MISSING
 687 #define ERROR_INT_STATUS_RX_UNDERFLOW_MASK      MISSING
 688 #define ERROR_INT_STATUS_RX_UNDERFLOW_LSB       MISSING
 689 #define ERROR_INT_STATUS_TX_OVERFLOW_MASK       MISSING
 690 #define ERROR_INT_STATUS_TX_OVERFLOW_LSB        MISSING
 691 #define COUNT_DEC_ADDRESS                       MISSING
 692 #define HOST_INT_STATUS_CPU_MASK                MISSING
 693 #define HOST_INT_STATUS_CPU_LSB                 MISSING
 694 #define HOST_INT_STATUS_ERROR_MASK              MISSING
 695 #define HOST_INT_STATUS_ERROR_LSB               MISSING
 696 #define HOST_INT_STATUS_COUNTER_MASK            MISSING
 697 #define HOST_INT_STATUS_COUNTER_LSB             MISSING
 698 #define RX_LOOKAHEAD_VALID_ADDRESS              MISSING
 699 #define WINDOW_DATA_ADDRESS                     MISSING
 700 #define WINDOW_READ_ADDR_ADDRESS                MISSING
 701 #define WINDOW_WRITE_ADDR_ADDRESS               MISSING
 702
 703 #define RTC_STATE_V_GET(x) (((x) & RTC_STATE_V_MASK) >> RTC_STATE_V_LSB)
 704
 705 #endif /* _HW_H_ */