drivers/net/wireless/intel/iwlwifi/pcie/internal.h

   1 /******************************************************************************
   2  *
   3  * Copyright(c) 2003 - 2015 Intel Corporation. All rights reserved.
   4  * Copyright(c) 2013 - 2015 Intel Mobile Communications GmbH
   5  * Copyright(c) 2016 Intel Deutschland GmbH
   6  *
   7  * Portions of this file are derived from the ipw3945 project, as well
   8  * as portions of the ieee80211 subsystem header files.
   9  *
  10  * This program is free software; you can redistribute it and/or modify it
  11  * under the terms of version 2 of the GNU General Public License as
  12  * published by the Free Software Foundation.
  13  *
  14  * This program is distributed in the hope that it will be useful, but WITHOUT
  15  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  16  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  17  * more details.
  18  *
  19  * You should have received a copy of the GNU General Public License along with
  20  * this program; if not, write to the Free Software Foundation, Inc.,
  21  * 51 Franklin Street, Fifth Floor, Boston, MA 02110, USA
  22  *
  23  * The full GNU General Public License is included in this distribution in the
  24  * file called LICENSE.
  25  *
  26  * Contact Information:
  27  *  Intel Linux Wireless <linuxwifi@intel.com>
  28  * Intel Corporation, 5200 N.E. Elam Young Parkway, Hillsboro, OR 97124-6497
  29  *
  30  *****************************************************************************/
  31 #ifndef __iwl_trans_int_pcie_h__
  32 #define __iwl_trans_int_pcie_h__
  33
  34 #include <linux/spinlock.h>
  35 #include <linux/interrupt.h>
  36 #include <linux/skbuff.h>
  37 #include <linux/wait.h>
  38 #include <linux/pci.h>
  39 #include <linux/timer.h>
  40
  41 #include "iwl-fh.h"
  42 #include "iwl-csr.h"
  43 #include "iwl-trans.h"
  44 #include "iwl-debug.h"
  45 #include "iwl-io.h"
  46 #include "iwl-op-mode.h"
  47
  48 /* We need 2 entries for the TX command and header, and another one might
  49  * be needed for potential data in the SKB's head. The remaining ones can
  50  * be used for frags.
  51  */
  52 #define IWL_PCIE_MAX_FRAGS(x) (x->max_tbs - 3)
  53
  54 /*
  55  * RX related structures and functions
  56  */
  57 #define RX_NUM_QUEUES 1
  58 #define RX_POST_REQ_ALLOC 2
  59 #define RX_CLAIM_REQ_ALLOC 8
  60 #define RX_PENDING_WATERMARK 16
  61
  62 struct iwl_host_cmd;
  63
  64 /*This file includes the declaration that are internal to the
  65  * trans_pcie layer */
  66
  67 /**
  68  * struct iwl_rx_mem_buffer
  69  * @page_dma: bus address of rxb page
  70  * @page: driver's pointer to the rxb page
  71  * @invalid: rxb is in driver ownership - not owned by HW
  72  * @vid: index of this rxb in the global table
  73  */
  74 struct iwl_rx_mem_buffer {
  75         dma_addr_t page_dma;
  76         struct page *page;
  77         u16 vid;
  78         bool invalid;
  79         struct list_head list;
  80 };
  81
  82 /**
  83  * struct isr_statistics - interrupt statistics
  84  *
  85  */
  86 struct isr_statistics {
  87         u32 hw;
  88         u32 sw;
  89         u32 err_code;
  90         u32 sch;
  91         u32 alive;
  92         u32 rfkill;
  93         u32 ctkill;
  94         u32 wakeup;
  95         u32 rx;
  96         u32 tx;
  97         u32 unhandled;
  98 };
  99
 100 /**
 101  * struct iwl_rxq - Rx queue
 102  * @id: queue index
 103  * @bd: driver's pointer to buffer of receive buffer descriptors (rbd).
 104  *      Address size is 32 bit in pre-9000 devices and 64 bit in 9000 devices.
 105  * @bd_dma: bus address of buffer of receive buffer descriptors (rbd)
 106  * @ubd: driver's pointer to buffer of used receive buffer descriptors (rbd)
 107  * @ubd_dma: physical address of buffer of used receive buffer descriptors (rbd)
 108  * @read: Shared index to newest available Rx buffer
 109  * @write: Shared index to oldest written Rx packet
 110  * @free_count: Number of pre-allocated buffers in rx_free
 111  * @used_count: Number of RBDs handled to allocator to use for allocation
 112  * @write_actual:
 113  * @rx_free: list of RBDs with allocated RB ready for use
 114  * @rx_used: list of RBDs with no RB attached
 115  * @need_update: flag to indicate we need to update read/write index
 116  * @rb_stts: driver's pointer to receive buffer status
 117  * @rb_stts_dma: bus address of receive buffer status
 118  * @lock:
 119  * @queue: actual rx queue. Not used for multi-rx queue.
 120  *
 121  * NOTE:  rx_free and rx_used are used as a FIFO for iwl_rx_mem_buffers
 122  */
 123 struct iwl_rxq {
 124         int id;
 125         void *bd;
 126         dma_addr_t bd_dma;
 127         __le32 *used_bd;
 128         dma_addr_t used_bd_dma;
 129         u32 read;
 130         u32 write;
 131         u32 free_count;
 132         u32 used_count;
 133         u32 write_actual;
 134         u32 queue_size;
 135         struct list_head rx_free;
 136         struct list_head rx_used;
 137         bool need_update;
 138         struct iwl_rb_status *rb_stts;
 139         dma_addr_t rb_stts_dma;
 140         spinlock_t lock;
 141         struct napi_struct napi;
 142         struct iwl_rx_mem_buffer *queue[RX_QUEUE_SIZE];
 143 };
 144
 145 /**
 146  * struct iwl_rb_allocator - Rx allocator
 147  * @req_pending: number of requests the allcator had not processed yet
 148  * @req_ready: number of requests honored and ready for claiming
 149  * @rbd_allocated: RBDs with pages allocated and ready to be handled to
 150  *      the queue. This is a list of &struct iwl_rx_mem_buffer
 151  * @rbd_empty: RBDs with no page attached for allocator use. This is a list
 152  *      of &struct iwl_rx_mem_buffer
 153  * @lock: protects the rbd_allocated and rbd_empty lists
 154  * @alloc_wq: work queue for background calls
 155  * @rx_alloc: work struct for background calls
 156  */
 157 struct iwl_rb_allocator {
 158         atomic_t req_pending;
 159         atomic_t req_ready;
 160         struct list_head rbd_allocated;
 161         struct list_head rbd_empty;
 162         spinlock_t lock;
 163         struct workqueue_struct *alloc_wq;
 164         struct work_struct rx_alloc;
 165 };
 166
 167 struct iwl_dma_ptr {
 168         dma_addr_t dma;
 169         void *addr;
 170         size_t size;
 171 };
 172
 173 /**
 174  * iwl_queue_inc_wrap - increment queue index, wrap back to beginning
 175  * @index -- current index
 176  */
 177 static inline int iwl_queue_inc_wrap(int index)
 178 {
 179         return ++index & (TFD_QUEUE_SIZE_MAX - 1);
 180 }
 181
 182 /**
 183  * iwl_queue_dec_wrap - decrement queue index, wrap back to end
 184  * @index -- current index
 185  */
 186 static inline int iwl_queue_dec_wrap(int index)
 187 {
 188         return --index & (TFD_QUEUE_SIZE_MAX - 1);
 189 }
 190
 191 struct iwl_cmd_meta {
 192         /* only for SYNC commands, iff the reply skb is wanted */
 193         struct iwl_host_cmd *source;
 194         u32 flags;
 195         u32 tbs;
 196 };
 197
 198 /*
 199  * Generic queue structure
 200  *
 201  * Contains common data for Rx and Tx queues.
 202  *
 203  * Note the difference between TFD_QUEUE_SIZE_MAX and n_window: the hardware
 204  * always assumes 256 descriptors, so TFD_QUEUE_SIZE_MAX is always 256 (unless
 205  * there might be HW changes in the future). For the normal TX
 206  * queues, n_window, which is the size of the software queue data
 207  * is also 256; however, for the command queue, n_window is only
 208  * 32 since we don't need so many commands pending. Since the HW
 209  * still uses 256 BDs for DMA though, TFD_QUEUE_SIZE_MAX stays 256. As a result,
 210  * the software buffers (in the variables @meta, @txb in struct
 211  * iwl_txq) only have 32 entries, while the HW buffers (@tfds in
 212  * the same struct) have 256.
 213  * This means that we end up with the following:
 214  *  HW entries: | 0 | ... | N * 32 | ... | N * 32 + 31 | ... | 255 |
 215  *  SW entries:           | 0      | ... | 31          |
 216  * where N is a number between 0 and 7. This means that the SW
 217  * data is a window overlayed over the HW queue.
 218  */
 219 struct iwl_queue {
 220         int write_ptr;       /* 1-st empty entry (index) host_w*/
 221         int read_ptr;         /* last used entry (index) host_r*/
 222         /* use for monitoring and recovering the stuck queue */
 223         dma_addr_t dma_addr;   /* physical addr for BD's */
 224         int n_window;          /* safe queue window */
 225         u32 id;
 226         int low_mark;          /* low watermark, resume queue if free
 227                                 * space more than this */
 228         int high_mark;         /* high watermark, stop queue if free
 229                                 * space less than this */
 230 };
 231
 232 #define TFD_TX_CMD_SLOTS 256
 233 #define TFD_CMD_SLOTS 32
 234
 235 /*
 236  * The FH will write back to the first TB only, so we need to copy some data
 237  * into the buffer regardless of whether it should be mapped or not.
 238  * This indicates how big the first TB must be to include the scratch buffer
 239  * and the assigned PN.
 240  * Since PN location is 16 bytes at offset 24, it's 40 now.
 241  * If we make it bigger then allocations will be bigger and copy slower, so
 242  * that's probably not useful.
 243  */
 244 #define IWL_FIRST_TB_SIZE       40
 245 #define IWL_FIRST_TB_SIZE_ALIGN ALIGN(IWL_FIRST_TB_SIZE, 64)
 246
 247 struct iwl_pcie_txq_entry {
 248         struct iwl_device_cmd *cmd;
 249         struct sk_buff *skb;
 250         /* buffer to free after command completes */
 251         const void *free_buf;
 252         struct iwl_cmd_meta meta;
 253 };
 254
 255 struct iwl_pcie_first_tb_buf {
 256         u8 buf[IWL_FIRST_TB_SIZE_ALIGN];
 257 };
 258
 259 /**
 260  * struct iwl_txq - Tx Queue for DMA
 261  * @q: generic Rx/Tx queue descriptor
 262  * @tfds: transmit frame descriptors (DMA memory)
 263  * @first_tb_bufs: start of command headers, including scratch buffers, for
 264  *      the writeback -- this is DMA memory and an array holding one buffer
 265  *      for each command on the queue
 266  * @first_tb_dma: DMA address for the first_tb_bufs start
 267  * @entries: transmit entries (driver state)
 268  * @lock: queue lock
 269  * @stuck_timer: timer that fires if queue gets stuck
 270  * @trans_pcie: pointer back to transport (for timer)
 271  * @need_update: indicates need to update read/write index
 272  * @active: stores if queue is active
 273  * @ampdu: true if this queue is an ampdu queue for an specific RA/TID
 274  * @wd_timeout: queue watchdog timeout (jiffies) - per queue
 275  * @frozen: tx stuck queue timer is frozen
 276  * @frozen_expiry_remainder: remember how long until the timer fires
 277  *
 278  * A Tx queue consists of circular buffer of BDs (a.k.a. TFDs, transmit frame
 279  * descriptors) and required locking structures.
 280  */
 281 struct iwl_txq {
 282         struct iwl_queue q;
 283         struct iwl_tfd *tfds;
 284         struct iwl_pcie_first_tb_buf *first_tb_bufs;
 285         dma_addr_t first_tb_dma;
 286         struct iwl_pcie_txq_entry *entries;
 287         spinlock_t lock;
 288         unsigned long frozen_expiry_remainder;
 289         struct timer_list stuck_timer;
 290         struct iwl_trans_pcie *trans_pcie;
 291         bool need_update;
 292         bool frozen;
 293         u8 active;
 294         bool ampdu;
 295         bool block;
 296         unsigned long wd_timeout;
 297         struct sk_buff_head overflow_q;
 298 };
 299
 300 static inline dma_addr_t
 301 iwl_pcie_get_first_tb_dma(struct iwl_txq *txq, int idx)
 302 {
 303         return txq->first_tb_dma +
 304                sizeof(struct iwl_pcie_first_tb_buf) * idx;
 305 }
 306
 307 struct iwl_tso_hdr_page {
 308         struct page *page;
 309         u8 *pos;
 310 };
 311
 312 /**
 313  * struct iwl_trans_pcie - PCIe transport specific data
 314  * @rxq: all the RX queue data
 315  * @rx_pool: initial pool of iwl_rx_mem_buffer for all the queues
 316  * @global_table: table mapping received VID from hw to rxb
 317  * @rba: allocator for RX replenishing
 318  * @trans: pointer to the generic transport area
 319  * @scd_base_addr: scheduler sram base address in SRAM
 320  * @scd_bc_tbls: pointer to the byte count table of the scheduler
 321  * @kw: keep warm address
 322  * @pci_dev: basic pci-network driver stuff
 323  * @hw_base: pci hardware address support
 324  * @ucode_write_complete: indicates that the ucode has been copied.
 325  * @ucode_write_waitq: wait queue for uCode load
 326  * @cmd_queue - command queue number
 327  * @rx_buf_size: Rx buffer size
 328  * @bc_table_dword: true if the BC table expects DWORD (as opposed to bytes)
 329  * @scd_set_active: should the transport configure the SCD for HCMD queue
 330  * @wide_cmd_header: true when ucode supports wide command header format
 331  * @sw_csum_tx: if true, then the transport will compute the csum of the TXed
 332  *      frame.
 333  * @rx_page_order: page order for receive buffer size
 334  * @reg_lock: protect hw register access
 335  * @mutex: to protect stop_device / start_fw / start_hw
 336  * @cmd_in_flight: true when we have a host command in flight
 337  * @fw_mon_phys: physical address of the buffer for the firmware monitor
 338  * @fw_mon_page: points to the first page of the buffer for the firmware monitor
 339  * @fw_mon_size: size of the buffer for the firmware monitor
 340  * @msix_entries: array of MSI-X entries
 341  * @msix_enabled: true if managed to enable MSI-X
 342  * @allocated_vector: the number of interrupt vector allocated by the OS
 343  * @default_irq_num: default irq for non rx interrupt
 344  * @fh_init_mask: initial unmasked fh causes
 345  * @hw_init_mask: initial unmasked hw causes
 346  * @fh_mask: current unmasked fh causes
 347  * @hw_mask: current unmasked hw causes
 348  */
 349 struct iwl_trans_pcie {
 350         struct iwl_rxq *rxq;
 351         struct iwl_rx_mem_buffer rx_pool[RX_POOL_SIZE];
 352         struct iwl_rx_mem_buffer *global_table[RX_POOL_SIZE];
 353         struct iwl_rb_allocator rba;
 354         struct iwl_trans *trans;
 355
 356         struct net_device napi_dev;
 357
 358         struct __percpu iwl_tso_hdr_page *tso_hdr_page;
 359
 360         /* INT ICT Table */
 361         __le32 *ict_tbl;
 362         dma_addr_t ict_tbl_dma;
 363         int ict_index;
 364         bool use_ict;
 365         bool is_down;
 366         struct isr_statistics isr_stats;
 367
 368         spinlock_t irq_lock;
 369         struct mutex mutex;
 370         u32 inta_mask;
 371         u32 scd_base_addr;
 372         struct iwl_dma_ptr scd_bc_tbls;
 373         struct iwl_dma_ptr kw;
 374
 375         struct iwl_txq *txq;
 376         unsigned long queue_used[BITS_TO_LONGS(IWL_MAX_HW_QUEUES)];
 377         unsigned long queue_stopped[BITS_TO_LONGS(IWL_MAX_HW_QUEUES)];
 378
 379         /* PCI bus related data */
 380         struct pci_dev *pci_dev;
 381         void __iomem *hw_base;
 382
 383         bool ucode_write_complete;
 384         wait_queue_head_t ucode_write_waitq;
 385         wait_queue_head_t wait_command_queue;
 386         wait_queue_head_t d0i3_waitq;
 387
 388         u8 page_offs, dev_cmd_offs;
 389
 390         u8 cmd_queue;
 391         u8 cmd_fifo;
 392         unsigned int cmd_q_wdg_timeout;
 393         u8 n_no_reclaim_cmds;
 394         u8 no_reclaim_cmds[MAX_NO_RECLAIM_CMDS];
 395         u8 max_tbs;
 396
 397         enum iwl_amsdu_size rx_buf_size;
 398         bool bc_table_dword;
 399         bool scd_set_active;
 400         bool wide_cmd_header;
 401         bool sw_csum_tx;
 402         u32 rx_page_order;
 403
 404         /*protect hw register */
 405         spinlock_t reg_lock;
 406         bool cmd_hold_nic_awake;
 407         bool ref_cmd_in_flight;
 408
 409         dma_addr_t fw_mon_phys;
 410         struct page *fw_mon_page;
 411         u32 fw_mon_size;
 412
 413         struct msix_entry msix_entries[IWL_MAX_RX_HW_QUEUES];
 414         bool msix_enabled;
 415         u32 allocated_vector;
 416         u32 default_irq_num;
 417         u32 fh_init_mask;
 418         u32 hw_init_mask;
 419         u32 fh_mask;
 420         u32 hw_mask;
 421 };
 422
 423 static inline struct iwl_trans_pcie *
 424 IWL_TRANS_GET_PCIE_TRANS(struct iwl_trans *trans)
 425 {
 426         return (void *)trans->trans_specific;
 427 }
 428
 429 static inline struct iwl_trans *
 430 iwl_trans_pcie_get_trans(struct iwl_trans_pcie *trans_pcie)
 431 {
 432         return container_of((void *)trans_pcie, struct iwl_trans,
 433                             trans_specific);
 434 }
 435
 436 /*
 437  * Convention: trans API functions: iwl_trans_pcie_XXX
 438  *      Other functions: iwl_pcie_XXX
 439  */
 440 struct iwl_trans *iwl_trans_pcie_alloc(struct pci_dev *pdev,
 441                                        const struct pci_device_id *ent,
 442                                        const struct iwl_cfg *cfg);
 443 void iwl_trans_pcie_free(struct iwl_trans *trans);
 444
 445 /*****************************************************
 446 * RX
 447 ******************************************************/
 448 int iwl_pcie_rx_init(struct iwl_trans *trans);
 449 irqreturn_t iwl_pcie_msix_isr(int irq, void *data);
 450 irqreturn_t iwl_pcie_irq_handler(int irq, void *dev_id);
 451 irqreturn_t iwl_pcie_irq_msix_handler(int irq, void *dev_id);
 452 irqreturn_t iwl_pcie_irq_rx_msix_handler(int irq, void *dev_id);
 453 int iwl_pcie_rx_stop(struct iwl_trans *trans);
 454 void iwl_pcie_rx_free(struct iwl_trans *trans);
 455
 456 /*****************************************************
 457 * ICT - interrupt handling
 458 ******************************************************/
 459 irqreturn_t iwl_pcie_isr(int irq, void *data);
 460 int iwl_pcie_alloc_ict(struct iwl_trans *trans);
 461 void iwl_pcie_free_ict(struct iwl_trans *trans);
 462 void iwl_pcie_reset_ict(struct iwl_trans *trans);
 463 void iwl_pcie_disable_ict(struct iwl_trans *trans);
 464
 465 /*****************************************************
 466 * TX / HCMD
 467 ******************************************************/
 468 int iwl_pcie_tx_init(struct iwl_trans *trans);
 469 void iwl_pcie_tx_start(struct iwl_trans *trans, u32 scd_base_addr);
 470 int iwl_pcie_tx_stop(struct iwl_trans *trans);
 471 void iwl_pcie_tx_free(struct iwl_trans *trans);
 472 void iwl_trans_pcie_txq_enable(struct iwl_trans *trans, int queue, u16 ssn,
 473                                const struct iwl_trans_txq_scd_cfg *cfg,
 474                                unsigned int wdg_timeout);
 475 void iwl_trans_pcie_txq_disable(struct iwl_trans *trans, int queue,
 476                                 bool configure_scd);
 477 void iwl_trans_pcie_txq_set_shared_mode(struct iwl_trans *trans, u32 txq_id,
 478                                         bool shared_mode);
 479 dma_addr_t iwl_trans_pcie_get_txq_byte_table(struct iwl_trans *trans, int txq);
 480 void iwl_trans_pcie_log_scd_error(struct iwl_trans *trans,
 481                                   struct iwl_txq *txq);
 482 int iwl_trans_pcie_tx(struct iwl_trans *trans, struct sk_buff *skb,
 483                       struct iwl_device_cmd *dev_cmd, int txq_id);
 484 void iwl_pcie_txq_check_wrptrs(struct iwl_trans *trans);
 485 int iwl_trans_pcie_send_hcmd(struct iwl_trans *trans, struct iwl_host_cmd *cmd);
 486 void iwl_pcie_hcmd_complete(struct iwl_trans *trans,
 487                             struct iwl_rx_cmd_buffer *rxb);
 488 void iwl_trans_pcie_reclaim(struct iwl_trans *trans, int txq_id, int ssn,
 489                             struct sk_buff_head *skbs);
 490 void iwl_trans_pcie_tx_reset(struct iwl_trans *trans);
 491
 492 static inline u16 iwl_pcie_tfd_tb_get_len(struct iwl_tfd *tfd, u8 idx)
 493 {
 494         struct iwl_tfd_tb *tb = &tfd->tbs[idx];
 495
 496         return le16_to_cpu(tb->hi_n_len) >> 4;
 497 }
 498
 499 /*****************************************************
 500 * Error handling
 501 ******************************************************/
 502 void iwl_pcie_dump_csr(struct iwl_trans *trans);
 503
 504 /*****************************************************
 505 * Helpers
 506 ******************************************************/
 507 static inline void _iwl_disable_interrupts(struct iwl_trans *trans)
 508 {
 509         struct iwl_trans_pcie *trans_pcie = IWL_TRANS_GET_PCIE_TRANS(trans);
 510
 511         clear_bit(STATUS_INT_ENABLED, &trans->status);
 512         if (!trans_pcie->msix_enabled) {
 513                 /* disable interrupts from uCode/NIC to host */
 514                 iwl_write32(trans, CSR_INT_MASK, 0x00000000);
 515
 516                 /* acknowledge/clear/reset any interrupts still pending
 517                  * from uCode or flow handler (Rx/Tx DMA) */
 518                 iwl_write32(trans, CSR_INT, 0xffffffff);
 519                 iwl_write32(trans, CSR_FH_INT_STATUS, 0xffffffff);
 520         } else {
 521                 /* disable all the interrupt we might use */
 522                 iwl_write32(trans, CSR_MSIX_FH_INT_MASK_AD,
 523                             trans_pcie->fh_init_mask);
 524                 iwl_write32(trans, CSR_MSIX_HW_INT_MASK_AD,
 525                             trans_pcie->hw_init_mask);
 526         }
 527         IWL_DEBUG_ISR(trans, "Disabled interrupts\n");
 528 }
 529
 530 static inline void iwl_disable_interrupts(struct iwl_trans *trans)
 531 {
 532         struct iwl_trans_pcie *trans_pcie = IWL_TRANS_GET_PCIE_TRANS(trans);
 533
 534         spin_lock(&trans_pcie->irq_lock);
 535         _iwl_disable_interrupts(trans);
 536         spin_unlock(&trans_pcie->irq_lock);
 537 }
 538
 539 static inline void _iwl_enable_interrupts(struct iwl_trans *trans)
 540 {
 541         struct iwl_trans_pcie *trans_pcie = IWL_TRANS_GET_PCIE_TRANS(trans);
 542
 543         IWL_DEBUG_ISR(trans, "Enabling interrupts\n");
 544         set_bit(STATUS_INT_ENABLED, &trans->status);
 545         if (!trans_pcie->msix_enabled) {
 546                 trans_pcie->inta_mask = CSR_INI_SET_MASK;
 547                 iwl_write32(trans, CSR_INT_MASK, trans_pcie->inta_mask);
 548         } else {
 549                 /*
 550                  * fh/hw_mask keeps all the unmasked causes.
 551                  * Unlike msi, in msix cause is enabled when it is unset.
 552                  */
 553                 trans_pcie->hw_mask = trans_pcie->hw_init_mask;
 554                 trans_pcie->fh_mask = trans_pcie->fh_init_mask;
 555                 iwl_write32(trans, CSR_MSIX_FH_INT_MASK_AD,
 556                             ~trans_pcie->fh_mask);
 557                 iwl_write32(trans, CSR_MSIX_HW_INT_MASK_AD,
 558                             ~trans_pcie->hw_mask);
 559         }
 560 }
 561
 562 static inline void iwl_enable_interrupts(struct iwl_trans *trans)
 563 {
 564         struct iwl_trans_pcie *trans_pcie = IWL_TRANS_GET_PCIE_TRANS(trans);
 565
 566         spin_lock(&trans_pcie->irq_lock);
 567         _iwl_enable_interrupts(trans);
 568         spin_unlock(&trans_pcie->irq_lock);
 569 }
 570 static inline void iwl_enable_hw_int_msk_msix(struct iwl_trans *trans, u32 msk)
 571 {
 572         struct iwl_trans_pcie *trans_pcie = IWL_TRANS_GET_PCIE_TRANS(trans);
 573
 574         iwl_write32(trans, CSR_MSIX_HW_INT_MASK_AD, ~msk);
 575         trans_pcie->hw_mask = msk;
 576 }
 577
 578 static inline void iwl_enable_fh_int_msk_msix(struct iwl_trans *trans, u32 msk)
 579 {
 580         struct iwl_trans_pcie *trans_pcie = IWL_TRANS_GET_PCIE_TRANS(trans);
 581
 582         iwl_write32(trans, CSR_MSIX_FH_INT_MASK_AD, ~msk);
 583         trans_pcie->fh_mask = msk;
 584 }
 585
 586 static inline void iwl_enable_fw_load_int(struct iwl_trans *trans)
 587 {
 588         struct iwl_trans_pcie *trans_pcie = IWL_TRANS_GET_PCIE_TRANS(trans);
 589
 590         IWL_DEBUG_ISR(trans, "Enabling FW load interrupt\n");
 591         if (!trans_pcie->msix_enabled) {
 592                 trans_pcie->inta_mask = CSR_INT_BIT_FH_TX;
 593                 iwl_write32(trans, CSR_INT_MASK, trans_pcie->inta_mask);
 594         } else {
 595                 iwl_write32(trans, CSR_MSIX_HW_INT_MASK_AD,
 596                             trans_pcie->hw_init_mask);
 597                 iwl_enable_fh_int_msk_msix(trans,
 598                                            MSIX_FH_INT_CAUSES_D2S_CH0_NUM);
 599         }
 600 }
 601
 602 static inline void iwl_enable_rfkill_int(struct iwl_trans *trans)
 603 {
 604         struct iwl_trans_pcie *trans_pcie = IWL_TRANS_GET_PCIE_TRANS(trans);
 605
 606         IWL_DEBUG_ISR(trans, "Enabling rfkill interrupt\n");
 607         if (!trans_pcie->msix_enabled) {
 608                 trans_pcie->inta_mask = CSR_INT_BIT_RF_KILL;
 609                 iwl_write32(trans, CSR_INT_MASK, trans_pcie->inta_mask);
 610         } else {
 611                 iwl_write32(trans, CSR_MSIX_FH_INT_MASK_AD,
 612                             trans_pcie->fh_init_mask);
 613                 iwl_enable_hw_int_msk_msix(trans,
 614                                            MSIX_HW_INT_CAUSES_REG_RF_KILL);
 615         }
 616 }
 617
 618 static inline void iwl_wake_queue(struct iwl_trans *trans,
 619                                   struct iwl_txq *txq)
 620 {
 621         struct iwl_trans_pcie *trans_pcie = IWL_TRANS_GET_PCIE_TRANS(trans);
 622
 623         if (test_and_clear_bit(txq->q.id, trans_pcie->queue_stopped)) {
 624                 IWL_DEBUG_TX_QUEUES(trans, "Wake hwq %d\n", txq->q.id);
 625                 iwl_op_mode_queue_not_full(trans->op_mode, txq->q.id);
 626         }
 627 }
 628
 629 static inline void iwl_stop_queue(struct iwl_trans *trans,
 630                                   struct iwl_txq *txq)
 631 {
 632         struct iwl_trans_pcie *trans_pcie = IWL_TRANS_GET_PCIE_TRANS(trans);
 633
 634         if (!test_and_set_bit(txq->q.id, trans_pcie->queue_stopped)) {
 635                 iwl_op_mode_queue_full(trans->op_mode, txq->q.id);
 636                 IWL_DEBUG_TX_QUEUES(trans, "Stop hwq %d\n", txq->q.id);
 637         } else
 638                 IWL_DEBUG_TX_QUEUES(trans, "hwq %d already stopped\n",
 639                                     txq->q.id);
 640 }
 641
 642 static inline bool iwl_queue_used(const struct iwl_queue *q, int i)
 643 {
 644         return q->write_ptr >= q->read_ptr ?
 645                 (i >= q->read_ptr && i < q->write_ptr) :
 646                 !(i < q->read_ptr && i >= q->write_ptr);
 647 }
 648
 649 static inline u8 get_cmd_index(struct iwl_queue *q, u32 index)
 650 {
 651         return index & (q->n_window - 1);
 652 }
 653
 654 static inline bool iwl_is_rfkill_set(struct iwl_trans *trans)
 655 {
 656         return !(iwl_read32(trans, CSR_GP_CNTRL) &
 657                 CSR_GP_CNTRL_REG_FLAG_HW_RF_KILL_SW);
 658 }
 659
 660 static inline void __iwl_trans_pcie_set_bits_mask(struct iwl_trans *trans,
 661                                                   u32 reg, u32 mask, u32 value)
 662 {
 663         u32 v;
 664
 665 #ifdef CONFIG_IWLWIFI_DEBUG
 666         WARN_ON_ONCE(value & ~mask);
 667 #endif
 668
 669         v = iwl_read32(trans, reg);
 670         v &= ~mask;
 671         v |= value;
 672         iwl_write32(trans, reg, v);
 673 }
 674
 675 static inline void __iwl_trans_pcie_clear_bit(struct iwl_trans *trans,
 676                                               u32 reg, u32 mask)
 677 {
 678         __iwl_trans_pcie_set_bits_mask(trans, reg, mask, 0);
 679 }
 680
 681 static inline void __iwl_trans_pcie_set_bit(struct iwl_trans *trans,
 682                                             u32 reg, u32 mask)
 683 {
 684         __iwl_trans_pcie_set_bits_mask(trans, reg, mask, mask);
 685 }
 686
 687 void iwl_trans_pcie_rf_kill(struct iwl_trans *trans, bool state);
 688
 689 #ifdef CONFIG_IWLWIFI_DEBUGFS
 690 int iwl_trans_pcie_dbgfs_register(struct iwl_trans *trans);
 691 #else
 692 static inline int iwl_trans_pcie_dbgfs_register(struct iwl_trans *trans)
 693 {
 694         return 0;
 695 }
 696 #endif
 697
 698 int iwl_pci_fw_exit_d0i3(struct iwl_trans *trans);
 699 int iwl_pci_fw_enter_d0i3(struct iwl_trans *trans);
 700
 701 void iwl_pcie_enable_rx_wake(struct iwl_trans *trans, bool enable);
 702
 703 #endif /* __iwl_trans_int_pcie_h__ */