drivers/pci/host/pcie-designware.c

   1 /*
   2  * Synopsys Designware PCIe host controller driver
   3  *
   4  * Copyright (C) 2013 Samsung Electronics Co., Ltd.
   5  *              http://www.samsung.com
   6  *
   7  * Author: Jingoo Han <jg1.han@samsung.com>
   8  *
   9  * This program is free software; you can redistribute it and/or modify
  10  * it under the terms of the GNU General Public License version 2 as
  11  * published by the Free Software Foundation.
  12  */
  13
  14 #include <linux/irq.h>
  15 #include <linux/irqdomain.h>
  16 #include <linux/kernel.h>
  17 #include <linux/msi.h>
  18 #include <linux/of_address.h>
  19 #include <linux/of_pci.h>
  20 #include <linux/pci.h>
  21 #include <linux/pci_regs.h>
  22 #include <linux/platform_device.h>
  23 #include <linux/types.h>
  24 #include <linux/delay.h>
  25
  26 #include "pcie-designware.h"
  27
  28 /* Parameters for the waiting for link up routine */
  29 #define LINK_WAIT_MAX_RETRIES           10
  30 #define LINK_WAIT_USLEEP_MIN            90000
  31 #define LINK_WAIT_USLEEP_MAX            100000
  32
  33 /* Parameters for the waiting for iATU enabled routine */
  34 #define LINK_WAIT_MAX_IATU_RETRIES      5
  35 #define LINK_WAIT_IATU_MIN              9000
  36 #define LINK_WAIT_IATU_MAX              10000
  37
  38 /* Synopsys-specific PCIe configuration registers */
  39 #define PCIE_PORT_LINK_CONTROL          0x710
  40 #define PORT_LINK_MODE_MASK             (0x3f << 16)
  41 #define PORT_LINK_MODE_1_LANES          (0x1 << 16)
  42 #define PORT_LINK_MODE_2_LANES          (0x3 << 16)
  43 #define PORT_LINK_MODE_4_LANES          (0x7 << 16)
  44 #define PORT_LINK_MODE_8_LANES          (0xf << 16)
  45
  46 #define PCIE_LINK_WIDTH_SPEED_CONTROL   0x80C
  47 #define PORT_LOGIC_SPEED_CHANGE         (0x1 << 17)
  48 #define PORT_LOGIC_LINK_WIDTH_MASK      (0x1f << 8)
  49 #define PORT_LOGIC_LINK_WIDTH_1_LANES   (0x1 << 8)
  50 #define PORT_LOGIC_LINK_WIDTH_2_LANES   (0x2 << 8)
  51 #define PORT_LOGIC_LINK_WIDTH_4_LANES   (0x4 << 8)
  52 #define PORT_LOGIC_LINK_WIDTH_8_LANES   (0x8 << 8)
  53
  54 #define PCIE_MSI_ADDR_LO                0x820
  55 #define PCIE_MSI_ADDR_HI                0x824
  56 #define PCIE_MSI_INTR0_ENABLE           0x828
  57 #define PCIE_MSI_INTR0_MASK             0x82C
  58 #define PCIE_MSI_INTR0_STATUS           0x830
  59
  60 #define PCIE_ATU_VIEWPORT               0x900
  61 #define PCIE_ATU_REGION_INBOUND         (0x1 << 31)
  62 #define PCIE_ATU_REGION_OUTBOUND        (0x0 << 31)
  63 #define PCIE_ATU_REGION_INDEX2          (0x2 << 0)
  64 #define PCIE_ATU_REGION_INDEX1          (0x1 << 0)
  65 #define PCIE_ATU_REGION_INDEX0          (0x0 << 0)
  66 #define PCIE_ATU_CR1                    0x904
  67 #define PCIE_ATU_TYPE_MEM               (0x0 << 0)
  68 #define PCIE_ATU_TYPE_IO                (0x2 << 0)
  69 #define PCIE_ATU_TYPE_CFG0              (0x4 << 0)
  70 #define PCIE_ATU_TYPE_CFG1              (0x5 << 0)
  71 #define PCIE_ATU_CR2                    0x908
  72 #define PCIE_ATU_ENABLE                 (0x1 << 31)
  73 #define PCIE_ATU_BAR_MODE_ENABLE        (0x1 << 30)
  74 #define PCIE_ATU_LOWER_BASE             0x90C
  75 #define PCIE_ATU_UPPER_BASE             0x910
  76 #define PCIE_ATU_LIMIT                  0x914
  77 #define PCIE_ATU_LOWER_TARGET           0x918
  78 #define PCIE_ATU_BUS(x)                 (((x) & 0xff) << 24)
  79 #define PCIE_ATU_DEV(x)                 (((x) & 0x1f) << 19)
  80 #define PCIE_ATU_FUNC(x)                (((x) & 0x7) << 16)
  81 #define PCIE_ATU_UPPER_TARGET           0x91C
  82
  83 /*
  84  * iATU Unroll-specific register definitions
  85  * From 4.80 core version the address translation will be made by unroll
  86  */
  87 #define PCIE_ATU_UNR_REGION_CTRL1       0x00
  88 #define PCIE_ATU_UNR_REGION_CTRL2       0x04
  89 #define PCIE_ATU_UNR_LOWER_BASE         0x08
  90 #define PCIE_ATU_UNR_UPPER_BASE         0x0C
  91 #define PCIE_ATU_UNR_LIMIT              0x10
  92 #define PCIE_ATU_UNR_LOWER_TARGET       0x14
  93 #define PCIE_ATU_UNR_UPPER_TARGET       0x18
  94
  95 /* Register address builder */
  96 #define PCIE_GET_ATU_OUTB_UNR_REG_OFFSET(region)  ((0x3 << 20) | (region << 9))
  97
  98 /* PCIe Port Logic registers */
  99 #define PLR_OFFSET                      0x700
 100 #define PCIE_PHY_DEBUG_R1               (PLR_OFFSET + 0x2c)
 101 #define PCIE_PHY_DEBUG_R1_LINK_UP       (0x1 << 4)
 102 #define PCIE_PHY_DEBUG_R1_LINK_IN_TRAINING      (0x1 << 29)
 103
 104 static struct pci_ops dw_pcie_ops;
 105
 106 int dw_pcie_cfg_read(void __iomem *addr, int size, u32 *val)
 107 {
 108         if ((uintptr_t)addr & (size - 1)) {
 109                 *val = 0;
 110                 return PCIBIOS_BAD_REGISTER_NUMBER;
 111         }
 112
 113         if (size == 4)
 114                 *val = readl(addr);
 115         else if (size == 2)
 116                 *val = readw(addr);
 117         else if (size == 1)
 118                 *val = readb(addr);
 119         else {
 120                 *val = 0;
 121                 return PCIBIOS_BAD_REGISTER_NUMBER;
 122         }
 123
 124         return PCIBIOS_SUCCESSFUL;
 125 }
 126
 127 int dw_pcie_cfg_write(void __iomem *addr, int size, u32 val)
 128 {
 129         if ((uintptr_t)addr & (size - 1))
 130                 return PCIBIOS_BAD_REGISTER_NUMBER;
 131
 132         if (size == 4)
 133                 writel(val, addr);
 134         else if (size == 2)
 135                 writew(val, addr);
 136         else if (size == 1)
 137                 writeb(val, addr);
 138         else
 139                 return PCIBIOS_BAD_REGISTER_NUMBER;
 140
 141         return PCIBIOS_SUCCESSFUL;
 142 }
 143
 144 static inline u32 dw_pcie_readl_rc(struct pcie_port *pp, u32 reg)
 145 {
 146         if (pp->ops->readl_rc)
 147                 return pp->ops->readl_rc(pp, pp->dbi_base + reg);
 148
 149         return readl(pp->dbi_base + reg);
 150 }
 151
 152 static inline void dw_pcie_writel_rc(struct pcie_port *pp, u32 val, u32 reg)
 153 {
 154         if (pp->ops->writel_rc)
 155                 pp->ops->writel_rc(pp, val, pp->dbi_base + reg);
 156         else
 157                 writel(val, pp->dbi_base + reg);
 158 }
 159
 160 static inline u32 dw_pcie_readl_unroll(struct pcie_port *pp, u32 index, u32 reg)
 161 {
 162         u32 offset = PCIE_GET_ATU_OUTB_UNR_REG_OFFSET(index);
 163
 164         if (pp->ops->readl_rc)
 165                 return pp->ops->readl_rc(pp, pp->dbi_base + offset + reg);
 166
 167         return readl(pp->dbi_base + offset + reg);
 168 }
 169
 170 static inline void dw_pcie_writel_unroll(struct pcie_port *pp, u32 index,
 171                                          u32 val, u32 reg)
 172 {
 173         u32 offset = PCIE_GET_ATU_OUTB_UNR_REG_OFFSET(index);
 174
 175         if (pp->ops->writel_rc)
 176                 pp->ops->writel_rc(pp, val, pp->dbi_base + offset + reg);
 177         else
 178                 writel(val, pp->dbi_base + offset + reg);
 179 }
 180
 181 static int dw_pcie_rd_own_conf(struct pcie_port *pp, int where, int size,
 182                                u32 *val)
 183 {
 184         if (pp->ops->rd_own_conf)
 185                 return pp->ops->rd_own_conf(pp, where, size, val);
 186
 187         return dw_pcie_cfg_read(pp->dbi_base + where, size, val);
 188 }
 189
 190 static int dw_pcie_wr_own_conf(struct pcie_port *pp, int where, int size,
 191                                u32 val)
 192 {
 193         if (pp->ops->wr_own_conf)
 194                 return pp->ops->wr_own_conf(pp, where, size, val);
 195
 196         return dw_pcie_cfg_write(pp->dbi_base + where, size, val);
 197 }
 198
 199 static void dw_pcie_prog_outbound_atu(struct pcie_port *pp, int index,
 200                 int type, u64 cpu_addr, u64 pci_addr, u32 size)
 201 {
 202         u32 retries, val;
 203
 204         if (pp->iatu_unroll_enabled) {
 205                 dw_pcie_writel_unroll(pp, index,
 206                         lower_32_bits(cpu_addr), PCIE_ATU_UNR_LOWER_BASE);
 207                 dw_pcie_writel_unroll(pp, index,
 208                         upper_32_bits(cpu_addr), PCIE_ATU_UNR_UPPER_BASE);
 209                 dw_pcie_writel_unroll(pp, index,
 210                         lower_32_bits(cpu_addr + size - 1), PCIE_ATU_UNR_LIMIT);
 211                 dw_pcie_writel_unroll(pp, index,
 212                         lower_32_bits(pci_addr), PCIE_ATU_UNR_LOWER_TARGET);
 213                 dw_pcie_writel_unroll(pp, index,
 214                         upper_32_bits(pci_addr), PCIE_ATU_UNR_UPPER_TARGET);
 215                 dw_pcie_writel_unroll(pp, index,
 216                         type, PCIE_ATU_UNR_REGION_CTRL1);
 217                 dw_pcie_writel_unroll(pp, index,
 218                         PCIE_ATU_ENABLE, PCIE_ATU_UNR_REGION_CTRL2);
 219         } else {
 220                 dw_pcie_writel_rc(pp, PCIE_ATU_REGION_OUTBOUND | index,
 221                                                 PCIE_ATU_VIEWPORT);
 222                 dw_pcie_writel_rc(pp, lower_32_bits(cpu_addr),
 223                                                 PCIE_ATU_LOWER_BASE);
 224                 dw_pcie_writel_rc(pp, upper_32_bits(cpu_addr),
 225                                                 PCIE_ATU_UPPER_BASE);
 226                 dw_pcie_writel_rc(pp, lower_32_bits(cpu_addr + size - 1),
 227                                                 PCIE_ATU_LIMIT);
 228                 dw_pcie_writel_rc(pp, lower_32_bits(pci_addr),
 229                                                 PCIE_ATU_LOWER_TARGET);
 230                 dw_pcie_writel_rc(pp, upper_32_bits(pci_addr),
 231                                                 PCIE_ATU_UPPER_TARGET);
 232                 dw_pcie_writel_rc(pp, type, PCIE_ATU_CR1);
 233                 dw_pcie_writel_rc(pp, PCIE_ATU_ENABLE, PCIE_ATU_CR2);
 234         }
 235
 236         /*
 237          * Make sure ATU enable takes effect before any subsequent config
 238          * and I/O accesses.
 239          */
 240         for (retries = 0; retries < LINK_WAIT_MAX_IATU_RETRIES; retries++) {
 241                 if (pp->iatu_unroll_enabled)
 242                         val = dw_pcie_readl_unroll(pp, index,
 243                                                    PCIE_ATU_UNR_REGION_CTRL2);
 244                 else
 245                         val = dw_pcie_readl_rc(pp, PCIE_ATU_CR2);
 246
 247                 if (val == PCIE_ATU_ENABLE)
 248                         return;
 249
 250                 usleep_range(LINK_WAIT_IATU_MIN, LINK_WAIT_IATU_MAX);
 251         }
 252         dev_err(pp->dev, "iATU is not being enabled\n");
 253 }
 254
 255 static struct irq_chip dw_msi_irq_chip = {
 256         .name = "PCI-MSI",
 257         .irq_enable = pci_msi_unmask_irq,
 258         .irq_disable = pci_msi_mask_irq,
 259         .irq_mask = pci_msi_mask_irq,
 260         .irq_unmask = pci_msi_unmask_irq,
 261 };
 262
 263 /* MSI int handler */
 264 irqreturn_t dw_handle_msi_irq(struct pcie_port *pp)
 265 {
 266         unsigned long val;
 267         int i, pos, irq;
 268         irqreturn_t ret = IRQ_NONE;
 269
 270         for (i = 0; i < MAX_MSI_CTRLS; i++) {
 271                 dw_pcie_rd_own_conf(pp, PCIE_MSI_INTR0_STATUS + i * 12, 4,
 272                                 (u32 *)&val);
 273                 if (val) {
 274                         ret = IRQ_HANDLED;
 275                         pos = 0;
 276                         while ((pos = find_next_bit(&val, 32, pos)) != 32) {
 277                                 irq = irq_find_mapping(pp->irq_domain,
 278                                                 i * 32 + pos);
 279                                 dw_pcie_wr_own_conf(pp,
 280                                                 PCIE_MSI_INTR0_STATUS + i * 12,
 281                                                 4, 1 << pos);
 282                                 generic_handle_irq(irq);
 283                                 pos++;
 284                         }
 285                 }
 286         }
 287
 288         return ret;
 289 }
 290
 291 void dw_pcie_msi_init(struct pcie_port *pp)
 292 {
 293         u64 msi_target;
 294
 295         pp->msi_data = __get_free_pages(GFP_KERNEL, 0);
 296         msi_target = virt_to_phys((void *)pp->msi_data);
 297
 298         /* program the msi_data */
 299         dw_pcie_wr_own_conf(pp, PCIE_MSI_ADDR_LO, 4,
 300                             (u32)(msi_target & 0xffffffff));
 301         dw_pcie_wr_own_conf(pp, PCIE_MSI_ADDR_HI, 4,
 302                             (u32)(msi_target >> 32 & 0xffffffff));
 303 }
 304
 305 static void dw_pcie_msi_clear_irq(struct pcie_port *pp, int irq)
 306 {
 307         unsigned int res, bit, val;
 308
 309         res = (irq / 32) * 12;
 310         bit = irq % 32;
 311         dw_pcie_rd_own_conf(pp, PCIE_MSI_INTR0_ENABLE + res, 4, &val);
 312         val &= ~(1 << bit);
 313         dw_pcie_wr_own_conf(pp, PCIE_MSI_INTR0_ENABLE + res, 4, val);
 314 }
 315
 316 static void clear_irq_range(struct pcie_port *pp, unsigned int irq_base,
 317                             unsigned int nvec, unsigned int pos)
 318 {
 319         unsigned int i;
 320
 321         for (i = 0; i < nvec; i++) {
 322                 irq_set_msi_desc_off(irq_base, i, NULL);
 323                 /* Disable corresponding interrupt on MSI controller */
 324                 if (pp->ops->msi_clear_irq)
 325                         pp->ops->msi_clear_irq(pp, pos + i);
 326                 else
 327                         dw_pcie_msi_clear_irq(pp, pos + i);
 328         }
 329
 330         bitmap_release_region(pp->msi_irq_in_use, pos, order_base_2(nvec));
 331 }
 332
 333 static void dw_pcie_msi_set_irq(struct pcie_port *pp, int irq)
 334 {
 335         unsigned int res, bit, val;
 336
 337         res = (irq / 32) * 12;
 338         bit = irq % 32;
 339         dw_pcie_rd_own_conf(pp, PCIE_MSI_INTR0_ENABLE + res, 4, &val);
 340         val |= 1 << bit;
 341         dw_pcie_wr_own_conf(pp, PCIE_MSI_INTR0_ENABLE + res, 4, val);
 342 }
 343
 344 static int assign_irq(int no_irqs, struct msi_desc *desc, int *pos)
 345 {
 346         int irq, pos0, i;
 347         struct pcie_port *pp = (struct pcie_port *) msi_desc_to_pci_sysdata(desc);
 348
 349         pos0 = bitmap_find_free_region(pp->msi_irq_in_use, MAX_MSI_IRQS,
 350                                        order_base_2(no_irqs));
 351         if (pos0 < 0)
 352                 goto no_valid_irq;
 353
 354         irq = irq_find_mapping(pp->irq_domain, pos0);
 355         if (!irq)
 356                 goto no_valid_irq;
 357
 358         /*
 359          * irq_create_mapping (called from dw_pcie_host_init) pre-allocates
 360          * descs so there is no need to allocate descs here. We can therefore
 361          * assume that if irq_find_mapping above returns non-zero, then the
 362          * descs are also successfully allocated.
 363          */
 364
 365         for (i = 0; i < no_irqs; i++) {
 366                 if (irq_set_msi_desc_off(irq, i, desc) != 0) {
 367                         clear_irq_range(pp, irq, i, pos0);
 368                         goto no_valid_irq;
 369                 }
 370                 /*Enable corresponding interrupt in MSI interrupt controller */
 371                 if (pp->ops->msi_set_irq)
 372                         pp->ops->msi_set_irq(pp, pos0 + i);
 373                 else
 374                         dw_pcie_msi_set_irq(pp, pos0 + i);
 375         }
 376
 377         *pos = pos0;
 378         desc->nvec_used = no_irqs;
 379         desc->msi_attrib.multiple = order_base_2(no_irqs);
 380
 381         return irq;
 382
 383 no_valid_irq:
 384         *pos = pos0;
 385         return -ENOSPC;
 386 }
 387
 388 static void dw_msi_setup_msg(struct pcie_port *pp, unsigned int irq, u32 pos)
 389 {
 390         struct msi_msg msg;
 391         u64 msi_target;
 392
 393         if (pp->ops->get_msi_addr)
 394                 msi_target = pp->ops->get_msi_addr(pp);
 395         else
 396                 msi_target = virt_to_phys((void *)pp->msi_data);
 397
 398         msg.address_lo = (u32)(msi_target & 0xffffffff);
 399         msg.address_hi = (u32)(msi_target >> 32 & 0xffffffff);
 400
 401         if (pp->ops->get_msi_data)
 402                 msg.data = pp->ops->get_msi_data(pp, pos);
 403         else
 404                 msg.data = pos;
 405
 406         pci_write_msi_msg(irq, &msg);
 407 }
 408
 409 static int dw_msi_setup_irq(struct msi_controller *chip, struct pci_dev *pdev,
 410                         struct msi_desc *desc)
 411 {
 412         int irq, pos;
 413         struct pcie_port *pp = pdev->bus->sysdata;
 414
 415         if (desc->msi_attrib.is_msix)
 416                 return -EINVAL;
 417
 418         irq = assign_irq(1, desc, &pos);
 419         if (irq < 0)
 420                 return irq;
 421
 422         dw_msi_setup_msg(pp, irq, pos);
 423
 424         return 0;
 425 }
 426
 427 static int dw_msi_setup_irqs(struct msi_controller *chip, struct pci_dev *pdev,
 428                              int nvec, int type)
 429 {
 430 #ifdef CONFIG_PCI_MSI
 431         int irq, pos;
 432         struct msi_desc *desc;
 433         struct pcie_port *pp = pdev->bus->sysdata;
 434
 435         /* MSI-X interrupts are not supported */
 436         if (type == PCI_CAP_ID_MSIX)
 437                 return -EINVAL;
 438
 439         WARN_ON(!list_is_singular(&pdev->dev.msi_list));
 440         desc = list_entry(pdev->dev.msi_list.next, struct msi_desc, list);
 441
 442         irq = assign_irq(nvec, desc, &pos);
 443         if (irq < 0)
 444                 return irq;
 445
 446         dw_msi_setup_msg(pp, irq, pos);
 447
 448         return 0;
 449 #else
 450         return -EINVAL;
 451 #endif
 452 }
 453
 454 static void dw_msi_teardown_irq(struct msi_controller *chip, unsigned int irq)
 455 {
 456         struct irq_data *data = irq_get_irq_data(irq);
 457         struct msi_desc *msi = irq_data_get_msi_desc(data);
 458         struct pcie_port *pp = (struct pcie_port *) msi_desc_to_pci_sysdata(msi);
 459
 460         clear_irq_range(pp, irq, 1, data->hwirq);
 461 }
 462
 463 static struct msi_controller dw_pcie_msi_chip = {
 464         .setup_irq = dw_msi_setup_irq,
 465         .setup_irqs = dw_msi_setup_irqs,
 466         .teardown_irq = dw_msi_teardown_irq,
 467 };
 468
 469 int dw_pcie_wait_for_link(struct pcie_port *pp)
 470 {
 471         int retries;
 472
 473         /* check if the link is up or not */
 474         for (retries = 0; retries < LINK_WAIT_MAX_RETRIES; retries++) {
 475                 if (dw_pcie_link_up(pp)) {
 476                         dev_info(pp->dev, "link up\n");
 477                         return 0;
 478                 }
 479                 usleep_range(LINK_WAIT_USLEEP_MIN, LINK_WAIT_USLEEP_MAX);
 480         }
 481
 482         dev_err(pp->dev, "phy link never came up\n");
 483
 484         return -ETIMEDOUT;
 485 }
 486
 487 int dw_pcie_link_up(struct pcie_port *pp)
 488 {
 489         u32 val;
 490
 491         if (pp->ops->link_up)
 492                 return pp->ops->link_up(pp);
 493
 494         val = readl(pp->dbi_base + PCIE_PHY_DEBUG_R1);
 495         return ((val & PCIE_PHY_DEBUG_R1_LINK_UP) &&
 496                 (!(val & PCIE_PHY_DEBUG_R1_LINK_IN_TRAINING)));
 497 }
 498
 499 static int dw_pcie_msi_map(struct irq_domain *domain, unsigned int irq,
 500                         irq_hw_number_t hwirq)
 501 {
 502         irq_set_chip_and_handler(irq, &dw_msi_irq_chip, handle_simple_irq);
 503         irq_set_chip_data(irq, domain->host_data);
 504
 505         return 0;
 506 }
 507
 508 static const struct irq_domain_ops msi_domain_ops = {
 509         .map = dw_pcie_msi_map,
 510 };
 511
 512 static u8 dw_pcie_iatu_unroll_enabled(struct pcie_port *pp)
 513 {
 514         u32 val;
 515
 516         val = dw_pcie_readl_rc(pp, PCIE_ATU_VIEWPORT);
 517         if (val == 0xffffffff)
 518                 return 1;
 519
 520         return 0;
 521 }
 522
 523 int dw_pcie_host_init(struct pcie_port *pp)
 524 {
 525         struct device_node *np = pp->dev->of_node;
 526         struct platform_device *pdev = to_platform_device(pp->dev);
 527         struct pci_bus *bus, *child;
 528         struct resource *cfg_res;
 529         int i, ret;
 530         LIST_HEAD(res);
 531         struct resource_entry *win, *tmp;
 532
 533         cfg_res = platform_get_resource_byname(pdev, IORESOURCE_MEM, "config");
 534         if (cfg_res) {
 535                 pp->cfg0_size = resource_size(cfg_res)/2;
 536                 pp->cfg1_size = resource_size(cfg_res)/2;
 537                 pp->cfg0_base = cfg_res->start;
 538                 pp->cfg1_base = cfg_res->start + pp->cfg0_size;
 539         } else if (!pp->va_cfg0_base) {
 540                 dev_err(pp->dev, "missing *config* reg space\n");
 541         }
 542
 543         ret = of_pci_get_host_bridge_resources(np, 0, 0xff, &res, &pp->io_base);
 544         if (ret)
 545                 return ret;
 546
 547         ret = devm_request_pci_bus_resources(&pdev->dev, &res);
 548         if (ret)
 549                 goto error;
 550
 551         /* Get the I/O and memory ranges from DT */
 552         resource_list_for_each_entry_safe(win, tmp, &res) {
 553                 switch (resource_type(win->res)) {
 554                 case IORESOURCE_IO:
 555                         ret = pci_remap_iospace(win->res, pp->io_base);
 556                         if (ret) {
 557                                 dev_warn(pp->dev, "error %d: failed to map resource %pR\n",
 558                                          ret, win->res);
 559                                 resource_list_destroy_entry(win);
 560                         } else {
 561                                 pp->io = win->res;
 562                                 pp->io->name = "I/O";
 563                                 pp->io_size = resource_size(pp->io);
 564                                 pp->io_bus_addr = pp->io->start - win->offset;
 565                         }
 566                         break;
 567                 case IORESOURCE_MEM:
 568                         pp->mem = win->res;
 569                         pp->mem->name = "MEM";
 570                         pp->mem_size = resource_size(pp->mem);
 571                         pp->mem_bus_addr = pp->mem->start - win->offset;
 572                         break;
 573                 case 0:
 574                         pp->cfg = win->res;
 575                         pp->cfg0_size = resource_size(pp->cfg)/2;
 576                         pp->cfg1_size = resource_size(pp->cfg)/2;
 577                         pp->cfg0_base = pp->cfg->start;
 578                         pp->cfg1_base = pp->cfg->start + pp->cfg0_size;
 579                         break;
 580                 case IORESOURCE_BUS:
 581                         pp->busn = win->res;
 582                         break;
 583                 }
 584         }
 585
 586         if (!pp->dbi_base) {
 587                 pp->dbi_base = devm_ioremap(pp->dev, pp->cfg->start,
 588                                         resource_size(pp->cfg));
 589                 if (!pp->dbi_base) {
 590                         dev_err(pp->dev, "error with ioremap\n");
 591                         ret = -ENOMEM;
 592                         goto error;
 593                 }
 594         }
 595
 596         pp->mem_base = pp->mem->start;
 597
 598         if (!pp->va_cfg0_base) {
 599                 pp->va_cfg0_base = devm_ioremap(pp->dev, pp->cfg0_base,
 600                                                 pp->cfg0_size);
 601                 if (!pp->va_cfg0_base) {
 602                         dev_err(pp->dev, "error with ioremap in function\n");
 603                         ret = -ENOMEM;
 604                         goto error;
 605                 }
 606         }
 607
 608         if (!pp->va_cfg1_base) {
 609                 pp->va_cfg1_base = devm_ioremap(pp->dev, pp->cfg1_base,
 610                                                 pp->cfg1_size);
 611                 if (!pp->va_cfg1_base) {
 612                         dev_err(pp->dev, "error with ioremap\n");
 613                         ret = -ENOMEM;
 614                         goto error;
 615                 }
 616         }
 617
 618         ret = of_property_read_u32(np, "num-lanes", &pp->lanes);
 619         if (ret)
 620                 pp->lanes = 0;
 621
 622         ret = of_property_read_u32(np, "num-viewport", &pp->num_viewport);
 623         if (ret)
 624                 pp->num_viewport = 2;
 625
 626         if (IS_ENABLED(CONFIG_PCI_MSI)) {
 627                 if (!pp->ops->msi_host_init) {
 628                         pp->irq_domain = irq_domain_add_linear(pp->dev->of_node,
 629                                                 MAX_MSI_IRQS, &msi_domain_ops,
 630                                                 &dw_pcie_msi_chip);
 631                         if (!pp->irq_domain) {
 632                                 dev_err(pp->dev, "irq domain init failed\n");
 633                                 ret = -ENXIO;
 634                                 goto error;
 635                         }
 636
 637                         for (i = 0; i < MAX_MSI_IRQS; i++)
 638                                 irq_create_mapping(pp->irq_domain, i);
 639                 } else {
 640                         ret = pp->ops->msi_host_init(pp, &dw_pcie_msi_chip);
 641                         if (ret < 0)
 642                                 goto error;
 643                 }
 644         }
 645
 646         pp->iatu_unroll_enabled = dw_pcie_iatu_unroll_enabled(pp);
 647
 648         if (pp->ops->host_init)
 649                 pp->ops->host_init(pp);
 650
 651         pp->root_bus_nr = pp->busn->start;
 652         if (IS_ENABLED(CONFIG_PCI_MSI)) {
 653                 bus = pci_scan_root_bus_msi(pp->dev, pp->root_bus_nr,
 654                                             &dw_pcie_ops, pp, &res,
 655                                             &dw_pcie_msi_chip);
 656                 dw_pcie_msi_chip.dev = pp->dev;
 657         } else
 658                 bus = pci_scan_root_bus(pp->dev, pp->root_bus_nr, &dw_pcie_ops,
 659                                         pp, &res);
 660         if (!bus) {
 661                 ret = -ENOMEM;
 662                 goto error;
 663         }
 664
 665         if (pp->ops->scan_bus)
 666                 pp->ops->scan_bus(pp);
 667
 668 #ifdef CONFIG_ARM
 669         /* support old dtbs that incorrectly describe IRQs */
 670         pci_fixup_irqs(pci_common_swizzle, of_irq_parse_and_map_pci);
 671 #endif
 672
 673         pci_bus_size_bridges(bus);
 674         pci_bus_assign_resources(bus);
 675
 676         list_for_each_entry(child, &bus->children, node)
 677                 pcie_bus_configure_settings(child);
 678
 679         pci_bus_add_devices(bus);
 680         return 0;
 681
 682 error:
 683         pci_free_resource_list(&res);
 684         return ret;
 685 }
 686
 687 static int dw_pcie_rd_other_conf(struct pcie_port *pp, struct pci_bus *bus,
 688                 u32 devfn, int where, int size, u32 *val)
 689 {
 690         int ret, type;
 691         u32 busdev, cfg_size;
 692         u64 cpu_addr;
 693         void __iomem *va_cfg_base;
 694
 695         if (pp->ops->rd_other_conf)
 696                 return pp->ops->rd_other_conf(pp, bus, devfn, where, size, val);
 697
 698         busdev = PCIE_ATU_BUS(bus->number) | PCIE_ATU_DEV(PCI_SLOT(devfn)) |
 699                  PCIE_ATU_FUNC(PCI_FUNC(devfn));
 700
 701         if (bus->parent->number == pp->root_bus_nr) {
 702                 type = PCIE_ATU_TYPE_CFG0;
 703                 cpu_addr = pp->cfg0_base;
 704                 cfg_size = pp->cfg0_size;
 705                 va_cfg_base = pp->va_cfg0_base;
 706         } else {
 707                 type = PCIE_ATU_TYPE_CFG1;
 708                 cpu_addr = pp->cfg1_base;
 709                 cfg_size = pp->cfg1_size;
 710                 va_cfg_base = pp->va_cfg1_base;
 711         }
 712
 713         dw_pcie_prog_outbound_atu(pp, PCIE_ATU_REGION_INDEX1,
 714                                   type, cpu_addr,
 715                                   busdev, cfg_size);
 716         ret = dw_pcie_cfg_read(va_cfg_base + where, size, val);
 717         if (pp->num_viewport <= 2)
 718                 dw_pcie_prog_outbound_atu(pp, PCIE_ATU_REGION_INDEX1,
 719                                           PCIE_ATU_TYPE_IO, pp->io_base,
 720                                           pp->io_bus_addr, pp->io_size);
 721
 722         return ret;
 723 }
 724
 725 static int dw_pcie_wr_other_conf(struct pcie_port *pp, struct pci_bus *bus,
 726                 u32 devfn, int where, int size, u32 val)
 727 {
 728         int ret, type;
 729         u32 busdev, cfg_size;
 730         u64 cpu_addr;
 731         void __iomem *va_cfg_base;
 732
 733         if (pp->ops->wr_other_conf)
 734                 return pp->ops->wr_other_conf(pp, bus, devfn, where, size, val);
 735
 736         busdev = PCIE_ATU_BUS(bus->number) | PCIE_ATU_DEV(PCI_SLOT(devfn)) |
 737                  PCIE_ATU_FUNC(PCI_FUNC(devfn));
 738
 739         if (bus->parent->number == pp->root_bus_nr) {
 740                 type = PCIE_ATU_TYPE_CFG0;
 741                 cpu_addr = pp->cfg0_base;
 742                 cfg_size = pp->cfg0_size;
 743                 va_cfg_base = pp->va_cfg0_base;
 744         } else {
 745                 type = PCIE_ATU_TYPE_CFG1;
 746                 cpu_addr = pp->cfg1_base;
 747                 cfg_size = pp->cfg1_size;
 748                 va_cfg_base = pp->va_cfg1_base;
 749         }
 750
 751         dw_pcie_prog_outbound_atu(pp, PCIE_ATU_REGION_INDEX1,
 752                                   type, cpu_addr,
 753                                   busdev, cfg_size);
 754         ret = dw_pcie_cfg_write(va_cfg_base + where, size, val);
 755         if (pp->num_viewport <= 2)
 756                 dw_pcie_prog_outbound_atu(pp, PCIE_ATU_REGION_INDEX1,
 757                                           PCIE_ATU_TYPE_IO, pp->io_base,
 758                                           pp->io_bus_addr, pp->io_size);
 759
 760         return ret;
 761 }
 762
 763 static int dw_pcie_valid_config(struct pcie_port *pp,
 764                                 struct pci_bus *bus, int dev)
 765 {
 766         /* If there is no link, then there is no device */
 767         if (bus->number != pp->root_bus_nr) {
 768                 if (!dw_pcie_link_up(pp))
 769                         return 0;
 770         }
 771
 772         /* access only one slot on each root port */
 773         if (bus->number == pp->root_bus_nr && dev > 0)
 774                 return 0;
 775
 776         return 1;
 777 }
 778
 779 static int dw_pcie_rd_conf(struct pci_bus *bus, u32 devfn, int where,
 780                         int size, u32 *val)
 781 {
 782         struct pcie_port *pp = bus->sysdata;
 783
 784         if (dw_pcie_valid_config(pp, bus, PCI_SLOT(devfn)) == 0) {
 785                 *val = 0xffffffff;
 786                 return PCIBIOS_DEVICE_NOT_FOUND;
 787         }
 788
 789         if (bus->number == pp->root_bus_nr)
 790                 return dw_pcie_rd_own_conf(pp, where, size, val);
 791
 792         return dw_pcie_rd_other_conf(pp, bus, devfn, where, size, val);
 793 }
 794
 795 static int dw_pcie_wr_conf(struct pci_bus *bus, u32 devfn,
 796                         int where, int size, u32 val)
 797 {
 798         struct pcie_port *pp = bus->sysdata;
 799
 800         if (dw_pcie_valid_config(pp, bus, PCI_SLOT(devfn)) == 0)
 801                 return PCIBIOS_DEVICE_NOT_FOUND;
 802
 803         if (bus->number == pp->root_bus_nr)
 804                 return dw_pcie_wr_own_conf(pp, where, size, val);
 805
 806         return dw_pcie_wr_other_conf(pp, bus, devfn, where, size, val);
 807 }
 808
 809 static struct pci_ops dw_pcie_ops = {
 810         .read = dw_pcie_rd_conf,
 811         .write = dw_pcie_wr_conf,
 812 };
 813
 814 void dw_pcie_setup_rc(struct pcie_port *pp)
 815 {
 816         u32 val;
 817
 818         /* set the number of lanes */
 819         val = dw_pcie_readl_rc(pp, PCIE_PORT_LINK_CONTROL);
 820         val &= ~PORT_LINK_MODE_MASK;
 821         switch (pp->lanes) {
 822         case 1:
 823                 val |= PORT_LINK_MODE_1_LANES;
 824                 break;
 825         case 2:
 826                 val |= PORT_LINK_MODE_2_LANES;
 827                 break;
 828         case 4:
 829                 val |= PORT_LINK_MODE_4_LANES;
 830                 break;
 831         case 8:
 832                 val |= PORT_LINK_MODE_8_LANES;
 833                 break;
 834         default:
 835                 dev_err(pp->dev, "num-lanes %u: invalid value\n", pp->lanes);
 836                 return;
 837         }
 838         dw_pcie_writel_rc(pp, val, PCIE_PORT_LINK_CONTROL);
 839
 840         /* set link width speed control register */
 841         val = dw_pcie_readl_rc(pp, PCIE_LINK_WIDTH_SPEED_CONTROL);
 842         val &= ~PORT_LOGIC_LINK_WIDTH_MASK;
 843         switch (pp->lanes) {
 844         case 1:
 845                 val |= PORT_LOGIC_LINK_WIDTH_1_LANES;
 846                 break;
 847         case 2:
 848                 val |= PORT_LOGIC_LINK_WIDTH_2_LANES;
 849                 break;
 850         case 4:
 851                 val |= PORT_LOGIC_LINK_WIDTH_4_LANES;
 852                 break;
 853         case 8:
 854                 val |= PORT_LOGIC_LINK_WIDTH_8_LANES;
 855                 break;
 856         }
 857         dw_pcie_writel_rc(pp, val, PCIE_LINK_WIDTH_SPEED_CONTROL);
 858
 859         /* setup RC BARs */
 860         dw_pcie_writel_rc(pp, 0x00000004, PCI_BASE_ADDRESS_0);
 861         dw_pcie_writel_rc(pp, 0x00000000, PCI_BASE_ADDRESS_1);
 862
 863         /* setup interrupt pins */
 864         val = dw_pcie_readl_rc(pp, PCI_INTERRUPT_LINE);
 865         val &= 0xffff00ff;
 866         val |= 0x00000100;
 867         dw_pcie_writel_rc(pp, val, PCI_INTERRUPT_LINE);
 868
 869         /* setup bus numbers */
 870         val = dw_pcie_readl_rc(pp, PCI_PRIMARY_BUS);
 871         val &= 0xff000000;
 872         val |= 0x00010100;
 873         dw_pcie_writel_rc(pp, val, PCI_PRIMARY_BUS);
 874
 875         /* setup command register */
 876         val = dw_pcie_readl_rc(pp, PCI_COMMAND);
 877         val &= 0xffff0000;
 878         val |= PCI_COMMAND_IO | PCI_COMMAND_MEMORY |
 879                 PCI_COMMAND_MASTER | PCI_COMMAND_SERR;
 880         dw_pcie_writel_rc(pp, val, PCI_COMMAND);
 881
 882         /*
 883          * If the platform provides ->rd_other_conf, it means the platform
 884          * uses its own address translation component rather than ATU, so
 885          * we should not program the ATU here.
 886          */
 887         if (!pp->ops->rd_other_conf) {
 888                 dw_pcie_prog_outbound_atu(pp, PCIE_ATU_REGION_INDEX0,
 889                                           PCIE_ATU_TYPE_MEM, pp->mem_base,
 890                                           pp->mem_bus_addr, pp->mem_size);
 891                 if (pp->num_viewport > 2)
 892                         dw_pcie_prog_outbound_atu(pp, PCIE_ATU_REGION_INDEX2,
 893                                                   PCIE_ATU_TYPE_IO, pp->io_base,
 894                                                   pp->io_bus_addr, pp->io_size);
 895         }
 896
 897         dw_pcie_wr_own_conf(pp, PCI_BASE_ADDRESS_0, 4, 0);
 898
 899         /* program correct class for RC */
 900         dw_pcie_wr_own_conf(pp, PCI_CLASS_DEVICE, 2, PCI_CLASS_BRIDGE_PCI);
 901
 902         dw_pcie_rd_own_conf(pp, PCIE_LINK_WIDTH_SPEED_CONTROL, 4, &val);
 903         val |= PORT_LOGIC_SPEED_CHANGE;
 904         dw_pcie_wr_own_conf(pp, PCIE_LINK_WIDTH_SPEED_CONTROL, 4, val);
 905 }