MAINTAINERS: mmc: Move the mmc tree to kernel.org
[cascardo/linux.git] / drivers / pci / host / pcie-xilinx-nwl.c
1 /*
2  * PCIe host controller driver for NWL PCIe Bridge
3  * Based on pcie-xilinx.c, pci-tegra.c
4  *
5  * (C) Copyright 2014 - 2015, Xilinx, Inc.
6  *
7  * This program is free software: you can redistribute it and/or modify
8  * it under the terms of the GNU General Public License as published by
9  * the Free Software Foundation, either version 2 of the License, or
10  * (at your option) any later version.
11  */
12
13 #include <linux/delay.h>
14 #include <linux/interrupt.h>
15 #include <linux/irq.h>
16 #include <linux/irqdomain.h>
17 #include <linux/kernel.h>
18 #include <linux/init.h>
19 #include <linux/msi.h>
20 #include <linux/of_address.h>
21 #include <linux/of_pci.h>
22 #include <linux/of_platform.h>
23 #include <linux/of_irq.h>
24 #include <linux/pci.h>
25 #include <linux/platform_device.h>
26 #include <linux/irqchip/chained_irq.h>
27
28 /* Bridge core config registers */
29 #define BRCFG_PCIE_RX0                  0x00000000
30 #define BRCFG_INTERRUPT                 0x00000010
31 #define BRCFG_PCIE_RX_MSG_FILTER        0x00000020
32
33 /* Egress - Bridge translation registers */
34 #define E_BREG_CAPABILITIES             0x00000200
35 #define E_BREG_CONTROL                  0x00000208
36 #define E_BREG_BASE_LO                  0x00000210
37 #define E_BREG_BASE_HI                  0x00000214
38 #define E_ECAM_CAPABILITIES             0x00000220
39 #define E_ECAM_CONTROL                  0x00000228
40 #define E_ECAM_BASE_LO                  0x00000230
41 #define E_ECAM_BASE_HI                  0x00000234
42
43 /* Ingress - address translations */
44 #define I_MSII_CAPABILITIES             0x00000300
45 #define I_MSII_CONTROL                  0x00000308
46 #define I_MSII_BASE_LO                  0x00000310
47 #define I_MSII_BASE_HI                  0x00000314
48
49 #define I_ISUB_CONTROL                  0x000003E8
50 #define SET_ISUB_CONTROL                BIT(0)
51 /* Rxed msg fifo  - Interrupt status registers */
52 #define MSGF_MISC_STATUS                0x00000400
53 #define MSGF_MISC_MASK                  0x00000404
54 #define MSGF_LEG_STATUS                 0x00000420
55 #define MSGF_LEG_MASK                   0x00000424
56 #define MSGF_MSI_STATUS_LO              0x00000440
57 #define MSGF_MSI_STATUS_HI              0x00000444
58 #define MSGF_MSI_MASK_LO                0x00000448
59 #define MSGF_MSI_MASK_HI                0x0000044C
60
61 /* Msg filter mask bits */
62 #define CFG_ENABLE_PM_MSG_FWD           BIT(1)
63 #define CFG_ENABLE_INT_MSG_FWD          BIT(2)
64 #define CFG_ENABLE_ERR_MSG_FWD          BIT(3)
65 #define CFG_ENABLE_SLT_MSG_FWD          BIT(5)
66 #define CFG_ENABLE_VEN_MSG_FWD          BIT(7)
67 #define CFG_ENABLE_OTH_MSG_FWD          BIT(13)
68 #define CFG_ENABLE_VEN_MSG_EN           BIT(14)
69 #define CFG_ENABLE_VEN_MSG_VEN_INV      BIT(15)
70 #define CFG_ENABLE_VEN_MSG_VEN_ID       GENMASK(31, 16)
71 #define CFG_ENABLE_MSG_FILTER_MASK      (CFG_ENABLE_PM_MSG_FWD | \
72                                         CFG_ENABLE_INT_MSG_FWD | \
73                                         CFG_ENABLE_ERR_MSG_FWD | \
74                                         CFG_ENABLE_SLT_MSG_FWD | \
75                                         CFG_ENABLE_VEN_MSG_FWD | \
76                                         CFG_ENABLE_OTH_MSG_FWD | \
77                                         CFG_ENABLE_VEN_MSG_EN | \
78                                         CFG_ENABLE_VEN_MSG_VEN_INV | \
79                                         CFG_ENABLE_VEN_MSG_VEN_ID)
80
81 /* Misc interrupt status mask bits */
82 #define MSGF_MISC_SR_RXMSG_AVAIL        BIT(0)
83 #define MSGF_MISC_SR_RXMSG_OVER         BIT(1)
84 #define MSGF_MISC_SR_SLAVE_ERR          BIT(4)
85 #define MSGF_MISC_SR_MASTER_ERR         BIT(5)
86 #define MSGF_MISC_SR_I_ADDR_ERR         BIT(6)
87 #define MSGF_MISC_SR_E_ADDR_ERR         BIT(7)
88 #define MSGF_MISC_SR_FATAL_AER          BIT(16)
89 #define MSGF_MISC_SR_NON_FATAL_AER      BIT(17)
90 #define MSGF_MISC_SR_CORR_AER           BIT(18)
91 #define MSGF_MISC_SR_UR_DETECT          BIT(20)
92 #define MSGF_MISC_SR_NON_FATAL_DEV      BIT(22)
93 #define MSGF_MISC_SR_FATAL_DEV          BIT(23)
94 #define MSGF_MISC_SR_LINK_DOWN          BIT(24)
95 #define MSGF_MSIC_SR_LINK_AUTO_BWIDTH   BIT(25)
96 #define MSGF_MSIC_SR_LINK_BWIDTH        BIT(26)
97
98 #define MSGF_MISC_SR_MASKALL            (MSGF_MISC_SR_RXMSG_AVAIL | \
99                                         MSGF_MISC_SR_RXMSG_OVER | \
100                                         MSGF_MISC_SR_SLAVE_ERR | \
101                                         MSGF_MISC_SR_MASTER_ERR | \
102                                         MSGF_MISC_SR_I_ADDR_ERR | \
103                                         MSGF_MISC_SR_E_ADDR_ERR | \
104                                         MSGF_MISC_SR_FATAL_AER | \
105                                         MSGF_MISC_SR_NON_FATAL_AER | \
106                                         MSGF_MISC_SR_CORR_AER | \
107                                         MSGF_MISC_SR_UR_DETECT | \
108                                         MSGF_MISC_SR_NON_FATAL_DEV | \
109                                         MSGF_MISC_SR_FATAL_DEV | \
110                                         MSGF_MISC_SR_LINK_DOWN | \
111                                         MSGF_MSIC_SR_LINK_AUTO_BWIDTH | \
112                                         MSGF_MSIC_SR_LINK_BWIDTH)
113
114 /* Legacy interrupt status mask bits */
115 #define MSGF_LEG_SR_INTA                BIT(0)
116 #define MSGF_LEG_SR_INTB                BIT(1)
117 #define MSGF_LEG_SR_INTC                BIT(2)
118 #define MSGF_LEG_SR_INTD                BIT(3)
119 #define MSGF_LEG_SR_MASKALL             (MSGF_LEG_SR_INTA | MSGF_LEG_SR_INTB | \
120                                         MSGF_LEG_SR_INTC | MSGF_LEG_SR_INTD)
121
122 /* MSI interrupt status mask bits */
123 #define MSGF_MSI_SR_LO_MASK             GENMASK(31, 0)
124 #define MSGF_MSI_SR_HI_MASK             GENMASK(31, 0)
125
126 #define MSII_PRESENT                    BIT(0)
127 #define MSII_ENABLE                     BIT(0)
128 #define MSII_STATUS_ENABLE              BIT(15)
129
130 /* Bridge config interrupt mask */
131 #define BRCFG_INTERRUPT_MASK            BIT(0)
132 #define BREG_PRESENT                    BIT(0)
133 #define BREG_ENABLE                     BIT(0)
134 #define BREG_ENABLE_FORCE               BIT(1)
135
136 /* E_ECAM status mask bits */
137 #define E_ECAM_PRESENT                  BIT(0)
138 #define E_ECAM_CR_ENABLE                BIT(0)
139 #define E_ECAM_SIZE_LOC                 GENMASK(20, 16)
140 #define E_ECAM_SIZE_SHIFT               16
141 #define ECAM_BUS_LOC_SHIFT              20
142 #define ECAM_DEV_LOC_SHIFT              12
143 #define NWL_ECAM_VALUE_DEFAULT          12
144
145 #define CFG_DMA_REG_BAR                 GENMASK(2, 0)
146
147 #define INT_PCI_MSI_NR                  (2 * 32)
148 #define INTX_NUM                        4
149
150 /* Readin the PS_LINKUP */
151 #define PS_LINKUP_OFFSET                0x00000238
152 #define PCIE_PHY_LINKUP_BIT             BIT(0)
153 #define PHY_RDY_LINKUP_BIT              BIT(1)
154
155 /* Parameters for the waiting for link up routine */
156 #define LINK_WAIT_MAX_RETRIES          10
157 #define LINK_WAIT_USLEEP_MIN           90000
158 #define LINK_WAIT_USLEEP_MAX           100000
159
160 struct nwl_msi {                        /* MSI information */
161         struct irq_domain *msi_domain;
162         unsigned long *bitmap;
163         struct irq_domain *dev_domain;
164         struct mutex lock;              /* protect bitmap variable */
165         int irq_msi0;
166         int irq_msi1;
167 };
168
169 struct nwl_pcie {
170         struct device *dev;
171         void __iomem *breg_base;
172         void __iomem *pcireg_base;
173         void __iomem *ecam_base;
174         phys_addr_t phys_breg_base;     /* Physical Bridge Register Base */
175         phys_addr_t phys_pcie_reg_base; /* Physical PCIe Controller Base */
176         phys_addr_t phys_ecam_base;     /* Physical Configuration Base */
177         u32 breg_size;
178         u32 pcie_reg_size;
179         u32 ecam_size;
180         int irq_intx;
181         int irq_misc;
182         u32 ecam_value;
183         u8 last_busno;
184         u8 root_busno;
185         struct nwl_msi msi;
186         struct irq_domain *legacy_irq_domain;
187 };
188
189 static inline u32 nwl_bridge_readl(struct nwl_pcie *pcie, u32 off)
190 {
191         return readl(pcie->breg_base + off);
192 }
193
194 static inline void nwl_bridge_writel(struct nwl_pcie *pcie, u32 val, u32 off)
195 {
196         writel(val, pcie->breg_base + off);
197 }
198
199 static bool nwl_pcie_link_up(struct nwl_pcie *pcie)
200 {
201         if (readl(pcie->pcireg_base + PS_LINKUP_OFFSET) & PCIE_PHY_LINKUP_BIT)
202                 return true;
203         return false;
204 }
205
206 static bool nwl_phy_link_up(struct nwl_pcie *pcie)
207 {
208         if (readl(pcie->pcireg_base + PS_LINKUP_OFFSET) & PHY_RDY_LINKUP_BIT)
209                 return true;
210         return false;
211 }
212
213 static int nwl_wait_for_link(struct nwl_pcie *pcie)
214 {
215         int retries;
216
217         /* check if the link is up or not */
218         for (retries = 0; retries < LINK_WAIT_MAX_RETRIES; retries++) {
219                 if (nwl_phy_link_up(pcie))
220                         return 0;
221                 usleep_range(LINK_WAIT_USLEEP_MIN, LINK_WAIT_USLEEP_MAX);
222         }
223
224         dev_err(pcie->dev, "PHY link never came up\n");
225         return -ETIMEDOUT;
226 }
227
228 static bool nwl_pcie_valid_device(struct pci_bus *bus, unsigned int devfn)
229 {
230         struct nwl_pcie *pcie = bus->sysdata;
231
232         /* Check link before accessing downstream ports */
233         if (bus->number != pcie->root_busno) {
234                 if (!nwl_pcie_link_up(pcie))
235                         return false;
236         }
237
238         /* Only one device down on each root port */
239         if (bus->number == pcie->root_busno && devfn > 0)
240                 return false;
241
242         return true;
243 }
244
245 /**
246  * nwl_pcie_map_bus - Get configuration base
247  *
248  * @bus: Bus structure of current bus
249  * @devfn: Device/function
250  * @where: Offset from base
251  *
252  * Return: Base address of the configuration space needed to be
253  *         accessed.
254  */
255 static void __iomem *nwl_pcie_map_bus(struct pci_bus *bus, unsigned int devfn,
256                                       int where)
257 {
258         struct nwl_pcie *pcie = bus->sysdata;
259         int relbus;
260
261         if (!nwl_pcie_valid_device(bus, devfn))
262                 return NULL;
263
264         relbus = (bus->number << ECAM_BUS_LOC_SHIFT) |
265                         (devfn << ECAM_DEV_LOC_SHIFT);
266
267         return pcie->ecam_base + relbus + where;
268 }
269
270 /* PCIe operations */
271 static struct pci_ops nwl_pcie_ops = {
272         .map_bus = nwl_pcie_map_bus,
273         .read  = pci_generic_config_read,
274         .write = pci_generic_config_write,
275 };
276
277 static irqreturn_t nwl_pcie_misc_handler(int irq, void *data)
278 {
279         struct nwl_pcie *pcie = data;
280         u32 misc_stat;
281
282         /* Checking for misc interrupts */
283         misc_stat = nwl_bridge_readl(pcie, MSGF_MISC_STATUS) &
284                                      MSGF_MISC_SR_MASKALL;
285         if (!misc_stat)
286                 return IRQ_NONE;
287
288         if (misc_stat & MSGF_MISC_SR_RXMSG_OVER)
289                 dev_err(pcie->dev, "Received Message FIFO Overflow\n");
290
291         if (misc_stat & MSGF_MISC_SR_SLAVE_ERR)
292                 dev_err(pcie->dev, "Slave error\n");
293
294         if (misc_stat & MSGF_MISC_SR_MASTER_ERR)
295                 dev_err(pcie->dev, "Master error\n");
296
297         if (misc_stat & MSGF_MISC_SR_I_ADDR_ERR)
298                 dev_err(pcie->dev,
299                         "In Misc Ingress address translation error\n");
300
301         if (misc_stat & MSGF_MISC_SR_E_ADDR_ERR)
302                 dev_err(pcie->dev,
303                         "In Misc Egress address translation error\n");
304
305         if (misc_stat & MSGF_MISC_SR_FATAL_AER)
306                 dev_err(pcie->dev, "Fatal Error in AER Capability\n");
307
308         if (misc_stat & MSGF_MISC_SR_NON_FATAL_AER)
309                 dev_err(pcie->dev, "Non-Fatal Error in AER Capability\n");
310
311         if (misc_stat & MSGF_MISC_SR_CORR_AER)
312                 dev_err(pcie->dev, "Correctable Error in AER Capability\n");
313
314         if (misc_stat & MSGF_MISC_SR_UR_DETECT)
315                 dev_err(pcie->dev, "Unsupported request Detected\n");
316
317         if (misc_stat & MSGF_MISC_SR_NON_FATAL_DEV)
318                 dev_err(pcie->dev, "Non-Fatal Error Detected\n");
319
320         if (misc_stat & MSGF_MISC_SR_FATAL_DEV)
321                 dev_err(pcie->dev, "Fatal Error Detected\n");
322
323         if (misc_stat & MSGF_MSIC_SR_LINK_AUTO_BWIDTH)
324                 dev_info(pcie->dev, "Link Autonomous Bandwidth Management Status bit set\n");
325
326         if (misc_stat & MSGF_MSIC_SR_LINK_BWIDTH)
327                 dev_info(pcie->dev, "Link Bandwidth Management Status bit set\n");
328
329         /* Clear misc interrupt status */
330         nwl_bridge_writel(pcie, misc_stat, MSGF_MISC_STATUS);
331
332         return IRQ_HANDLED;
333 }
334
335 static void nwl_pcie_leg_handler(struct irq_desc *desc)
336 {
337         struct irq_chip *chip = irq_desc_get_chip(desc);
338         struct nwl_pcie *pcie;
339         unsigned long status;
340         u32 bit;
341         u32 virq;
342
343         chained_irq_enter(chip, desc);
344         pcie = irq_desc_get_handler_data(desc);
345
346         while ((status = nwl_bridge_readl(pcie, MSGF_LEG_STATUS) &
347                                 MSGF_LEG_SR_MASKALL) != 0) {
348                 for_each_set_bit(bit, &status, INTX_NUM) {
349                         virq = irq_find_mapping(pcie->legacy_irq_domain,
350                                                 bit + 1);
351                         if (virq)
352                                 generic_handle_irq(virq);
353                 }
354         }
355
356         chained_irq_exit(chip, desc);
357 }
358
359 static void nwl_pcie_handle_msi_irq(struct nwl_pcie *pcie, u32 status_reg)
360 {
361         struct nwl_msi *msi;
362         unsigned long status;
363         u32 bit;
364         u32 virq;
365
366         msi = &pcie->msi;
367
368         while ((status = nwl_bridge_readl(pcie, status_reg)) != 0) {
369                 for_each_set_bit(bit, &status, 32) {
370                         nwl_bridge_writel(pcie, 1 << bit, status_reg);
371                         virq = irq_find_mapping(msi->dev_domain, bit);
372                         if (virq)
373                                 generic_handle_irq(virq);
374                 }
375         }
376 }
377
378 static void nwl_pcie_msi_handler_high(struct irq_desc *desc)
379 {
380         struct irq_chip *chip = irq_desc_get_chip(desc);
381         struct nwl_pcie *pcie = irq_desc_get_handler_data(desc);
382
383         chained_irq_enter(chip, desc);
384         nwl_pcie_handle_msi_irq(pcie, MSGF_MSI_STATUS_HI);
385         chained_irq_exit(chip, desc);
386 }
387
388 static void nwl_pcie_msi_handler_low(struct irq_desc *desc)
389 {
390         struct irq_chip *chip = irq_desc_get_chip(desc);
391         struct nwl_pcie *pcie = irq_desc_get_handler_data(desc);
392
393         chained_irq_enter(chip, desc);
394         nwl_pcie_handle_msi_irq(pcie, MSGF_MSI_STATUS_LO);
395         chained_irq_exit(chip, desc);
396 }
397
398 static int nwl_legacy_map(struct irq_domain *domain, unsigned int irq,
399                           irq_hw_number_t hwirq)
400 {
401         irq_set_chip_and_handler(irq, &dummy_irq_chip, handle_simple_irq);
402         irq_set_chip_data(irq, domain->host_data);
403
404         return 0;
405 }
406
407 static const struct irq_domain_ops legacy_domain_ops = {
408         .map = nwl_legacy_map,
409 };
410
411 #ifdef CONFIG_PCI_MSI
412 static struct irq_chip nwl_msi_irq_chip = {
413         .name = "nwl_pcie:msi",
414         .irq_enable = unmask_msi_irq,
415         .irq_disable = mask_msi_irq,
416         .irq_mask = mask_msi_irq,
417         .irq_unmask = unmask_msi_irq,
418
419 };
420
421 static struct msi_domain_info nwl_msi_domain_info = {
422         .flags = (MSI_FLAG_USE_DEF_DOM_OPS | MSI_FLAG_USE_DEF_CHIP_OPS |
423                   MSI_FLAG_MULTI_PCI_MSI),
424         .chip = &nwl_msi_irq_chip,
425 };
426 #endif
427
428 static void nwl_compose_msi_msg(struct irq_data *data, struct msi_msg *msg)
429 {
430         struct nwl_pcie *pcie = irq_data_get_irq_chip_data(data);
431         phys_addr_t msi_addr = pcie->phys_pcie_reg_base;
432
433         msg->address_lo = lower_32_bits(msi_addr);
434         msg->address_hi = upper_32_bits(msi_addr);
435         msg->data = data->hwirq;
436 }
437
438 static int nwl_msi_set_affinity(struct irq_data *irq_data,
439                                 const struct cpumask *mask, bool force)
440 {
441         return -EINVAL;
442 }
443
444 static struct irq_chip nwl_irq_chip = {
445         .name = "Xilinx MSI",
446         .irq_compose_msi_msg = nwl_compose_msi_msg,
447         .irq_set_affinity = nwl_msi_set_affinity,
448 };
449
450 static int nwl_irq_domain_alloc(struct irq_domain *domain, unsigned int virq,
451                                 unsigned int nr_irqs, void *args)
452 {
453         struct nwl_pcie *pcie = domain->host_data;
454         struct nwl_msi *msi = &pcie->msi;
455         int bit;
456         int i;
457
458         mutex_lock(&msi->lock);
459         bit = bitmap_find_next_zero_area(msi->bitmap, INT_PCI_MSI_NR, 0,
460                                          nr_irqs, 0);
461         if (bit >= INT_PCI_MSI_NR) {
462                 mutex_unlock(&msi->lock);
463                 return -ENOSPC;
464         }
465
466         bitmap_set(msi->bitmap, bit, nr_irqs);
467
468         for (i = 0; i < nr_irqs; i++) {
469                 irq_domain_set_info(domain, virq + i, bit + i, &nwl_irq_chip,
470                                 domain->host_data, handle_simple_irq,
471                                 NULL, NULL);
472         }
473         mutex_unlock(&msi->lock);
474         return 0;
475 }
476
477 static void nwl_irq_domain_free(struct irq_domain *domain, unsigned int virq,
478                                         unsigned int nr_irqs)
479 {
480         struct irq_data *data = irq_domain_get_irq_data(domain, virq);
481         struct nwl_pcie *pcie = irq_data_get_irq_chip_data(data);
482         struct nwl_msi *msi = &pcie->msi;
483
484         mutex_lock(&msi->lock);
485         bitmap_clear(msi->bitmap, data->hwirq, nr_irqs);
486         mutex_unlock(&msi->lock);
487 }
488
489 static const struct irq_domain_ops dev_msi_domain_ops = {
490         .alloc  = nwl_irq_domain_alloc,
491         .free   = nwl_irq_domain_free,
492 };
493
494 static int nwl_pcie_init_msi_irq_domain(struct nwl_pcie *pcie)
495 {
496 #ifdef CONFIG_PCI_MSI
497         struct fwnode_handle *fwnode = of_node_to_fwnode(pcie->dev->of_node);
498         struct nwl_msi *msi = &pcie->msi;
499
500         msi->dev_domain = irq_domain_add_linear(NULL, INT_PCI_MSI_NR,
501                                                 &dev_msi_domain_ops, pcie);
502         if (!msi->dev_domain) {
503                 dev_err(pcie->dev, "failed to create dev IRQ domain\n");
504                 return -ENOMEM;
505         }
506         msi->msi_domain = pci_msi_create_irq_domain(fwnode,
507                                                     &nwl_msi_domain_info,
508                                                     msi->dev_domain);
509         if (!msi->msi_domain) {
510                 dev_err(pcie->dev, "failed to create msi IRQ domain\n");
511                 irq_domain_remove(msi->dev_domain);
512                 return -ENOMEM;
513         }
514 #endif
515         return 0;
516 }
517
518 static int nwl_pcie_init_irq_domain(struct nwl_pcie *pcie)
519 {
520         struct device_node *node = pcie->dev->of_node;
521         struct device_node *legacy_intc_node;
522
523         legacy_intc_node = of_get_next_child(node, NULL);
524         if (!legacy_intc_node) {
525                 dev_err(pcie->dev, "No legacy intc node found\n");
526                 return -EINVAL;
527         }
528
529         pcie->legacy_irq_domain = irq_domain_add_linear(legacy_intc_node,
530                                                         INTX_NUM,
531                                                         &legacy_domain_ops,
532                                                         pcie);
533
534         if (!pcie->legacy_irq_domain) {
535                 dev_err(pcie->dev, "failed to create IRQ domain\n");
536                 return -ENOMEM;
537         }
538
539         nwl_pcie_init_msi_irq_domain(pcie);
540         return 0;
541 }
542
543 static int nwl_pcie_enable_msi(struct nwl_pcie *pcie, struct pci_bus *bus)
544 {
545         struct platform_device *pdev = to_platform_device(pcie->dev);
546         struct nwl_msi *msi = &pcie->msi;
547         unsigned long base;
548         int ret;
549         int size = BITS_TO_LONGS(INT_PCI_MSI_NR) * sizeof(long);
550
551         mutex_init(&msi->lock);
552
553         msi->bitmap = kzalloc(size, GFP_KERNEL);
554         if (!msi->bitmap)
555                 return -ENOMEM;
556
557         /* Get msi_1 IRQ number */
558         msi->irq_msi1 = platform_get_irq_byname(pdev, "msi1");
559         if (msi->irq_msi1 < 0) {
560                 dev_err(&pdev->dev, "failed to get IRQ#%d\n", msi->irq_msi1);
561                 ret = -EINVAL;
562                 goto err;
563         }
564
565         irq_set_chained_handler_and_data(msi->irq_msi1,
566                                          nwl_pcie_msi_handler_high, pcie);
567
568         /* Get msi_0 IRQ number */
569         msi->irq_msi0 = platform_get_irq_byname(pdev, "msi0");
570         if (msi->irq_msi0 < 0) {
571                 dev_err(&pdev->dev, "failed to get IRQ#%d\n", msi->irq_msi0);
572                 ret = -EINVAL;
573                 goto err;
574         }
575
576         irq_set_chained_handler_and_data(msi->irq_msi0,
577                                          nwl_pcie_msi_handler_low, pcie);
578
579         /* Check for msii_present bit */
580         ret = nwl_bridge_readl(pcie, I_MSII_CAPABILITIES) & MSII_PRESENT;
581         if (!ret) {
582                 dev_err(pcie->dev, "MSI not present\n");
583                 ret = -EIO;
584                 goto err;
585         }
586
587         /* Enable MSII */
588         nwl_bridge_writel(pcie, nwl_bridge_readl(pcie, I_MSII_CONTROL) |
589                           MSII_ENABLE, I_MSII_CONTROL);
590
591         /* Enable MSII status */
592         nwl_bridge_writel(pcie, nwl_bridge_readl(pcie, I_MSII_CONTROL) |
593                           MSII_STATUS_ENABLE, I_MSII_CONTROL);
594
595         /* setup AFI/FPCI range */
596         base = pcie->phys_pcie_reg_base;
597         nwl_bridge_writel(pcie, lower_32_bits(base), I_MSII_BASE_LO);
598         nwl_bridge_writel(pcie, upper_32_bits(base), I_MSII_BASE_HI);
599
600         /*
601          * For high range MSI interrupts: disable, clear any pending,
602          * and enable
603          */
604         nwl_bridge_writel(pcie, (u32)~MSGF_MSI_SR_HI_MASK, MSGF_MSI_MASK_HI);
605
606         nwl_bridge_writel(pcie, nwl_bridge_readl(pcie,  MSGF_MSI_STATUS_HI) &
607                           MSGF_MSI_SR_HI_MASK, MSGF_MSI_STATUS_HI);
608
609         nwl_bridge_writel(pcie, MSGF_MSI_SR_HI_MASK, MSGF_MSI_MASK_HI);
610
611         /*
612          * For low range MSI interrupts: disable, clear any pending,
613          * and enable
614          */
615         nwl_bridge_writel(pcie, (u32)~MSGF_MSI_SR_LO_MASK, MSGF_MSI_MASK_LO);
616
617         nwl_bridge_writel(pcie, nwl_bridge_readl(pcie, MSGF_MSI_STATUS_LO) &
618                           MSGF_MSI_SR_LO_MASK, MSGF_MSI_STATUS_LO);
619
620         nwl_bridge_writel(pcie, MSGF_MSI_SR_LO_MASK, MSGF_MSI_MASK_LO);
621
622         return 0;
623 err:
624         kfree(msi->bitmap);
625         msi->bitmap = NULL;
626         return ret;
627 }
628
629 static int nwl_pcie_bridge_init(struct nwl_pcie *pcie)
630 {
631         struct platform_device *pdev = to_platform_device(pcie->dev);
632         u32 breg_val, ecam_val, first_busno = 0;
633         int err;
634
635         breg_val = nwl_bridge_readl(pcie, E_BREG_CAPABILITIES) & BREG_PRESENT;
636         if (!breg_val) {
637                 dev_err(pcie->dev, "BREG is not present\n");
638                 return breg_val;
639         }
640
641         /* Write bridge_off to breg base */
642         nwl_bridge_writel(pcie, lower_32_bits(pcie->phys_breg_base),
643                           E_BREG_BASE_LO);
644         nwl_bridge_writel(pcie, upper_32_bits(pcie->phys_breg_base),
645                           E_BREG_BASE_HI);
646
647         /* Enable BREG */
648         nwl_bridge_writel(pcie, ~BREG_ENABLE_FORCE & BREG_ENABLE,
649                           E_BREG_CONTROL);
650
651         /* Disable DMA channel registers */
652         nwl_bridge_writel(pcie, nwl_bridge_readl(pcie, BRCFG_PCIE_RX0) |
653                           CFG_DMA_REG_BAR, BRCFG_PCIE_RX0);
654
655         /* Enable Ingress subtractive decode translation */
656         nwl_bridge_writel(pcie, SET_ISUB_CONTROL, I_ISUB_CONTROL);
657
658         /* Enable msg filtering details */
659         nwl_bridge_writel(pcie, CFG_ENABLE_MSG_FILTER_MASK,
660                           BRCFG_PCIE_RX_MSG_FILTER);
661
662         err = nwl_wait_for_link(pcie);
663         if (err)
664                 return err;
665
666         ecam_val = nwl_bridge_readl(pcie, E_ECAM_CAPABILITIES) & E_ECAM_PRESENT;
667         if (!ecam_val) {
668                 dev_err(pcie->dev, "ECAM is not present\n");
669                 return ecam_val;
670         }
671
672         /* Enable ECAM */
673         nwl_bridge_writel(pcie, nwl_bridge_readl(pcie, E_ECAM_CONTROL) |
674                           E_ECAM_CR_ENABLE, E_ECAM_CONTROL);
675
676         nwl_bridge_writel(pcie, nwl_bridge_readl(pcie, E_ECAM_CONTROL) |
677                           (pcie->ecam_value << E_ECAM_SIZE_SHIFT),
678                           E_ECAM_CONTROL);
679
680         nwl_bridge_writel(pcie, lower_32_bits(pcie->phys_ecam_base),
681                           E_ECAM_BASE_LO);
682         nwl_bridge_writel(pcie, upper_32_bits(pcie->phys_ecam_base),
683                           E_ECAM_BASE_HI);
684
685         /* Get bus range */
686         ecam_val = nwl_bridge_readl(pcie, E_ECAM_CONTROL);
687         pcie->last_busno = (ecam_val & E_ECAM_SIZE_LOC) >> E_ECAM_SIZE_SHIFT;
688         /* Write primary, secondary and subordinate bus numbers */
689         ecam_val = first_busno;
690         ecam_val |= (first_busno + 1) << 8;
691         ecam_val |= (pcie->last_busno << E_ECAM_SIZE_SHIFT);
692         writel(ecam_val, (pcie->ecam_base + PCI_PRIMARY_BUS));
693
694         if (nwl_pcie_link_up(pcie))
695                 dev_info(pcie->dev, "Link is UP\n");
696         else
697                 dev_info(pcie->dev, "Link is DOWN\n");
698
699         /* Get misc IRQ number */
700         pcie->irq_misc = platform_get_irq_byname(pdev, "misc");
701         if (pcie->irq_misc < 0) {
702                 dev_err(&pdev->dev, "failed to get misc IRQ %d\n",
703                         pcie->irq_misc);
704                 return -EINVAL;
705         }
706
707         err = devm_request_irq(pcie->dev, pcie->irq_misc,
708                                nwl_pcie_misc_handler, IRQF_SHARED,
709                                "nwl_pcie:misc", pcie);
710         if (err) {
711                 dev_err(pcie->dev, "fail to register misc IRQ#%d\n",
712                         pcie->irq_misc);
713                 return err;
714         }
715
716         /* Disable all misc interrupts */
717         nwl_bridge_writel(pcie, (u32)~MSGF_MISC_SR_MASKALL, MSGF_MISC_MASK);
718
719         /* Clear pending misc interrupts */
720         nwl_bridge_writel(pcie, nwl_bridge_readl(pcie, MSGF_MISC_STATUS) &
721                           MSGF_MISC_SR_MASKALL, MSGF_MISC_STATUS);
722
723         /* Enable all misc interrupts */
724         nwl_bridge_writel(pcie, MSGF_MISC_SR_MASKALL, MSGF_MISC_MASK);
725
726
727         /* Disable all legacy interrupts */
728         nwl_bridge_writel(pcie, (u32)~MSGF_LEG_SR_MASKALL, MSGF_LEG_MASK);
729
730         /* Clear pending legacy interrupts */
731         nwl_bridge_writel(pcie, nwl_bridge_readl(pcie, MSGF_LEG_STATUS) &
732                           MSGF_LEG_SR_MASKALL, MSGF_LEG_STATUS);
733
734         /* Enable all legacy interrupts */
735         nwl_bridge_writel(pcie, MSGF_LEG_SR_MASKALL, MSGF_LEG_MASK);
736
737         /* Enable the bridge config interrupt */
738         nwl_bridge_writel(pcie, nwl_bridge_readl(pcie, BRCFG_INTERRUPT) |
739                           BRCFG_INTERRUPT_MASK, BRCFG_INTERRUPT);
740
741         return 0;
742 }
743
744 static int nwl_pcie_parse_dt(struct nwl_pcie *pcie,
745                              struct platform_device *pdev)
746 {
747         struct device_node *node = pcie->dev->of_node;
748         struct resource *res;
749         const char *type;
750
751         /* Check for device type */
752         type = of_get_property(node, "device_type", NULL);
753         if (!type || strcmp(type, "pci")) {
754                 dev_err(pcie->dev, "invalid \"device_type\" %s\n", type);
755                 return -EINVAL;
756         }
757
758         res = platform_get_resource_byname(pdev, IORESOURCE_MEM, "breg");
759         pcie->breg_base = devm_ioremap_resource(pcie->dev, res);
760         if (IS_ERR(pcie->breg_base))
761                 return PTR_ERR(pcie->breg_base);
762         pcie->phys_breg_base = res->start;
763
764         res = platform_get_resource_byname(pdev, IORESOURCE_MEM, "pcireg");
765         pcie->pcireg_base = devm_ioremap_resource(pcie->dev, res);
766         if (IS_ERR(pcie->pcireg_base))
767                 return PTR_ERR(pcie->pcireg_base);
768         pcie->phys_pcie_reg_base = res->start;
769
770         res = platform_get_resource_byname(pdev, IORESOURCE_MEM, "cfg");
771         pcie->ecam_base = devm_ioremap_resource(pcie->dev, res);
772         if (IS_ERR(pcie->ecam_base))
773                 return PTR_ERR(pcie->ecam_base);
774         pcie->phys_ecam_base = res->start;
775
776         /* Get intx IRQ number */
777         pcie->irq_intx = platform_get_irq_byname(pdev, "intx");
778         if (pcie->irq_intx < 0) {
779                 dev_err(&pdev->dev, "failed to get intx IRQ %d\n",
780                         pcie->irq_intx);
781                 return -EINVAL;
782         }
783
784         irq_set_chained_handler_and_data(pcie->irq_intx,
785                                          nwl_pcie_leg_handler, pcie);
786
787         return 0;
788 }
789
790 static const struct of_device_id nwl_pcie_of_match[] = {
791         { .compatible = "xlnx,nwl-pcie-2.11", },
792         {}
793 };
794
795 static int nwl_pcie_probe(struct platform_device *pdev)
796 {
797         struct device_node *node = pdev->dev.of_node;
798         struct nwl_pcie *pcie;
799         struct pci_bus *bus;
800         struct pci_bus *child;
801         int err;
802         resource_size_t iobase = 0;
803         LIST_HEAD(res);
804
805         pcie = devm_kzalloc(&pdev->dev, sizeof(*pcie), GFP_KERNEL);
806         if (!pcie)
807                 return -ENOMEM;
808
809         pcie->dev = &pdev->dev;
810         pcie->ecam_value = NWL_ECAM_VALUE_DEFAULT;
811
812         err = nwl_pcie_parse_dt(pcie, pdev);
813         if (err) {
814                 dev_err(pcie->dev, "Parsing DT failed\n");
815                 return err;
816         }
817
818         err = nwl_pcie_bridge_init(pcie);
819         if (err) {
820                 dev_err(pcie->dev, "HW Initialization failed\n");
821                 return err;
822         }
823
824         err = of_pci_get_host_bridge_resources(node, 0, 0xff, &res, &iobase);
825         if (err) {
826                 dev_err(pcie->dev, "Getting bridge resources failed\n");
827                 return err;
828         }
829
830         err = devm_request_pci_bus_resources(pcie->dev, &res);
831         if (err)
832                 goto error;
833
834         err = nwl_pcie_init_irq_domain(pcie);
835         if (err) {
836                 dev_err(pcie->dev, "Failed creating IRQ Domain\n");
837                 goto error;
838         }
839
840         bus = pci_create_root_bus(&pdev->dev, pcie->root_busno,
841                                   &nwl_pcie_ops, pcie, &res);
842         if (!bus) {
843                 err = -ENOMEM;
844                 goto error;
845         }
846
847         if (IS_ENABLED(CONFIG_PCI_MSI)) {
848                 err = nwl_pcie_enable_msi(pcie, bus);
849                 if (err < 0) {
850                         dev_err(&pdev->dev,
851                                 "failed to enable MSI support: %d\n", err);
852                         goto error;
853                 }
854         }
855         pci_scan_child_bus(bus);
856         pci_assign_unassigned_bus_resources(bus);
857         list_for_each_entry(child, &bus->children, node)
858                 pcie_bus_configure_settings(child);
859         pci_bus_add_devices(bus);
860         platform_set_drvdata(pdev, pcie);
861         return 0;
862
863 error:
864         pci_free_resource_list(&res);
865         return err;
866 }
867
868 static struct platform_driver nwl_pcie_driver = {
869         .driver = {
870                 .name = "nwl-pcie",
871                 .suppress_bind_attrs = true,
872                 .of_match_table = nwl_pcie_of_match,
873         },
874         .probe = nwl_pcie_probe,
875 };
876 builtin_platform_driver(nwl_pcie_driver);