drivers/pci/probe.c

   1 /*
   2  * probe.c - PCI detection and setup code
   3  */
   4
   5 #include <linux/kernel.h>
   6 #include <linux/delay.h>
   7 #include <linux/init.h>
   8 #include <linux/pci.h>
   9 #include <linux/of_pci.h>
  10 #include <linux/pci_hotplug.h>
  11 #include <linux/slab.h>
  12 #include <linux/module.h>
  13 #include <linux/cpumask.h>
  14 #include <linux/pci-aspm.h>
  15 #include <asm-generic/pci-bridge.h>
  16 #include "pci.h"
  17
  18 #define CARDBUS_LATENCY_TIMER   176     /* secondary latency timer */
  19 #define CARDBUS_RESERVE_BUSNR   3
  20
  21 static struct resource busn_resource = {
  22         .name   = "PCI busn",
  23         .start  = 0,
  24         .end    = 255,
  25         .flags  = IORESOURCE_BUS,
  26 };
  27
  28 /* Ugh.  Need to stop exporting this to modules. */
  29 LIST_HEAD(pci_root_buses);
  30 EXPORT_SYMBOL(pci_root_buses);
  31
  32 static LIST_HEAD(pci_domain_busn_res_list);
  33
  34 struct pci_domain_busn_res {
  35         struct list_head list;
  36         struct resource res;
  37         int domain_nr;
  38 };
  39
  40 static struct resource *get_pci_domain_busn_res(int domain_nr)
  41 {
  42         struct pci_domain_busn_res *r;
  43
  44         list_for_each_entry(r, &pci_domain_busn_res_list, list)
  45                 if (r->domain_nr == domain_nr)
  46                         return &r->res;
  47
  48         r = kzalloc(sizeof(*r), GFP_KERNEL);
  49         if (!r)
  50                 return NULL;
  51
  52         r->domain_nr = domain_nr;
  53         r->res.start = 0;
  54         r->res.end = 0xff;
  55         r->res.flags = IORESOURCE_BUS | IORESOURCE_PCI_FIXED;
  56
  57         list_add_tail(&r->list, &pci_domain_busn_res_list);
  58
  59         return &r->res;
  60 }
  61
  62 static int find_anything(struct device *dev, void *data)
  63 {
  64         return 1;
  65 }
  66
  67 /*
  68  * Some device drivers need know if pci is initiated.
  69  * Basically, we think pci is not initiated when there
  70  * is no device to be found on the pci_bus_type.
  71  */
  72 int no_pci_devices(void)
  73 {
  74         struct device *dev;
  75         int no_devices;
  76
  77         dev = bus_find_device(&pci_bus_type, NULL, NULL, find_anything);
  78         no_devices = (dev == NULL);
  79         put_device(dev);
  80         return no_devices;
  81 }
  82 EXPORT_SYMBOL(no_pci_devices);
  83
  84 /*
  85  * PCI Bus Class
  86  */
  87 static void release_pcibus_dev(struct device *dev)
  88 {
  89         struct pci_bus *pci_bus = to_pci_bus(dev);
  90
  91         put_device(pci_bus->bridge);
  92         pci_bus_remove_resources(pci_bus);
  93         pci_release_bus_of_node(pci_bus);
  94         kfree(pci_bus);
  95 }
  96
  97 static struct class pcibus_class = {
  98         .name           = "pci_bus",
  99         .dev_release    = &release_pcibus_dev,
 100         .dev_groups     = pcibus_groups,
 101 };
 102
 103 static int __init pcibus_class_init(void)
 104 {
 105         return class_register(&pcibus_class);
 106 }
 107 postcore_initcall(pcibus_class_init);
 108
 109 static u64 pci_size(u64 base, u64 maxbase, u64 mask)
 110 {
 111         u64 size = mask & maxbase;      /* Find the significant bits */
 112         if (!size)
 113                 return 0;
 114
 115         /* Get the lowest of them to find the decode size, and
 116            from that the extent.  */
 117         size = (size & ~(size-1)) - 1;
 118
 119         /* base == maxbase can be valid only if the BAR has
 120            already been programmed with all 1s.  */
 121         if (base == maxbase && ((base | size) & mask) != mask)
 122                 return 0;
 123
 124         return size;
 125 }
 126
 127 static inline unsigned long decode_bar(struct pci_dev *dev, u32 bar)
 128 {
 129         u32 mem_type;
 130         unsigned long flags;
 131
 132         if ((bar & PCI_BASE_ADDRESS_SPACE) == PCI_BASE_ADDRESS_SPACE_IO) {
 133                 flags = bar & ~PCI_BASE_ADDRESS_IO_MASK;
 134                 flags |= IORESOURCE_IO;
 135                 return flags;
 136         }
 137
 138         flags = bar & ~PCI_BASE_ADDRESS_MEM_MASK;
 139         flags |= IORESOURCE_MEM;
 140         if (flags & PCI_BASE_ADDRESS_MEM_PREFETCH)
 141                 flags |= IORESOURCE_PREFETCH;
 142
 143         mem_type = bar & PCI_BASE_ADDRESS_MEM_TYPE_MASK;
 144         switch (mem_type) {
 145         case PCI_BASE_ADDRESS_MEM_TYPE_32:
 146                 break;
 147         case PCI_BASE_ADDRESS_MEM_TYPE_1M:
 148                 /* 1M mem BAR treated as 32-bit BAR */
 149                 break;
 150         case PCI_BASE_ADDRESS_MEM_TYPE_64:
 151                 flags |= IORESOURCE_MEM_64;
 152                 break;
 153         default:
 154                 /* mem unknown type treated as 32-bit BAR */
 155                 break;
 156         }
 157         return flags;
 158 }
 159
 160 #define PCI_COMMAND_DECODE_ENABLE       (PCI_COMMAND_MEMORY | PCI_COMMAND_IO)
 161
 162 /**
 163  * pci_read_base - read a PCI BAR
 164  * @dev: the PCI device
 165  * @type: type of the BAR
 166  * @res: resource buffer to be filled in
 167  * @pos: BAR position in the config space
 168  *
 169  * Returns 1 if the BAR is 64-bit, or 0 if 32-bit.
 170  */
 171 int __pci_read_base(struct pci_dev *dev, enum pci_bar_type type,
 172                     struct resource *res, unsigned int pos)
 173 {
 174         u32 l, sz, mask;
 175         u64 l64, sz64, mask64;
 176         u16 orig_cmd;
 177         struct pci_bus_region region, inverted_region;
 178
 179         mask = type ? PCI_ROM_ADDRESS_MASK : ~0;
 180
 181         /* No printks while decoding is disabled! */
 182         if (!dev->mmio_always_on) {
 183                 pci_read_config_word(dev, PCI_COMMAND, &orig_cmd);
 184                 if (orig_cmd & PCI_COMMAND_DECODE_ENABLE) {
 185                         pci_write_config_word(dev, PCI_COMMAND,
 186                                 orig_cmd & ~PCI_COMMAND_DECODE_ENABLE);
 187                 }
 188         }
 189
 190         res->name = pci_name(dev);
 191
 192         pci_read_config_dword(dev, pos, &l);
 193         pci_write_config_dword(dev, pos, l | mask);
 194         pci_read_config_dword(dev, pos, &sz);
 195         pci_write_config_dword(dev, pos, l);
 196
 197         /*
 198          * All bits set in sz means the device isn't working properly.
 199          * If the BAR isn't implemented, all bits must be 0.  If it's a
 200          * memory BAR or a ROM, bit 0 must be clear; if it's an io BAR, bit
 201          * 1 must be clear.
 202          */
 203         if (sz == 0xffffffff)
 204                 sz = 0;
 205
 206         /*
 207          * I don't know how l can have all bits set.  Copied from old code.
 208          * Maybe it fixes a bug on some ancient platform.
 209          */
 210         if (l == 0xffffffff)
 211                 l = 0;
 212
 213         if (type == pci_bar_unknown) {
 214                 res->flags = decode_bar(dev, l);
 215                 res->flags |= IORESOURCE_SIZEALIGN;
 216                 if (res->flags & IORESOURCE_IO) {
 217                         l64 = l & PCI_BASE_ADDRESS_IO_MASK;
 218                         sz64 = sz & PCI_BASE_ADDRESS_IO_MASK;
 219                         mask64 = PCI_BASE_ADDRESS_IO_MASK & (u32)IO_SPACE_LIMIT;
 220                 } else {
 221                         l64 = l & PCI_BASE_ADDRESS_MEM_MASK;
 222                         sz64 = sz & PCI_BASE_ADDRESS_MEM_MASK;
 223                         mask64 = (u32)PCI_BASE_ADDRESS_MEM_MASK;
 224                 }
 225         } else {
 226                 res->flags |= (l & IORESOURCE_ROM_ENABLE);
 227                 l64 = l & PCI_ROM_ADDRESS_MASK;
 228                 sz64 = sz & PCI_ROM_ADDRESS_MASK;
 229                 mask64 = (u32)PCI_ROM_ADDRESS_MASK;
 230         }
 231
 232         if (res->flags & IORESOURCE_MEM_64) {
 233                 pci_read_config_dword(dev, pos + 4, &l);
 234                 pci_write_config_dword(dev, pos + 4, ~0);
 235                 pci_read_config_dword(dev, pos + 4, &sz);
 236                 pci_write_config_dword(dev, pos + 4, l);
 237
 238                 l64 |= ((u64)l << 32);
 239                 sz64 |= ((u64)sz << 32);
 240                 mask64 |= ((u64)~0 << 32);
 241         }
 242
 243         if (!dev->mmio_always_on && (orig_cmd & PCI_COMMAND_DECODE_ENABLE))
 244                 pci_write_config_word(dev, PCI_COMMAND, orig_cmd);
 245
 246         if (!sz64)
 247                 goto fail;
 248
 249         sz64 = pci_size(l64, sz64, mask64);
 250         if (!sz64) {
 251                 dev_info(&dev->dev, FW_BUG "reg 0x%x: invalid BAR (can't size)\n",
 252                          pos);
 253                 goto fail;
 254         }
 255
 256         if (res->flags & IORESOURCE_MEM_64) {
 257                 if ((sizeof(dma_addr_t) < 8 || sizeof(resource_size_t) < 8) &&
 258                     sz64 > 0x100000000ULL) {
 259                         res->flags |= IORESOURCE_UNSET | IORESOURCE_DISABLED;
 260                         res->start = 0;
 261                         res->end = 0;
 262                         dev_err(&dev->dev, "reg 0x%x: can't handle BAR larger than 4GB (size %#010llx)\n",
 263                                 pos, (unsigned long long)sz64);
 264                         goto out;
 265                 }
 266
 267                 if ((sizeof(dma_addr_t) < 8) && l) {
 268                         /* Above 32-bit boundary; try to reallocate */
 269                         res->flags |= IORESOURCE_UNSET;
 270                         res->start = 0;
 271                         res->end = sz64;
 272                         dev_info(&dev->dev, "reg 0x%x: can't handle BAR above 4GB (bus address %#010llx)\n",
 273                                  pos, (unsigned long long)l64);
 274                         goto out;
 275                 }
 276         }
 277
 278         region.start = l64;
 279         region.end = l64 + sz64;
 280
 281         pcibios_bus_to_resource(dev->bus, res, &region);
 282         pcibios_resource_to_bus(dev->bus, &inverted_region, res);
 283
 284         /*
 285          * If "A" is a BAR value (a bus address), "bus_to_resource(A)" is
 286          * the corresponding resource address (the physical address used by
 287          * the CPU.  Converting that resource address back to a bus address
 288          * should yield the original BAR value:
 289          *
 290          *     resource_to_bus(bus_to_resource(A)) == A
 291          *
 292          * If it doesn't, CPU accesses to "bus_to_resource(A)" will not
 293          * be claimed by the device.
 294          */
 295         if (inverted_region.start != region.start) {
 296                 res->flags |= IORESOURCE_UNSET;
 297                 res->start = 0;
 298                 res->end = region.end - region.start;
 299                 dev_info(&dev->dev, "reg 0x%x: initial BAR value %#010llx invalid\n",
 300                          pos, (unsigned long long)region.start);
 301         }
 302
 303         goto out;
 304
 305
 306 fail:
 307         res->flags = 0;
 308 out:
 309         if (res->flags)
 310                 dev_printk(KERN_DEBUG, &dev->dev, "reg 0x%x: %pR\n", pos, res);
 311
 312         return (res->flags & IORESOURCE_MEM_64) ? 1 : 0;
 313 }
 314
 315 static void pci_read_bases(struct pci_dev *dev, unsigned int howmany, int rom)
 316 {
 317         unsigned int pos, reg;
 318
 319         for (pos = 0; pos < howmany; pos++) {
 320                 struct resource *res = &dev->resource[pos];
 321                 reg = PCI_BASE_ADDRESS_0 + (pos << 2);
 322                 pos += __pci_read_base(dev, pci_bar_unknown, res, reg);
 323         }
 324
 325         if (rom) {
 326                 struct resource *res = &dev->resource[PCI_ROM_RESOURCE];
 327                 dev->rom_base_reg = rom;
 328                 res->flags = IORESOURCE_MEM | IORESOURCE_PREFETCH |
 329                                 IORESOURCE_READONLY | IORESOURCE_CACHEABLE |
 330                                 IORESOURCE_SIZEALIGN;
 331                 __pci_read_base(dev, pci_bar_mem32, res, rom);
 332         }
 333 }
 334
 335 static void pci_read_bridge_io(struct pci_bus *child)
 336 {
 337         struct pci_dev *dev = child->self;
 338         u8 io_base_lo, io_limit_lo;
 339         unsigned long io_mask, io_granularity, base, limit;
 340         struct pci_bus_region region;
 341         struct resource *res;
 342
 343         io_mask = PCI_IO_RANGE_MASK;
 344         io_granularity = 0x1000;
 345         if (dev->io_window_1k) {
 346                 /* Support 1K I/O space granularity */
 347                 io_mask = PCI_IO_1K_RANGE_MASK;
 348                 io_granularity = 0x400;
 349         }
 350
 351         res = child->resource[0];
 352         pci_read_config_byte(dev, PCI_IO_BASE, &io_base_lo);
 353         pci_read_config_byte(dev, PCI_IO_LIMIT, &io_limit_lo);
 354         base = (io_base_lo & io_mask) << 8;
 355         limit = (io_limit_lo & io_mask) << 8;
 356
 357         if ((io_base_lo & PCI_IO_RANGE_TYPE_MASK) == PCI_IO_RANGE_TYPE_32) {
 358                 u16 io_base_hi, io_limit_hi;
 359
 360                 pci_read_config_word(dev, PCI_IO_BASE_UPPER16, &io_base_hi);
 361                 pci_read_config_word(dev, PCI_IO_LIMIT_UPPER16, &io_limit_hi);
 362                 base |= ((unsigned long) io_base_hi << 16);
 363                 limit |= ((unsigned long) io_limit_hi << 16);
 364         }
 365
 366         if (base <= limit) {
 367                 res->flags = (io_base_lo & PCI_IO_RANGE_TYPE_MASK) | IORESOURCE_IO;
 368                 region.start = base;
 369                 region.end = limit + io_granularity - 1;
 370                 pcibios_bus_to_resource(dev->bus, res, &region);
 371                 dev_printk(KERN_DEBUG, &dev->dev, "  bridge window %pR\n", res);
 372         }
 373 }
 374
 375 static void pci_read_bridge_mmio(struct pci_bus *child)
 376 {
 377         struct pci_dev *dev = child->self;
 378         u16 mem_base_lo, mem_limit_lo;
 379         unsigned long base, limit;
 380         struct pci_bus_region region;
 381         struct resource *res;
 382
 383         res = child->resource[1];
 384         pci_read_config_word(dev, PCI_MEMORY_BASE, &mem_base_lo);
 385         pci_read_config_word(dev, PCI_MEMORY_LIMIT, &mem_limit_lo);
 386         base = ((unsigned long) mem_base_lo & PCI_MEMORY_RANGE_MASK) << 16;
 387         limit = ((unsigned long) mem_limit_lo & PCI_MEMORY_RANGE_MASK) << 16;
 388         if (base <= limit) {
 389                 res->flags = (mem_base_lo & PCI_MEMORY_RANGE_TYPE_MASK) | IORESOURCE_MEM;
 390                 region.start = base;
 391                 region.end = limit + 0xfffff;
 392                 pcibios_bus_to_resource(dev->bus, res, &region);
 393                 dev_printk(KERN_DEBUG, &dev->dev, "  bridge window %pR\n", res);
 394         }
 395 }
 396
 397 static void pci_read_bridge_mmio_pref(struct pci_bus *child)
 398 {
 399         struct pci_dev *dev = child->self;
 400         u16 mem_base_lo, mem_limit_lo;
 401         u64 base64, limit64;
 402         dma_addr_t base, limit;
 403         struct pci_bus_region region;
 404         struct resource *res;
 405
 406         res = child->resource[2];
 407         pci_read_config_word(dev, PCI_PREF_MEMORY_BASE, &mem_base_lo);
 408         pci_read_config_word(dev, PCI_PREF_MEMORY_LIMIT, &mem_limit_lo);
 409         base64 = (mem_base_lo & PCI_PREF_RANGE_MASK) << 16;
 410         limit64 = (mem_limit_lo & PCI_PREF_RANGE_MASK) << 16;
 411
 412         if ((mem_base_lo & PCI_PREF_RANGE_TYPE_MASK) == PCI_PREF_RANGE_TYPE_64) {
 413                 u32 mem_base_hi, mem_limit_hi;
 414
 415                 pci_read_config_dword(dev, PCI_PREF_BASE_UPPER32, &mem_base_hi);
 416                 pci_read_config_dword(dev, PCI_PREF_LIMIT_UPPER32, &mem_limit_hi);
 417
 418                 /*
 419                  * Some bridges set the base > limit by default, and some
 420                  * (broken) BIOSes do not initialize them.  If we find
 421                  * this, just assume they are not being used.
 422                  */
 423                 if (mem_base_hi <= mem_limit_hi) {
 424                         base64 |= (u64) mem_base_hi << 32;
 425                         limit64 |= (u64) mem_limit_hi << 32;
 426                 }
 427         }
 428
 429         base = (dma_addr_t) base64;
 430         limit = (dma_addr_t) limit64;
 431
 432         if (base != base64) {
 433                 dev_err(&dev->dev, "can't handle bridge window above 4GB (bus address %#010llx)\n",
 434                         (unsigned long long) base64);
 435                 return;
 436         }
 437
 438         if (base <= limit) {
 439                 res->flags = (mem_base_lo & PCI_PREF_RANGE_TYPE_MASK) |
 440                                          IORESOURCE_MEM | IORESOURCE_PREFETCH;
 441                 if (res->flags & PCI_PREF_RANGE_TYPE_64)
 442                         res->flags |= IORESOURCE_MEM_64;
 443                 region.start = base;
 444                 region.end = limit + 0xfffff;
 445                 pcibios_bus_to_resource(dev->bus, res, &region);
 446                 dev_printk(KERN_DEBUG, &dev->dev, "  bridge window %pR\n", res);
 447         }
 448 }
 449
 450 void pci_read_bridge_bases(struct pci_bus *child)
 451 {
 452         struct pci_dev *dev = child->self;
 453         struct resource *res;
 454         int i;
 455
 456         if (pci_is_root_bus(child))     /* It's a host bus, nothing to read */
 457                 return;
 458
 459         dev_info(&dev->dev, "PCI bridge to %pR%s\n",
 460                  &child->busn_res,
 461                  dev->transparent ? " (subtractive decode)" : "");
 462
 463         pci_bus_remove_resources(child);
 464         for (i = 0; i < PCI_BRIDGE_RESOURCE_NUM; i++)
 465                 child->resource[i] = &dev->resource[PCI_BRIDGE_RESOURCES+i];
 466
 467         pci_read_bridge_io(child);
 468         pci_read_bridge_mmio(child);
 469         pci_read_bridge_mmio_pref(child);
 470
 471         if (dev->transparent) {
 472                 pci_bus_for_each_resource(child->parent, res, i) {
 473                         if (res && res->flags) {
 474                                 pci_bus_add_resource(child, res,
 475                                                      PCI_SUBTRACTIVE_DECODE);
 476                                 dev_printk(KERN_DEBUG, &dev->dev,
 477                                            "  bridge window %pR (subtractive decode)\n",
 478                                            res);
 479                         }
 480                 }
 481         }
 482 }
 483
 484 static struct pci_bus *pci_alloc_bus(struct pci_bus *parent)
 485 {
 486         struct pci_bus *b;
 487
 488         b = kzalloc(sizeof(*b), GFP_KERNEL);
 489         if (!b)
 490                 return NULL;
 491
 492         INIT_LIST_HEAD(&b->node);
 493         INIT_LIST_HEAD(&b->children);
 494         INIT_LIST_HEAD(&b->devices);
 495         INIT_LIST_HEAD(&b->slots);
 496         INIT_LIST_HEAD(&b->resources);
 497         b->max_bus_speed = PCI_SPEED_UNKNOWN;
 498         b->cur_bus_speed = PCI_SPEED_UNKNOWN;
 499 #ifdef CONFIG_PCI_DOMAINS_GENERIC
 500         if (parent)
 501                 b->domain_nr = parent->domain_nr;
 502 #endif
 503         return b;
 504 }
 505
 506 static void pci_release_host_bridge_dev(struct device *dev)
 507 {
 508         struct pci_host_bridge *bridge = to_pci_host_bridge(dev);
 509
 510         if (bridge->release_fn)
 511                 bridge->release_fn(bridge);
 512
 513         pci_free_resource_list(&bridge->windows);
 514
 515         kfree(bridge);
 516 }
 517
 518 static struct pci_host_bridge *pci_alloc_host_bridge(struct pci_bus *b)
 519 {
 520         struct pci_host_bridge *bridge;
 521
 522         bridge = kzalloc(sizeof(*bridge), GFP_KERNEL);
 523         if (!bridge)
 524                 return NULL;
 525
 526         INIT_LIST_HEAD(&bridge->windows);
 527         bridge->bus = b;
 528         return bridge;
 529 }
 530
 531 static const unsigned char pcix_bus_speed[] = {
 532         PCI_SPEED_UNKNOWN,              /* 0 */
 533         PCI_SPEED_66MHz_PCIX,           /* 1 */
 534         PCI_SPEED_100MHz_PCIX,          /* 2 */
 535         PCI_SPEED_133MHz_PCIX,          /* 3 */
 536         PCI_SPEED_UNKNOWN,              /* 4 */
 537         PCI_SPEED_66MHz_PCIX_ECC,       /* 5 */
 538         PCI_SPEED_100MHz_PCIX_ECC,      /* 6 */
 539         PCI_SPEED_133MHz_PCIX_ECC,      /* 7 */
 540         PCI_SPEED_UNKNOWN,              /* 8 */
 541         PCI_SPEED_66MHz_PCIX_266,       /* 9 */
 542         PCI_SPEED_100MHz_PCIX_266,      /* A */
 543         PCI_SPEED_133MHz_PCIX_266,      /* B */
 544         PCI_SPEED_UNKNOWN,              /* C */
 545         PCI_SPEED_66MHz_PCIX_533,       /* D */
 546         PCI_SPEED_100MHz_PCIX_533,      /* E */
 547         PCI_SPEED_133MHz_PCIX_533       /* F */
 548 };
 549
 550 const unsigned char pcie_link_speed[] = {
 551         PCI_SPEED_UNKNOWN,              /* 0 */
 552         PCIE_SPEED_2_5GT,               /* 1 */
 553         PCIE_SPEED_5_0GT,               /* 2 */
 554         PCIE_SPEED_8_0GT,               /* 3 */
 555         PCI_SPEED_UNKNOWN,              /* 4 */
 556         PCI_SPEED_UNKNOWN,              /* 5 */
 557         PCI_SPEED_UNKNOWN,              /* 6 */
 558         PCI_SPEED_UNKNOWN,              /* 7 */
 559         PCI_SPEED_UNKNOWN,              /* 8 */
 560         PCI_SPEED_UNKNOWN,              /* 9 */
 561         PCI_SPEED_UNKNOWN,              /* A */
 562         PCI_SPEED_UNKNOWN,              /* B */
 563         PCI_SPEED_UNKNOWN,              /* C */
 564         PCI_SPEED_UNKNOWN,              /* D */
 565         PCI_SPEED_UNKNOWN,              /* E */
 566         PCI_SPEED_UNKNOWN               /* F */
 567 };
 568
 569 void pcie_update_link_speed(struct pci_bus *bus, u16 linksta)
 570 {
 571         bus->cur_bus_speed = pcie_link_speed[linksta & PCI_EXP_LNKSTA_CLS];
 572 }
 573 EXPORT_SYMBOL_GPL(pcie_update_link_speed);
 574
 575 static unsigned char agp_speeds[] = {
 576         AGP_UNKNOWN,
 577         AGP_1X,
 578         AGP_2X,
 579         AGP_4X,
 580         AGP_8X
 581 };
 582
 583 static enum pci_bus_speed agp_speed(int agp3, int agpstat)
 584 {
 585         int index = 0;
 586
 587         if (agpstat & 4)
 588                 index = 3;
 589         else if (agpstat & 2)
 590                 index = 2;
 591         else if (agpstat & 1)
 592                 index = 1;
 593         else
 594                 goto out;
 595
 596         if (agp3) {
 597                 index += 2;
 598                 if (index == 5)
 599                         index = 0;
 600         }
 601
 602  out:
 603         return agp_speeds[index];
 604 }
 605
 606 static void pci_set_bus_speed(struct pci_bus *bus)
 607 {
 608         struct pci_dev *bridge = bus->self;
 609         int pos;
 610
 611         pos = pci_find_capability(bridge, PCI_CAP_ID_AGP);
 612         if (!pos)
 613                 pos = pci_find_capability(bridge, PCI_CAP_ID_AGP3);
 614         if (pos) {
 615                 u32 agpstat, agpcmd;
 616
 617                 pci_read_config_dword(bridge, pos + PCI_AGP_STATUS, &agpstat);
 618                 bus->max_bus_speed = agp_speed(agpstat & 8, agpstat & 7);
 619
 620                 pci_read_config_dword(bridge, pos + PCI_AGP_COMMAND, &agpcmd);
 621                 bus->cur_bus_speed = agp_speed(agpstat & 8, agpcmd & 7);
 622         }
 623
 624         pos = pci_find_capability(bridge, PCI_CAP_ID_PCIX);
 625         if (pos) {
 626                 u16 status;
 627                 enum pci_bus_speed max;
 628
 629                 pci_read_config_word(bridge, pos + PCI_X_BRIDGE_SSTATUS,
 630                                      &status);
 631
 632                 if (status & PCI_X_SSTATUS_533MHZ) {
 633                         max = PCI_SPEED_133MHz_PCIX_533;
 634                 } else if (status & PCI_X_SSTATUS_266MHZ) {
 635                         max = PCI_SPEED_133MHz_PCIX_266;
 636                 } else if (status & PCI_X_SSTATUS_133MHZ) {
 637                         if ((status & PCI_X_SSTATUS_VERS) == PCI_X_SSTATUS_V2)
 638                                 max = PCI_SPEED_133MHz_PCIX_ECC;
 639                         else
 640                                 max = PCI_SPEED_133MHz_PCIX;
 641                 } else {
 642                         max = PCI_SPEED_66MHz_PCIX;
 643                 }
 644
 645                 bus->max_bus_speed = max;
 646                 bus->cur_bus_speed = pcix_bus_speed[
 647                         (status & PCI_X_SSTATUS_FREQ) >> 6];
 648
 649                 return;
 650         }
 651
 652         if (pci_is_pcie(bridge)) {
 653                 u32 linkcap;
 654                 u16 linksta;
 655
 656                 pcie_capability_read_dword(bridge, PCI_EXP_LNKCAP, &linkcap);
 657                 bus->max_bus_speed = pcie_link_speed[linkcap & PCI_EXP_LNKCAP_SLS];
 658
 659                 pcie_capability_read_word(bridge, PCI_EXP_LNKSTA, &linksta);
 660                 pcie_update_link_speed(bus, linksta);
 661         }
 662 }
 663
 664 static struct pci_bus *pci_alloc_child_bus(struct pci_bus *parent,
 665                                            struct pci_dev *bridge, int busnr)
 666 {
 667         struct pci_bus *child;
 668         int i;
 669         int ret;
 670
 671         /*
 672          * Allocate a new bus, and inherit stuff from the parent..
 673          */
 674         child = pci_alloc_bus(parent);
 675         if (!child)
 676                 return NULL;
 677
 678         child->parent = parent;
 679         child->ops = parent->ops;
 680         child->msi = parent->msi;
 681         child->sysdata = parent->sysdata;
 682         child->bus_flags = parent->bus_flags;
 683
 684         /* initialize some portions of the bus device, but don't register it
 685          * now as the parent is not properly set up yet.
 686          */
 687         child->dev.class = &pcibus_class;
 688         dev_set_name(&child->dev, "%04x:%02x", pci_domain_nr(child), busnr);
 689
 690         /*
 691          * Set up the primary, secondary and subordinate
 692          * bus numbers.
 693          */
 694         child->number = child->busn_res.start = busnr;
 695         child->primary = parent->busn_res.start;
 696         child->busn_res.end = 0xff;
 697
 698         if (!bridge) {
 699                 child->dev.parent = parent->bridge;
 700                 goto add_dev;
 701         }
 702
 703         child->self = bridge;
 704         child->bridge = get_device(&bridge->dev);
 705         child->dev.parent = child->bridge;
 706         pci_set_bus_of_node(child);
 707         pci_set_bus_speed(child);
 708
 709         /* Set up default resource pointers and names.. */
 710         for (i = 0; i < PCI_BRIDGE_RESOURCE_NUM; i++) {
 711                 child->resource[i] = &bridge->resource[PCI_BRIDGE_RESOURCES+i];
 712                 child->resource[i]->name = child->name;
 713         }
 714         bridge->subordinate = child;
 715
 716 add_dev:
 717         ret = device_register(&child->dev);
 718         WARN_ON(ret < 0);
 719
 720         pcibios_add_bus(child);
 721
 722         /* Create legacy_io and legacy_mem files for this bus */
 723         pci_create_legacy_files(child);
 724
 725         return child;
 726 }
 727
 728 struct pci_bus *pci_add_new_bus(struct pci_bus *parent, struct pci_dev *dev,
 729                                 int busnr)
 730 {
 731         struct pci_bus *child;
 732
 733         child = pci_alloc_child_bus(parent, dev, busnr);
 734         if (child) {
 735                 down_write(&pci_bus_sem);
 736                 list_add_tail(&child->node, &parent->children);
 737                 up_write(&pci_bus_sem);
 738         }
 739         return child;
 740 }
 741 EXPORT_SYMBOL(pci_add_new_bus);
 742
 743 static void pci_enable_crs(struct pci_dev *pdev)
 744 {
 745         u16 root_cap = 0;
 746
 747         /* Enable CRS Software Visibility if supported */
 748         pcie_capability_read_word(pdev, PCI_EXP_RTCAP, &root_cap);
 749         if (root_cap & PCI_EXP_RTCAP_CRSVIS)
 750                 pcie_capability_set_word(pdev, PCI_EXP_RTCTL,
 751                                          PCI_EXP_RTCTL_CRSSVE);
 752 }
 753
 754 /*
 755  * If it's a bridge, configure it and scan the bus behind it.
 756  * For CardBus bridges, we don't scan behind as the devices will
 757  * be handled by the bridge driver itself.
 758  *
 759  * We need to process bridges in two passes -- first we scan those
 760  * already configured by the BIOS and after we are done with all of
 761  * them, we proceed to assigning numbers to the remaining buses in
 762  * order to avoid overlaps between old and new bus numbers.
 763  */
 764 int pci_scan_bridge(struct pci_bus *bus, struct pci_dev *dev, int max, int pass)
 765 {
 766         struct pci_bus *child;
 767         int is_cardbus = (dev->hdr_type == PCI_HEADER_TYPE_CARDBUS);
 768         u32 buses, i, j = 0;
 769         u16 bctl;
 770         u8 primary, secondary, subordinate;
 771         int broken = 0;
 772
 773         pci_read_config_dword(dev, PCI_PRIMARY_BUS, &buses);
 774         primary = buses & 0xFF;
 775         secondary = (buses >> 8) & 0xFF;
 776         subordinate = (buses >> 16) & 0xFF;
 777
 778         dev_dbg(&dev->dev, "scanning [bus %02x-%02x] behind bridge, pass %d\n",
 779                 secondary, subordinate, pass);
 780
 781         if (!primary && (primary != bus->number) && secondary && subordinate) {
 782                 dev_warn(&dev->dev, "Primary bus is hard wired to 0\n");
 783                 primary = bus->number;
 784         }
 785
 786         /* Check if setup is sensible at all */
 787         if (!pass &&
 788             (primary != bus->number || secondary <= bus->number ||
 789              secondary > subordinate)) {
 790                 dev_info(&dev->dev, "bridge configuration invalid ([bus %02x-%02x]), reconfiguring\n",
 791                          secondary, subordinate);
 792                 broken = 1;
 793         }
 794
 795         /* Disable MasterAbortMode during probing to avoid reporting
 796            of bus errors (in some architectures) */
 797         pci_read_config_word(dev, PCI_BRIDGE_CONTROL, &bctl);
 798         pci_write_config_word(dev, PCI_BRIDGE_CONTROL,
 799                               bctl & ~PCI_BRIDGE_CTL_MASTER_ABORT);
 800
 801         pci_enable_crs(dev);
 802
 803         if ((secondary || subordinate) && !pcibios_assign_all_busses() &&
 804             !is_cardbus && !broken) {
 805                 unsigned int cmax;
 806                 /*
 807                  * Bus already configured by firmware, process it in the first
 808                  * pass and just note the configuration.
 809                  */
 810                 if (pass)
 811                         goto out;
 812
 813                 /*
 814                  * The bus might already exist for two reasons: Either we are
 815                  * rescanning the bus or the bus is reachable through more than
 816                  * one bridge. The second case can happen with the i450NX
 817                  * chipset.
 818                  */
 819                 child = pci_find_bus(pci_domain_nr(bus), secondary);
 820                 if (!child) {
 821                         child = pci_add_new_bus(bus, dev, secondary);
 822                         if (!child)
 823                                 goto out;
 824                         child->primary = primary;
 825                         pci_bus_insert_busn_res(child, secondary, subordinate);
 826                         child->bridge_ctl = bctl;
 827                 }
 828
 829                 cmax = pci_scan_child_bus(child);
 830                 if (cmax > subordinate)
 831                         dev_warn(&dev->dev, "bridge has subordinate %02x but max busn %02x\n",
 832                                  subordinate, cmax);
 833                 /* subordinate should equal child->busn_res.end */
 834                 if (subordinate > max)
 835                         max = subordinate;
 836         } else {
 837                 /*
 838                  * We need to assign a number to this bus which we always
 839                  * do in the second pass.
 840                  */
 841                 if (!pass) {
 842                         if (pcibios_assign_all_busses() || broken || is_cardbus)
 843                                 /* Temporarily disable forwarding of the
 844                                    configuration cycles on all bridges in
 845                                    this bus segment to avoid possible
 846                                    conflicts in the second pass between two
 847                                    bridges programmed with overlapping
 848                                    bus ranges. */
 849                                 pci_write_config_dword(dev, PCI_PRIMARY_BUS,
 850                                                        buses & ~0xffffff);
 851                         goto out;
 852                 }
 853
 854                 /* Clear errors */
 855                 pci_write_config_word(dev, PCI_STATUS, 0xffff);
 856
 857                 /* Prevent assigning a bus number that already exists.
 858                  * This can happen when a bridge is hot-plugged, so in
 859                  * this case we only re-scan this bus. */
 860                 child = pci_find_bus(pci_domain_nr(bus), max+1);
 861                 if (!child) {
 862                         child = pci_add_new_bus(bus, dev, max+1);
 863                         if (!child)
 864                                 goto out;
 865                         pci_bus_insert_busn_res(child, max+1, 0xff);
 866                 }
 867                 max++;
 868                 buses = (buses & 0xff000000)
 869                       | ((unsigned int)(child->primary)     <<  0)
 870                       | ((unsigned int)(child->busn_res.start)   <<  8)
 871                       | ((unsigned int)(child->busn_res.end) << 16);
 872
 873                 /*
 874                  * yenta.c forces a secondary latency timer of 176.
 875                  * Copy that behaviour here.
 876                  */
 877                 if (is_cardbus) {
 878                         buses &= ~0xff000000;
 879                         buses |= CARDBUS_LATENCY_TIMER << 24;
 880                 }
 881
 882                 /*
 883                  * We need to blast all three values with a single write.
 884                  */
 885                 pci_write_config_dword(dev, PCI_PRIMARY_BUS, buses);
 886
 887                 if (!is_cardbus) {
 888                         child->bridge_ctl = bctl;
 889                         max = pci_scan_child_bus(child);
 890                 } else {
 891                         /*
 892                          * For CardBus bridges, we leave 4 bus numbers
 893                          * as cards with a PCI-to-PCI bridge can be
 894                          * inserted later.
 895                          */
 896                         for (i = 0; i < CARDBUS_RESERVE_BUSNR; i++) {
 897                                 struct pci_bus *parent = bus;
 898                                 if (pci_find_bus(pci_domain_nr(bus),
 899                                                         max+i+1))
 900                                         break;
 901                                 while (parent->parent) {
 902                                         if ((!pcibios_assign_all_busses()) &&
 903                                             (parent->busn_res.end > max) &&
 904                                             (parent->busn_res.end <= max+i)) {
 905                                                 j = 1;
 906                                         }
 907                                         parent = parent->parent;
 908                                 }
 909                                 if (j) {
 910                                         /*
 911                                          * Often, there are two cardbus bridges
 912                                          * -- try to leave one valid bus number
 913                                          * for each one.
 914                                          */
 915                                         i /= 2;
 916                                         break;
 917                                 }
 918                         }
 919                         max += i;
 920                 }
 921                 /*
 922                  * Set the subordinate bus number to its real value.
 923                  */
 924                 pci_bus_update_busn_res_end(child, max);
 925                 pci_write_config_byte(dev, PCI_SUBORDINATE_BUS, max);
 926         }
 927
 928         sprintf(child->name,
 929                 (is_cardbus ? "PCI CardBus %04x:%02x" : "PCI Bus %04x:%02x"),
 930                 pci_domain_nr(bus), child->number);
 931
 932         /* Has only triggered on CardBus, fixup is in yenta_socket */
 933         while (bus->parent) {
 934                 if ((child->busn_res.end > bus->busn_res.end) ||
 935                     (child->number > bus->busn_res.end) ||
 936                     (child->number < bus->number) ||
 937                     (child->busn_res.end < bus->number)) {
 938                         dev_info(&child->dev, "%pR %s hidden behind%s bridge %s %pR\n",
 939                                 &child->busn_res,
 940                                 (bus->number > child->busn_res.end &&
 941                                  bus->busn_res.end < child->number) ?
 942                                         "wholly" : "partially",
 943                                 bus->self->transparent ? " transparent" : "",
 944                                 dev_name(&bus->dev),
 945                                 &bus->busn_res);
 946                 }
 947                 bus = bus->parent;
 948         }
 949
 950 out:
 951         pci_write_config_word(dev, PCI_BRIDGE_CONTROL, bctl);
 952
 953         return max;
 954 }
 955 EXPORT_SYMBOL(pci_scan_bridge);
 956
 957 /*
 958  * Read interrupt line and base address registers.
 959  * The architecture-dependent code can tweak these, of course.
 960  */
 961 static void pci_read_irq(struct pci_dev *dev)
 962 {
 963         unsigned char irq;
 964
 965         pci_read_config_byte(dev, PCI_INTERRUPT_PIN, &irq);
 966         dev->pin = irq;
 967         if (irq)
 968                 pci_read_config_byte(dev, PCI_INTERRUPT_LINE, &irq);
 969         dev->irq = irq;
 970 }
 971
 972 void set_pcie_port_type(struct pci_dev *pdev)
 973 {
 974         int pos;
 975         u16 reg16;
 976
 977         pos = pci_find_capability(pdev, PCI_CAP_ID_EXP);
 978         if (!pos)
 979                 return;
 980         pdev->pcie_cap = pos;
 981         pci_read_config_word(pdev, pos + PCI_EXP_FLAGS, &reg16);
 982         pdev->pcie_flags_reg = reg16;
 983         pci_read_config_word(pdev, pos + PCI_EXP_DEVCAP, &reg16);
 984         pdev->pcie_mpss = reg16 & PCI_EXP_DEVCAP_PAYLOAD;
 985 }
 986
 987 void set_pcie_hotplug_bridge(struct pci_dev *pdev)
 988 {
 989         u32 reg32;
 990
 991         pcie_capability_read_dword(pdev, PCI_EXP_SLTCAP, &reg32);
 992         if (reg32 & PCI_EXP_SLTCAP_HPC)
 993                 pdev->is_hotplug_bridge = 1;
 994 }
 995
 996 /**
 997  * pci_ext_cfg_is_aliased - is ext config space just an alias of std config?
 998  * @dev: PCI device
 999  *
1000  * PCI Express to PCI/PCI-X Bridge Specification, rev 1.0, 4.1.4 says that
1001  * when forwarding a type1 configuration request the bridge must check that
1002  * the extended register address field is zero.  The bridge is not permitted
1003  * to forward the transactions and must handle it as an Unsupported Request.
1004  * Some bridges do not follow this rule and simply drop the extended register
1005  * bits, resulting in the standard config space being aliased, every 256
1006  * bytes across the entire configuration space.  Test for this condition by
1007  * comparing the first dword of each potential alias to the vendor/device ID.
1008  * Known offenders:
1009  *   ASM1083/1085 PCIe-to-PCI Reversible Bridge (1b21:1080, rev 01 & 03)
1010  *   AMD/ATI SBx00 PCI to PCI Bridge (1002:4384, rev 40)
1011  */
1012 static bool pci_ext_cfg_is_aliased(struct pci_dev *dev)
1013 {
1014 #ifdef CONFIG_PCI_QUIRKS
1015         int pos;
1016         u32 header, tmp;
1017
1018         pci_read_config_dword(dev, PCI_VENDOR_ID, &header);
1019
1020         for (pos = PCI_CFG_SPACE_SIZE;
1021              pos < PCI_CFG_SPACE_EXP_SIZE; pos += PCI_CFG_SPACE_SIZE) {
1022                 if (pci_read_config_dword(dev, pos, &tmp) != PCIBIOS_SUCCESSFUL
1023                     || header != tmp)
1024                         return false;
1025         }
1026
1027         return true;
1028 #else
1029         return false;
1030 #endif
1031 }
1032
1033 /**
1034  * pci_cfg_space_size - get the configuration space size of the PCI device.
1035  * @dev: PCI device
1036  *
1037  * Regular PCI devices have 256 bytes, but PCI-X 2 and PCI Express devices
1038  * have 4096 bytes.  Even if the device is capable, that doesn't mean we can
1039  * access it.  Maybe we don't have a way to generate extended config space
1040  * accesses, or the device is behind a reverse Express bridge.  So we try
1041  * reading the dword at 0x100 which must either be 0 or a valid extended
1042  * capability header.
1043  */
1044 static int pci_cfg_space_size_ext(struct pci_dev *dev)
1045 {
1046         u32 status;
1047         int pos = PCI_CFG_SPACE_SIZE;
1048
1049         if (pci_read_config_dword(dev, pos, &status) != PCIBIOS_SUCCESSFUL)
1050                 goto fail;
1051         if (status == 0xffffffff || pci_ext_cfg_is_aliased(dev))
1052                 goto fail;
1053
1054         return PCI_CFG_SPACE_EXP_SIZE;
1055
1056  fail:
1057         return PCI_CFG_SPACE_SIZE;
1058 }
1059
1060 int pci_cfg_space_size(struct pci_dev *dev)
1061 {
1062         int pos;
1063         u32 status;
1064         u16 class;
1065
1066         class = dev->class >> 8;
1067         if (class == PCI_CLASS_BRIDGE_HOST)
1068                 return pci_cfg_space_size_ext(dev);
1069
1070         if (!pci_is_pcie(dev)) {
1071                 pos = pci_find_capability(dev, PCI_CAP_ID_PCIX);
1072                 if (!pos)
1073                         goto fail;
1074
1075                 pci_read_config_dword(dev, pos + PCI_X_STATUS, &status);
1076                 if (!(status & (PCI_X_STATUS_266MHZ | PCI_X_STATUS_533MHZ)))
1077                         goto fail;
1078         }
1079
1080         return pci_cfg_space_size_ext(dev);
1081
1082  fail:
1083         return PCI_CFG_SPACE_SIZE;
1084 }
1085
1086 #define LEGACY_IO_RESOURCE      (IORESOURCE_IO | IORESOURCE_PCI_FIXED)
1087
1088 static void pci_msi_setup_pci_dev(struct pci_dev *dev)
1089 {
1090         /*
1091          * Disable the MSI hardware to avoid screaming interrupts
1092          * during boot.  This is the power on reset default so
1093          * usually this should be a noop.
1094          */
1095         dev->msi_cap = pci_find_capability(dev, PCI_CAP_ID_MSI);
1096         if (dev->msi_cap)
1097                 pci_msi_set_enable(dev, 0);
1098
1099         dev->msix_cap = pci_find_capability(dev, PCI_CAP_ID_MSIX);
1100         if (dev->msix_cap)
1101                 pci_msix_clear_and_set_ctrl(dev, PCI_MSIX_FLAGS_ENABLE, 0);
1102 }
1103
1104 /**
1105  * pci_setup_device - fill in class and map information of a device
1106  * @dev: the device structure to fill
1107  *
1108  * Initialize the device structure with information about the device's
1109  * vendor,class,memory and IO-space addresses,IRQ lines etc.
1110  * Called at initialisation of the PCI subsystem and by CardBus services.
1111  * Returns 0 on success and negative if unknown type of device (not normal,
1112  * bridge or CardBus).
1113  */
1114 int pci_setup_device(struct pci_dev *dev)
1115 {
1116         u32 class;
1117         u8 hdr_type;
1118         struct pci_slot *slot;
1119         int pos = 0;
1120         struct pci_bus_region region;
1121         struct resource *res;
1122
1123         if (pci_read_config_byte(dev, PCI_HEADER_TYPE, &hdr_type))
1124                 return -EIO;
1125
1126         dev->sysdata = dev->bus->sysdata;
1127         dev->dev.parent = dev->bus->bridge;
1128         dev->dev.bus = &pci_bus_type;
1129         dev->hdr_type = hdr_type & 0x7f;
1130         dev->multifunction = !!(hdr_type & 0x80);
1131         dev->error_state = pci_channel_io_normal;
1132         set_pcie_port_type(dev);
1133
1134         list_for_each_entry(slot, &dev->bus->slots, list)
1135                 if (PCI_SLOT(dev->devfn) == slot->number)
1136                         dev->slot = slot;
1137
1138         /* Assume 32-bit PCI; let 64-bit PCI cards (which are far rarer)
1139            set this higher, assuming the system even supports it.  */
1140         dev->dma_mask = 0xffffffff;
1141
1142         dev_set_name(&dev->dev, "%04x:%02x:%02x.%d", pci_domain_nr(dev->bus),
1143                      dev->bus->number, PCI_SLOT(dev->devfn),
1144                      PCI_FUNC(dev->devfn));
1145
1146         pci_read_config_dword(dev, PCI_CLASS_REVISION, &class);
1147         dev->revision = class & 0xff;
1148         dev->class = class >> 8;                    /* upper 3 bytes */
1149
1150         dev_printk(KERN_DEBUG, &dev->dev, "[%04x:%04x] type %02x class %#08x\n",
1151                    dev->vendor, dev->device, dev->hdr_type, dev->class);
1152
1153         /* need to have dev->class ready */
1154         dev->cfg_size = pci_cfg_space_size(dev);
1155
1156         /* "Unknown power state" */
1157         dev->current_state = PCI_UNKNOWN;
1158
1159         pci_msi_setup_pci_dev(dev);
1160
1161         /* Early fixups, before probing the BARs */
1162         pci_fixup_device(pci_fixup_early, dev);
1163         /* device class may be changed after fixup */
1164         class = dev->class >> 8;
1165
1166         switch (dev->hdr_type) {                    /* header type */
1167         case PCI_HEADER_TYPE_NORMAL:                /* standard header */
1168                 if (class == PCI_CLASS_BRIDGE_PCI)
1169                         goto bad;
1170                 pci_read_irq(dev);
1171                 pci_read_bases(dev, 6, PCI_ROM_ADDRESS);
1172                 pci_read_config_word(dev, PCI_SUBSYSTEM_VENDOR_ID, &dev->subsystem_vendor);
1173                 pci_read_config_word(dev, PCI_SUBSYSTEM_ID, &dev->subsystem_device);
1174
1175                 /*
1176                  * Do the ugly legacy mode stuff here rather than broken chip
1177                  * quirk code. Legacy mode ATA controllers have fixed
1178                  * addresses. These are not always echoed in BAR0-3, and
1179                  * BAR0-3 in a few cases contain junk!
1180                  */
1181                 if (class == PCI_CLASS_STORAGE_IDE) {
1182                         u8 progif;
1183                         pci_read_config_byte(dev, PCI_CLASS_PROG, &progif);
1184                         if ((progif & 1) == 0) {
1185                                 region.start = 0x1F0;
1186                                 region.end = 0x1F7;
1187                                 res = &dev->resource[0];
1188                                 res->flags = LEGACY_IO_RESOURCE;
1189                                 pcibios_bus_to_resource(dev->bus, res, &region);
1190                                 dev_info(&dev->dev, "legacy IDE quirk: reg 0x10: %pR\n",
1191                                          res);
1192                                 region.start = 0x3F6;
1193                                 region.end = 0x3F6;
1194                                 res = &dev->resource[1];
1195                                 res->flags = LEGACY_IO_RESOURCE;
1196                                 pcibios_bus_to_resource(dev->bus, res, &region);
1197                                 dev_info(&dev->dev, "legacy IDE quirk: reg 0x14: %pR\n",
1198                                          res);
1199                         }
1200                         if ((progif & 4) == 0) {
1201                                 region.start = 0x170;
1202                                 region.end = 0x177;
1203                                 res = &dev->resource[2];
1204                                 res->flags = LEGACY_IO_RESOURCE;
1205                                 pcibios_bus_to_resource(dev->bus, res, &region);
1206                                 dev_info(&dev->dev, "legacy IDE quirk: reg 0x18: %pR\n",
1207                                          res);
1208                                 region.start = 0x376;
1209                                 region.end = 0x376;
1210                                 res = &dev->resource[3];
1211                                 res->flags = LEGACY_IO_RESOURCE;
1212                                 pcibios_bus_to_resource(dev->bus, res, &region);
1213                                 dev_info(&dev->dev, "legacy IDE quirk: reg 0x1c: %pR\n",
1214                                          res);
1215                         }
1216                 }
1217                 break;
1218
1219         case PCI_HEADER_TYPE_BRIDGE:                /* bridge header */
1220                 if (class != PCI_CLASS_BRIDGE_PCI)
1221                         goto bad;
1222                 /* The PCI-to-PCI bridge spec requires that subtractive
1223                    decoding (i.e. transparent) bridge must have programming
1224                    interface code of 0x01. */
1225                 pci_read_irq(dev);
1226                 dev->transparent = ((dev->class & 0xff) == 1);
1227                 pci_read_bases(dev, 2, PCI_ROM_ADDRESS1);
1228                 set_pcie_hotplug_bridge(dev);
1229                 pos = pci_find_capability(dev, PCI_CAP_ID_SSVID);
1230                 if (pos) {
1231                         pci_read_config_word(dev, pos + PCI_SSVID_VENDOR_ID, &dev->subsystem_vendor);
1232                         pci_read_config_word(dev, pos + PCI_SSVID_DEVICE_ID, &dev->subsystem_device);
1233                 }
1234                 break;
1235
1236         case PCI_HEADER_TYPE_CARDBUS:               /* CardBus bridge header */
1237                 if (class != PCI_CLASS_BRIDGE_CARDBUS)
1238                         goto bad;
1239                 pci_read_irq(dev);
1240                 pci_read_bases(dev, 1, 0);
1241                 pci_read_config_word(dev, PCI_CB_SUBSYSTEM_VENDOR_ID, &dev->subsystem_vendor);
1242                 pci_read_config_word(dev, PCI_CB_SUBSYSTEM_ID, &dev->subsystem_device);
1243                 break;
1244
1245         default:                                    /* unknown header */
1246                 dev_err(&dev->dev, "unknown header type %02x, ignoring device\n",
1247                         dev->hdr_type);
1248                 return -EIO;
1249
1250         bad:
1251                 dev_err(&dev->dev, "ignoring class %#08x (doesn't match header type %02x)\n",
1252                         dev->class, dev->hdr_type);
1253                 dev->class = PCI_CLASS_NOT_DEFINED;
1254         }
1255
1256         /* We found a fine healthy device, go go go... */
1257         return 0;
1258 }
1259
1260 static struct hpp_type0 pci_default_type0 = {
1261         .revision = 1,
1262         .cache_line_size = 8,
1263         .latency_timer = 0x40,
1264         .enable_serr = 0,
1265         .enable_perr = 0,
1266 };
1267
1268 static void program_hpp_type0(struct pci_dev *dev, struct hpp_type0 *hpp)
1269 {
1270         u16 pci_cmd, pci_bctl;
1271
1272         if (!hpp)
1273                 hpp = &pci_default_type0;
1274
1275         if (hpp->revision > 1) {
1276                 dev_warn(&dev->dev,
1277                          "PCI settings rev %d not supported; using defaults\n",
1278                          hpp->revision);
1279                 hpp = &pci_default_type0;
1280         }
1281
1282         pci_write_config_byte(dev, PCI_CACHE_LINE_SIZE, hpp->cache_line_size);
1283         pci_write_config_byte(dev, PCI_LATENCY_TIMER, hpp->latency_timer);
1284         pci_read_config_word(dev, PCI_COMMAND, &pci_cmd);
1285         if (hpp->enable_serr)
1286                 pci_cmd |= PCI_COMMAND_SERR;
1287         if (hpp->enable_perr)
1288                 pci_cmd |= PCI_COMMAND_PARITY;
1289         pci_write_config_word(dev, PCI_COMMAND, pci_cmd);
1290
1291         /* Program bridge control value */
1292         if ((dev->class >> 8) == PCI_CLASS_BRIDGE_PCI) {
1293                 pci_write_config_byte(dev, PCI_SEC_LATENCY_TIMER,
1294                                       hpp->latency_timer);
1295                 pci_read_config_word(dev, PCI_BRIDGE_CONTROL, &pci_bctl);
1296                 if (hpp->enable_serr)
1297                         pci_bctl |= PCI_BRIDGE_CTL_SERR;
1298                 if (hpp->enable_perr)
1299                         pci_bctl |= PCI_BRIDGE_CTL_PARITY;
1300                 pci_write_config_word(dev, PCI_BRIDGE_CONTROL, pci_bctl);
1301         }
1302 }
1303
1304 static void program_hpp_type1(struct pci_dev *dev, struct hpp_type1 *hpp)
1305 {
1306         if (hpp)
1307                 dev_warn(&dev->dev, "PCI-X settings not supported\n");
1308 }
1309
1310 static void program_hpp_type2(struct pci_dev *dev, struct hpp_type2 *hpp)
1311 {
1312         int pos;
1313         u32 reg32;
1314
1315         if (!hpp)
1316                 return;
1317
1318         if (hpp->revision > 1) {
1319                 dev_warn(&dev->dev, "PCIe settings rev %d not supported\n",
1320                          hpp->revision);
1321                 return;
1322         }
1323
1324         /*
1325          * Don't allow _HPX to change MPS or MRRS settings.  We manage
1326          * those to make sure they're consistent with the rest of the
1327          * platform.
1328          */
1329         hpp->pci_exp_devctl_and |= PCI_EXP_DEVCTL_PAYLOAD |
1330                                     PCI_EXP_DEVCTL_READRQ;
1331         hpp->pci_exp_devctl_or &= ~(PCI_EXP_DEVCTL_PAYLOAD |
1332                                     PCI_EXP_DEVCTL_READRQ);
1333
1334         /* Initialize Device Control Register */
1335         pcie_capability_clear_and_set_word(dev, PCI_EXP_DEVCTL,
1336                         ~hpp->pci_exp_devctl_and, hpp->pci_exp_devctl_or);
1337
1338         /* Initialize Link Control Register */
1339         if (pcie_cap_has_lnkctl(dev))
1340                 pcie_capability_clear_and_set_word(dev, PCI_EXP_LNKCTL,
1341                         ~hpp->pci_exp_lnkctl_and, hpp->pci_exp_lnkctl_or);
1342
1343         /* Find Advanced Error Reporting Enhanced Capability */
1344         pos = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_ERR);
1345         if (!pos)
1346                 return;
1347
1348         /* Initialize Uncorrectable Error Mask Register */
1349         pci_read_config_dword(dev, pos + PCI_ERR_UNCOR_MASK, &reg32);
1350         reg32 = (reg32 & hpp->unc_err_mask_and) | hpp->unc_err_mask_or;
1351         pci_write_config_dword(dev, pos + PCI_ERR_UNCOR_MASK, reg32);
1352
1353         /* Initialize Uncorrectable Error Severity Register */
1354         pci_read_config_dword(dev, pos + PCI_ERR_UNCOR_SEVER, &reg32);
1355         reg32 = (reg32 & hpp->unc_err_sever_and) | hpp->unc_err_sever_or;
1356         pci_write_config_dword(dev, pos + PCI_ERR_UNCOR_SEVER, reg32);
1357
1358         /* Initialize Correctable Error Mask Register */
1359         pci_read_config_dword(dev, pos + PCI_ERR_COR_MASK, &reg32);
1360         reg32 = (reg32 & hpp->cor_err_mask_and) | hpp->cor_err_mask_or;
1361         pci_write_config_dword(dev, pos + PCI_ERR_COR_MASK, reg32);
1362
1363         /* Initialize Advanced Error Capabilities and Control Register */
1364         pci_read_config_dword(dev, pos + PCI_ERR_CAP, &reg32);
1365         reg32 = (reg32 & hpp->adv_err_cap_and) | hpp->adv_err_cap_or;
1366         pci_write_config_dword(dev, pos + PCI_ERR_CAP, reg32);
1367
1368         /*
1369          * FIXME: The following two registers are not supported yet.
1370          *
1371          *   o Secondary Uncorrectable Error Severity Register
1372          *   o Secondary Uncorrectable Error Mask Register
1373          */
1374 }
1375
1376 static void pci_configure_device(struct pci_dev *dev)
1377 {
1378         struct hotplug_params hpp;
1379         int ret;
1380
1381         memset(&hpp, 0, sizeof(hpp));
1382         ret = pci_get_hp_params(dev, &hpp);
1383         if (ret)
1384                 return;
1385
1386         program_hpp_type2(dev, hpp.t2);
1387         program_hpp_type1(dev, hpp.t1);
1388         program_hpp_type0(dev, hpp.t0);
1389 }
1390
1391 static void pci_release_capabilities(struct pci_dev *dev)
1392 {
1393         pci_vpd_release(dev);
1394         pci_iov_release(dev);
1395         pci_free_cap_save_buffers(dev);
1396 }
1397
1398 /**
1399  * pci_release_dev - free a pci device structure when all users of it are finished.
1400  * @dev: device that's been disconnected
1401  *
1402  * Will be called only by the device core when all users of this pci device are
1403  * done.
1404  */
1405 static void pci_release_dev(struct device *dev)
1406 {
1407         struct pci_dev *pci_dev;
1408
1409         pci_dev = to_pci_dev(dev);
1410         pci_release_capabilities(pci_dev);
1411         pci_release_of_node(pci_dev);
1412         pcibios_release_device(pci_dev);
1413         pci_bus_put(pci_dev->bus);
1414         kfree(pci_dev->driver_override);
1415         kfree(pci_dev);
1416 }
1417
1418 struct pci_dev *pci_alloc_dev(struct pci_bus *bus)
1419 {
1420         struct pci_dev *dev;
1421
1422         dev = kzalloc(sizeof(struct pci_dev), GFP_KERNEL);
1423         if (!dev)
1424                 return NULL;
1425
1426         INIT_LIST_HEAD(&dev->bus_list);
1427         dev->dev.type = &pci_dev_type;
1428         dev->bus = pci_bus_get(bus);
1429
1430         return dev;
1431 }
1432 EXPORT_SYMBOL(pci_alloc_dev);
1433
1434 bool pci_bus_read_dev_vendor_id(struct pci_bus *bus, int devfn, u32 *l,
1435                                 int crs_timeout)
1436 {
1437         int delay = 1;
1438
1439         if (pci_bus_read_config_dword(bus, devfn, PCI_VENDOR_ID, l))
1440                 return false;
1441
1442         /* some broken boards return 0 or ~0 if a slot is empty: */
1443         if (*l == 0xffffffff || *l == 0x00000000 ||
1444             *l == 0x0000ffff || *l == 0xffff0000)
1445                 return false;
1446
1447         /*
1448          * Configuration Request Retry Status.  Some root ports return the
1449          * actual device ID instead of the synthetic ID (0xFFFF) required
1450          * by the PCIe spec.  Ignore the device ID and only check for
1451          * (vendor id == 1).
1452          */
1453         while ((*l & 0xffff) == 0x0001) {
1454                 if (!crs_timeout)
1455                         return false;
1456
1457                 msleep(delay);
1458                 delay *= 2;
1459                 if (pci_bus_read_config_dword(bus, devfn, PCI_VENDOR_ID, l))
1460                         return false;
1461                 /* Card hasn't responded in 60 seconds?  Must be stuck. */
1462                 if (delay > crs_timeout) {
1463                         printk(KERN_WARNING "pci %04x:%02x:%02x.%d: not responding\n",
1464                                pci_domain_nr(bus), bus->number, PCI_SLOT(devfn),
1465                                PCI_FUNC(devfn));
1466                         return false;
1467                 }
1468         }
1469
1470         return true;
1471 }
1472 EXPORT_SYMBOL(pci_bus_read_dev_vendor_id);
1473
1474 /*
1475  * Read the config data for a PCI device, sanity-check it
1476  * and fill in the dev structure...
1477  */
1478 static struct pci_dev *pci_scan_device(struct pci_bus *bus, int devfn)
1479 {
1480         struct pci_dev *dev;
1481         u32 l;
1482
1483         if (!pci_bus_read_dev_vendor_id(bus, devfn, &l, 60*1000))
1484                 return NULL;
1485
1486         dev = pci_alloc_dev(bus);
1487         if (!dev)
1488                 return NULL;
1489
1490         dev->devfn = devfn;
1491         dev->vendor = l & 0xffff;
1492         dev->device = (l >> 16) & 0xffff;
1493
1494         pci_set_of_node(dev);
1495
1496         if (pci_setup_device(dev)) {
1497                 pci_bus_put(dev->bus);
1498                 kfree(dev);
1499                 return NULL;
1500         }
1501
1502         return dev;
1503 }
1504
1505 static void pci_init_capabilities(struct pci_dev *dev)
1506 {
1507         /* MSI/MSI-X list */
1508         pci_msi_init_pci_dev(dev);
1509
1510         /* Buffers for saving PCIe and PCI-X capabilities */
1511         pci_allocate_cap_save_buffers(dev);
1512
1513         /* Power Management */
1514         pci_pm_init(dev);
1515
1516         /* Vital Product Data */
1517         pci_vpd_pci22_init(dev);
1518
1519         /* Alternative Routing-ID Forwarding */
1520         pci_configure_ari(dev);
1521
1522         /* Single Root I/O Virtualization */
1523         pci_iov_init(dev);
1524
1525         /* Enable ACS P2P upstream forwarding */
1526         pci_enable_acs(dev);
1527 }
1528
1529 void pci_device_add(struct pci_dev *dev, struct pci_bus *bus)
1530 {
1531         int ret;
1532
1533         pci_configure_device(dev);
1534
1535         device_initialize(&dev->dev);
1536         dev->dev.release = pci_release_dev;
1537
1538         set_dev_node(&dev->dev, pcibus_to_node(bus));
1539         dev->dev.dma_mask = &dev->dma_mask;
1540         dev->dev.dma_parms = &dev->dma_parms;
1541         dev->dev.coherent_dma_mask = 0xffffffffull;
1542         of_pci_dma_configure(dev);
1543
1544         pci_set_dma_max_seg_size(dev, 65536);
1545         pci_set_dma_seg_boundary(dev, 0xffffffff);
1546
1547         /* Fix up broken headers */
1548         pci_fixup_device(pci_fixup_header, dev);
1549
1550         /* moved out from quirk header fixup code */
1551         pci_reassigndev_resource_alignment(dev);
1552
1553         /* Clear the state_saved flag. */
1554         dev->state_saved = false;
1555
1556         /* Initialize various capabilities */
1557         pci_init_capabilities(dev);
1558
1559         /*
1560          * Add the device to our list of discovered devices
1561          * and the bus list for fixup functions, etc.
1562          */
1563         down_write(&pci_bus_sem);
1564         list_add_tail(&dev->bus_list, &bus->devices);
1565         up_write(&pci_bus_sem);
1566
1567         ret = pcibios_add_device(dev);
1568         WARN_ON(ret < 0);
1569
1570         /* Notifier could use PCI capabilities */
1571         dev->match_driver = false;
1572         ret = device_add(&dev->dev);
1573         WARN_ON(ret < 0);
1574 }
1575
1576 struct pci_dev *pci_scan_single_device(struct pci_bus *bus, int devfn)
1577 {
1578         struct pci_dev *dev;
1579
1580         dev = pci_get_slot(bus, devfn);
1581         if (dev) {
1582                 pci_dev_put(dev);
1583                 return dev;
1584         }
1585
1586         dev = pci_scan_device(bus, devfn);
1587         if (!dev)
1588                 return NULL;
1589
1590         pci_device_add(dev, bus);
1591
1592         return dev;
1593 }
1594 EXPORT_SYMBOL(pci_scan_single_device);
1595
1596 static unsigned next_fn(struct pci_bus *bus, struct pci_dev *dev, unsigned fn)
1597 {
1598         int pos;
1599         u16 cap = 0;
1600         unsigned next_fn;
1601
1602         if (pci_ari_enabled(bus)) {
1603                 if (!dev)
1604                         return 0;
1605                 pos = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_ARI);
1606                 if (!pos)
1607                         return 0;
1608
1609                 pci_read_config_word(dev, pos + PCI_ARI_CAP, &cap);
1610                 next_fn = PCI_ARI_CAP_NFN(cap);
1611                 if (next_fn <= fn)
1612                         return 0;       /* protect against malformed list */
1613
1614                 return next_fn;
1615         }
1616
1617         /* dev may be NULL for non-contiguous multifunction devices */
1618         if (!dev || dev->multifunction)
1619                 return (fn + 1) % 8;
1620
1621         return 0;
1622 }
1623
1624 static int only_one_child(struct pci_bus *bus)
1625 {
1626         struct pci_dev *parent = bus->self;
1627
1628         if (!parent || !pci_is_pcie(parent))
1629                 return 0;
1630         if (pci_pcie_type(parent) == PCI_EXP_TYPE_ROOT_PORT)
1631                 return 1;
1632         if (pci_pcie_type(parent) == PCI_EXP_TYPE_DOWNSTREAM &&
1633             !pci_has_flag(PCI_SCAN_ALL_PCIE_DEVS))
1634                 return 1;
1635         return 0;
1636 }
1637
1638 /**
1639  * pci_scan_slot - scan a PCI slot on a bus for devices.
1640  * @bus: PCI bus to scan
1641  * @devfn: slot number to scan (must have zero function.)
1642  *
1643  * Scan a PCI slot on the specified PCI bus for devices, adding
1644  * discovered devices to the @bus->devices list.  New devices
1645  * will not have is_added set.
1646  *
1647  * Returns the number of new devices found.
1648  */
1649 int pci_scan_slot(struct pci_bus *bus, int devfn)
1650 {
1651         unsigned fn, nr = 0;
1652         struct pci_dev *dev;
1653
1654         if (only_one_child(bus) && (devfn > 0))
1655                 return 0; /* Already scanned the entire slot */
1656
1657         dev = pci_scan_single_device(bus, devfn);
1658         if (!dev)
1659                 return 0;
1660         if (!dev->is_added)
1661                 nr++;
1662
1663         for (fn = next_fn(bus, dev, 0); fn > 0; fn = next_fn(bus, dev, fn)) {
1664                 dev = pci_scan_single_device(bus, devfn + fn);
1665                 if (dev) {
1666                         if (!dev->is_added)
1667                                 nr++;
1668                         dev->multifunction = 1;
1669                 }
1670         }
1671
1672         /* only one slot has pcie device */
1673         if (bus->self && nr)
1674                 pcie_aspm_init_link_state(bus->self);
1675
1676         return nr;
1677 }
1678 EXPORT_SYMBOL(pci_scan_slot);
1679
1680 static int pcie_find_smpss(struct pci_dev *dev, void *data)
1681 {
1682         u8 *smpss = data;
1683
1684         if (!pci_is_pcie(dev))
1685                 return 0;
1686
1687         /*
1688          * We don't have a way to change MPS settings on devices that have
1689          * drivers attached.  A hot-added device might support only the minimum
1690          * MPS setting (MPS=128).  Therefore, if the fabric contains a bridge
1691          * where devices may be hot-added, we limit the fabric MPS to 128 so
1692          * hot-added devices will work correctly.
1693          *
1694          * However, if we hot-add a device to a slot directly below a Root
1695          * Port, it's impossible for there to be other existing devices below
1696          * the port.  We don't limit the MPS in this case because we can
1697          * reconfigure MPS on both the Root Port and the hot-added device,
1698          * and there are no other devices involved.
1699          *
1700          * Note that this PCIE_BUS_SAFE path assumes no peer-to-peer DMA.
1701          */
1702         if (dev->is_hotplug_bridge &&
1703             pci_pcie_type(dev) != PCI_EXP_TYPE_ROOT_PORT)
1704                 *smpss = 0;
1705
1706         if (*smpss > dev->pcie_mpss)
1707                 *smpss = dev->pcie_mpss;
1708
1709         return 0;
1710 }
1711
1712 static void pcie_write_mps(struct pci_dev *dev, int mps)
1713 {
1714         int rc;
1715
1716         if (pcie_bus_config == PCIE_BUS_PERFORMANCE) {
1717                 mps = 128 << dev->pcie_mpss;
1718
1719                 if (pci_pcie_type(dev) != PCI_EXP_TYPE_ROOT_PORT &&
1720                     dev->bus->self)
1721                         /* For "Performance", the assumption is made that
1722                          * downstream communication will never be larger than
1723                          * the MRRS.  So, the MPS only needs to be configured
1724                          * for the upstream communication.  This being the case,
1725                          * walk from the top down and set the MPS of the child
1726                          * to that of the parent bus.
1727                          *
1728                          * Configure the device MPS with the smaller of the
1729                          * device MPSS or the bridge MPS (which is assumed to be
1730                          * properly configured at this point to the largest
1731                          * allowable MPS based on its parent bus).
1732                          */
1733                         mps = min(mps, pcie_get_mps(dev->bus->self));
1734         }
1735
1736         rc = pcie_set_mps(dev, mps);
1737         if (rc)
1738                 dev_err(&dev->dev, "Failed attempting to set the MPS\n");
1739 }
1740
1741 static void pcie_write_mrrs(struct pci_dev *dev)
1742 {
1743         int rc, mrrs;
1744
1745         /* In the "safe" case, do not configure the MRRS.  There appear to be
1746          * issues with setting MRRS to 0 on a number of devices.
1747          */
1748         if (pcie_bus_config != PCIE_BUS_PERFORMANCE)
1749                 return;
1750
1751         /* For Max performance, the MRRS must be set to the largest supported
1752          * value.  However, it cannot be configured larger than the MPS the
1753          * device or the bus can support.  This should already be properly
1754          * configured by a prior call to pcie_write_mps.
1755          */
1756         mrrs = pcie_get_mps(dev);
1757
1758         /* MRRS is a R/W register.  Invalid values can be written, but a
1759          * subsequent read will verify if the value is acceptable or not.
1760          * If the MRRS value provided is not acceptable (e.g., too large),
1761          * shrink the value until it is acceptable to the HW.
1762          */
1763         while (mrrs != pcie_get_readrq(dev) && mrrs >= 128) {
1764                 rc = pcie_set_readrq(dev, mrrs);
1765                 if (!rc)
1766                         break;
1767
1768                 dev_warn(&dev->dev, "Failed attempting to set the MRRS\n");
1769                 mrrs /= 2;
1770         }
1771
1772         if (mrrs < 128)
1773                 dev_err(&dev->dev, "MRRS was unable to be configured with a safe value.  If problems are experienced, try running with pci=pcie_bus_safe\n");
1774 }
1775
1776 static void pcie_bus_detect_mps(struct pci_dev *dev)
1777 {
1778         struct pci_dev *bridge = dev->bus->self;
1779         int mps, p_mps;
1780
1781         if (!bridge)
1782                 return;
1783
1784         mps = pcie_get_mps(dev);
1785         p_mps = pcie_get_mps(bridge);
1786
1787         if (mps != p_mps)
1788                 dev_warn(&dev->dev, "Max Payload Size %d, but upstream %s set to %d; if necessary, use \"pci=pcie_bus_safe\" and report a bug\n",
1789                          mps, pci_name(bridge), p_mps);
1790 }
1791
1792 static int pcie_bus_configure_set(struct pci_dev *dev, void *data)
1793 {
1794         int mps, orig_mps;
1795
1796         if (!pci_is_pcie(dev))
1797                 return 0;
1798
1799         if (pcie_bus_config == PCIE_BUS_TUNE_OFF) {
1800                 pcie_bus_detect_mps(dev);
1801                 return 0;
1802         }
1803
1804         mps = 128 << *(u8 *)data;
1805         orig_mps = pcie_get_mps(dev);
1806
1807         pcie_write_mps(dev, mps);
1808         pcie_write_mrrs(dev);
1809
1810         dev_info(&dev->dev, "Max Payload Size set to %4d/%4d (was %4d), Max Read Rq %4d\n",
1811                  pcie_get_mps(dev), 128 << dev->pcie_mpss,
1812                  orig_mps, pcie_get_readrq(dev));
1813
1814         return 0;
1815 }
1816
1817 /* pcie_bus_configure_settings requires that pci_walk_bus work in a top-down,
1818  * parents then children fashion.  If this changes, then this code will not
1819  * work as designed.
1820  */
1821 void pcie_bus_configure_settings(struct pci_bus *bus)
1822 {
1823         u8 smpss = 0;
1824
1825         if (!bus->self)
1826                 return;
1827
1828         if (!pci_is_pcie(bus->self))
1829                 return;
1830
1831         /* FIXME - Peer to peer DMA is possible, though the endpoint would need
1832          * to be aware of the MPS of the destination.  To work around this,
1833          * simply force the MPS of the entire system to the smallest possible.
1834          */
1835         if (pcie_bus_config == PCIE_BUS_PEER2PEER)
1836                 smpss = 0;
1837
1838         if (pcie_bus_config == PCIE_BUS_SAFE) {
1839                 smpss = bus->self->pcie_mpss;
1840
1841                 pcie_find_smpss(bus->self, &smpss);
1842                 pci_walk_bus(bus, pcie_find_smpss, &smpss);
1843         }
1844
1845         pcie_bus_configure_set(bus->self, &smpss);
1846         pci_walk_bus(bus, pcie_bus_configure_set, &smpss);
1847 }
1848 EXPORT_SYMBOL_GPL(pcie_bus_configure_settings);
1849
1850 unsigned int pci_scan_child_bus(struct pci_bus *bus)
1851 {
1852         unsigned int devfn, pass, max = bus->busn_res.start;
1853         struct pci_dev *dev;
1854
1855         dev_dbg(&bus->dev, "scanning bus\n");
1856
1857         /* Go find them, Rover! */
1858         for (devfn = 0; devfn < 0x100; devfn += 8)
1859                 pci_scan_slot(bus, devfn);
1860
1861         /* Reserve buses for SR-IOV capability. */
1862         max += pci_iov_bus_range(bus);
1863
1864         /*
1865          * After performing arch-dependent fixup of the bus, look behind
1866          * all PCI-to-PCI bridges on this bus.
1867          */
1868         if (!bus->is_added) {
1869                 dev_dbg(&bus->dev, "fixups for bus\n");
1870                 pcibios_fixup_bus(bus);
1871                 bus->is_added = 1;
1872         }
1873
1874         for (pass = 0; pass < 2; pass++)
1875                 list_for_each_entry(dev, &bus->devices, bus_list) {
1876                         if (pci_is_bridge(dev))
1877                                 max = pci_scan_bridge(bus, dev, max, pass);
1878                 }
1879
1880         /*
1881          * We've scanned the bus and so we know all about what's on
1882          * the other side of any bridges that may be on this bus plus
1883          * any devices.
1884          *
1885          * Return how far we've got finding sub-buses.
1886          */
1887         dev_dbg(&bus->dev, "bus scan returning with max=%02x\n", max);
1888         return max;
1889 }
1890 EXPORT_SYMBOL_GPL(pci_scan_child_bus);
1891
1892 /**
1893  * pcibios_root_bridge_prepare - Platform-specific host bridge setup.
1894  * @bridge: Host bridge to set up.
1895  *
1896  * Default empty implementation.  Replace with an architecture-specific setup
1897  * routine, if necessary.
1898  */
1899 int __weak pcibios_root_bridge_prepare(struct pci_host_bridge *bridge)
1900 {
1901         return 0;
1902 }
1903
1904 void __weak pcibios_add_bus(struct pci_bus *bus)
1905 {
1906 }
1907
1908 void __weak pcibios_remove_bus(struct pci_bus *bus)
1909 {
1910 }
1911
1912 struct pci_bus *pci_create_root_bus(struct device *parent, int bus,
1913                 struct pci_ops *ops, void *sysdata, struct list_head *resources)
1914 {
1915         int error;
1916         struct pci_host_bridge *bridge;
1917         struct pci_bus *b, *b2;
1918         struct resource_entry *window, *n;
1919         struct resource *res;
1920         resource_size_t offset;
1921         char bus_addr[64];
1922         char *fmt;
1923
1924         b = pci_alloc_bus(NULL);
1925         if (!b)
1926                 return NULL;
1927
1928         b->sysdata = sysdata;
1929         b->ops = ops;
1930         b->number = b->busn_res.start = bus;
1931         pci_bus_assign_domain_nr(b, parent);
1932         b2 = pci_find_bus(pci_domain_nr(b), bus);
1933         if (b2) {
1934                 /* If we already got to this bus through a different bridge, ignore it */
1935                 dev_dbg(&b2->dev, "bus already known\n");
1936                 goto err_out;
1937         }
1938
1939         bridge = pci_alloc_host_bridge(b);
1940         if (!bridge)
1941                 goto err_out;
1942
1943         bridge->dev.parent = parent;
1944         bridge->dev.release = pci_release_host_bridge_dev;
1945         dev_set_name(&bridge->dev, "pci%04x:%02x", pci_domain_nr(b), bus);
1946         error = pcibios_root_bridge_prepare(bridge);
1947         if (error) {
1948                 kfree(bridge);
1949                 goto err_out;
1950         }
1951
1952         error = device_register(&bridge->dev);
1953         if (error) {
1954                 put_device(&bridge->dev);
1955                 goto err_out;
1956         }
1957         b->bridge = get_device(&bridge->dev);
1958         device_enable_async_suspend(b->bridge);
1959         pci_set_bus_of_node(b);
1960
1961         if (!parent)
1962                 set_dev_node(b->bridge, pcibus_to_node(b));
1963
1964         b->dev.class = &pcibus_class;
1965         b->dev.parent = b->bridge;
1966         dev_set_name(&b->dev, "%04x:%02x", pci_domain_nr(b), bus);
1967         error = device_register(&b->dev);
1968         if (error)
1969                 goto class_dev_reg_err;
1970
1971         pcibios_add_bus(b);
1972
1973         /* Create legacy_io and legacy_mem files for this bus */
1974         pci_create_legacy_files(b);
1975
1976         if (parent)
1977                 dev_info(parent, "PCI host bridge to bus %s\n", dev_name(&b->dev));
1978         else
1979                 printk(KERN_INFO "PCI host bridge to bus %s\n", dev_name(&b->dev));
1980
1981         /* Add initial resources to the bus */
1982         resource_list_for_each_entry_safe(window, n, resources) {
1983                 list_move_tail(&window->node, &bridge->windows);
1984                 res = window->res;
1985                 offset = window->offset;
1986                 if (res->flags & IORESOURCE_BUS)
1987                         pci_bus_insert_busn_res(b, bus, res->end);
1988                 else
1989                         pci_bus_add_resource(b, res, 0);
1990                 if (offset) {
1991                         if (resource_type(res) == IORESOURCE_IO)
1992                                 fmt = " (bus address [%#06llx-%#06llx])";
1993                         else
1994                                 fmt = " (bus address [%#010llx-%#010llx])";
1995                         snprintf(bus_addr, sizeof(bus_addr), fmt,
1996                                  (unsigned long long) (res->start - offset),
1997                                  (unsigned long long) (res->end - offset));
1998                 } else
1999                         bus_addr[0] = '\0';
2000                 dev_info(&b->dev, "root bus resource %pR%s\n", res, bus_addr);
2001         }
2002
2003         down_write(&pci_bus_sem);
2004         list_add_tail(&b->node, &pci_root_buses);
2005         up_write(&pci_bus_sem);
2006
2007         return b;
2008
2009 class_dev_reg_err:
2010         put_device(&bridge->dev);
2011         device_unregister(&bridge->dev);
2012 err_out:
2013         kfree(b);
2014         return NULL;
2015 }
2016 EXPORT_SYMBOL_GPL(pci_create_root_bus);
2017
2018 int pci_bus_insert_busn_res(struct pci_bus *b, int bus, int bus_max)
2019 {
2020         struct resource *res = &b->busn_res;
2021         struct resource *parent_res, *conflict;
2022
2023         res->start = bus;
2024         res->end = bus_max;
2025         res->flags = IORESOURCE_BUS;
2026
2027         if (!pci_is_root_bus(b))
2028                 parent_res = &b->parent->busn_res;
2029         else {
2030                 parent_res = get_pci_domain_busn_res(pci_domain_nr(b));
2031                 res->flags |= IORESOURCE_PCI_FIXED;
2032         }
2033
2034         conflict = request_resource_conflict(parent_res, res);
2035
2036         if (conflict)
2037                 dev_printk(KERN_DEBUG, &b->dev,
2038                            "busn_res: can not insert %pR under %s%pR (conflicts with %s %pR)\n",
2039                             res, pci_is_root_bus(b) ? "domain " : "",
2040                             parent_res, conflict->name, conflict);
2041
2042         return conflict == NULL;
2043 }
2044
2045 int pci_bus_update_busn_res_end(struct pci_bus *b, int bus_max)
2046 {
2047         struct resource *res = &b->busn_res;
2048         struct resource old_res = *res;
2049         resource_size_t size;
2050         int ret;
2051
2052         if (res->start > bus_max)
2053                 return -EINVAL;
2054
2055         size = bus_max - res->start + 1;
2056         ret = adjust_resource(res, res->start, size);
2057         dev_printk(KERN_DEBUG, &b->dev,
2058                         "busn_res: %pR end %s updated to %02x\n",
2059                         &old_res, ret ? "can not be" : "is", bus_max);
2060
2061         if (!ret && !res->parent)
2062                 pci_bus_insert_busn_res(b, res->start, res->end);
2063
2064         return ret;
2065 }
2066
2067 void pci_bus_release_busn_res(struct pci_bus *b)
2068 {
2069         struct resource *res = &b->busn_res;
2070         int ret;
2071
2072         if (!res->flags || !res->parent)
2073                 return;
2074
2075         ret = release_resource(res);
2076         dev_printk(KERN_DEBUG, &b->dev,
2077                         "busn_res: %pR %s released\n",
2078                         res, ret ? "can not be" : "is");
2079 }
2080
2081 struct pci_bus *pci_scan_root_bus(struct device *parent, int bus,
2082                 struct pci_ops *ops, void *sysdata, struct list_head *resources)
2083 {
2084         struct resource_entry *window;
2085         bool found = false;
2086         struct pci_bus *b;
2087         int max;
2088
2089         resource_list_for_each_entry(window, resources)
2090                 if (window->res->flags & IORESOURCE_BUS) {
2091                         found = true;
2092                         break;
2093                 }
2094
2095         b = pci_create_root_bus(parent, bus, ops, sysdata, resources);
2096         if (!b)
2097                 return NULL;
2098
2099         if (!found) {
2100                 dev_info(&b->dev,
2101                  "No busn resource found for root bus, will use [bus %02x-ff]\n",
2102                         bus);
2103                 pci_bus_insert_busn_res(b, bus, 255);
2104         }
2105
2106         max = pci_scan_child_bus(b);
2107
2108         if (!found)
2109                 pci_bus_update_busn_res_end(b, max);
2110
2111         return b;
2112 }
2113 EXPORT_SYMBOL(pci_scan_root_bus);
2114
2115 /* Deprecated; use pci_scan_root_bus() instead */
2116 struct pci_bus *pci_scan_bus_parented(struct device *parent,
2117                 int bus, struct pci_ops *ops, void *sysdata)
2118 {
2119         LIST_HEAD(resources);
2120         struct pci_bus *b;
2121
2122         pci_add_resource(&resources, &ioport_resource);
2123         pci_add_resource(&resources, &iomem_resource);
2124         pci_add_resource(&resources, &busn_resource);
2125         b = pci_create_root_bus(parent, bus, ops, sysdata, &resources);
2126         if (b)
2127                 pci_scan_child_bus(b);
2128         else
2129                 pci_free_resource_list(&resources);
2130         return b;
2131 }
2132 EXPORT_SYMBOL(pci_scan_bus_parented);
2133
2134 struct pci_bus *pci_scan_bus(int bus, struct pci_ops *ops,
2135                                         void *sysdata)
2136 {
2137         LIST_HEAD(resources);
2138         struct pci_bus *b;
2139
2140         pci_add_resource(&resources, &ioport_resource);
2141         pci_add_resource(&resources, &iomem_resource);
2142         pci_add_resource(&resources, &busn_resource);
2143         b = pci_create_root_bus(NULL, bus, ops, sysdata, &resources);
2144         if (b) {
2145                 pci_scan_child_bus(b);
2146         } else {
2147                 pci_free_resource_list(&resources);
2148         }
2149         return b;
2150 }
2151 EXPORT_SYMBOL(pci_scan_bus);
2152
2153 /**
2154  * pci_rescan_bus_bridge_resize - scan a PCI bus for devices.
2155  * @bridge: PCI bridge for the bus to scan
2156  *
2157  * Scan a PCI bus and child buses for new devices, add them,
2158  * and enable them, resizing bridge mmio/io resource if necessary
2159  * and possible.  The caller must ensure the child devices are already
2160  * removed for resizing to occur.
2161  *
2162  * Returns the max number of subordinate bus discovered.
2163  */
2164 unsigned int pci_rescan_bus_bridge_resize(struct pci_dev *bridge)
2165 {
2166         unsigned int max;
2167         struct pci_bus *bus = bridge->subordinate;
2168
2169         max = pci_scan_child_bus(bus);
2170
2171         pci_assign_unassigned_bridge_resources(bridge);
2172
2173         pci_bus_add_devices(bus);
2174
2175         return max;
2176 }
2177
2178 /**
2179  * pci_rescan_bus - scan a PCI bus for devices.
2180  * @bus: PCI bus to scan
2181  *
2182  * Scan a PCI bus and child buses for new devices, adds them,
2183  * and enables them.
2184  *
2185  * Returns the max number of subordinate bus discovered.
2186  */
2187 unsigned int pci_rescan_bus(struct pci_bus *bus)
2188 {
2189         unsigned int max;
2190
2191         max = pci_scan_child_bus(bus);
2192         pci_assign_unassigned_bus_resources(bus);
2193         pci_bus_add_devices(bus);
2194
2195         return max;
2196 }
2197 EXPORT_SYMBOL_GPL(pci_rescan_bus);
2198
2199 /*
2200  * pci_rescan_bus(), pci_rescan_bus_bridge_resize() and PCI device removal
2201  * routines should always be executed under this mutex.
2202  */
2203 static DEFINE_MUTEX(pci_rescan_remove_lock);
2204
2205 void pci_lock_rescan_remove(void)
2206 {
2207         mutex_lock(&pci_rescan_remove_lock);
2208 }
2209 EXPORT_SYMBOL_GPL(pci_lock_rescan_remove);
2210
2211 void pci_unlock_rescan_remove(void)
2212 {
2213         mutex_unlock(&pci_rescan_remove_lock);
2214 }
2215 EXPORT_SYMBOL_GPL(pci_unlock_rescan_remove);
2216
2217 static int __init pci_sort_bf_cmp(const struct device *d_a,
2218                                   const struct device *d_b)
2219 {
2220         const struct pci_dev *a = to_pci_dev(d_a);
2221         const struct pci_dev *b = to_pci_dev(d_b);
2222
2223         if      (pci_domain_nr(a->bus) < pci_domain_nr(b->bus)) return -1;
2224         else if (pci_domain_nr(a->bus) > pci_domain_nr(b->bus)) return  1;
2225
2226         if      (a->bus->number < b->bus->number) return -1;
2227         else if (a->bus->number > b->bus->number) return  1;
2228
2229         if      (a->devfn < b->devfn) return -1;
2230         else if (a->devfn > b->devfn) return  1;
2231
2232         return 0;
2233 }
2234
2235 void __init pci_sort_breadthfirst(void)
2236 {
2237         bus_sort_breadthfirst(&pci_bus_type, &pci_sort_bf_cmp);
2238 }