drivers/soc/tegra/pmc.c

   1 /*
   2  * drivers/soc/tegra/pmc.c
   3  *
   4  * Copyright (c) 2010 Google, Inc
   5  *
   6  * Author:
   7  *      Colin Cross <ccross@google.com>
   8  *
   9  * This software is licensed under the terms of the GNU General Public
  10  * License version 2, as published by the Free Software Foundation, and
  11  * may be copied, distributed, and modified under those terms.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  */
  19
  20 #define pr_fmt(fmt) "tegra-pmc: " fmt
  21
  22 #include <linux/kernel.h>
  23 #include <linux/clk.h>
  24 #include <linux/clk/tegra.h>
  25 #include <linux/debugfs.h>
  26 #include <linux/delay.h>
  27 #include <linux/err.h>
  28 #include <linux/export.h>
  29 #include <linux/init.h>
  30 #include <linux/io.h>
  31 #include <linux/of.h>
  32 #include <linux/of_address.h>
  33 #include <linux/platform_device.h>
  34 #include <linux/reboot.h>
  35 #include <linux/reset.h>
  36 #include <linux/seq_file.h>
  37 #include <linux/spinlock.h>
  38
  39 #include <soc/tegra/common.h>
  40 #include <soc/tegra/fuse.h>
  41 #include <soc/tegra/pmc.h>
  42
  43 #define PMC_CNTRL                       0x0
  44 #define  PMC_CNTRL_SYSCLK_POLARITY      (1 << 10)  /* sys clk polarity */
  45 #define  PMC_CNTRL_SYSCLK_OE            (1 << 11)  /* system clock enable */
  46 #define  PMC_CNTRL_SIDE_EFFECT_LP0      (1 << 14)  /* LP0 when CPU pwr gated */
  47 #define  PMC_CNTRL_CPU_PWRREQ_POLARITY  (1 << 15)  /* CPU pwr req polarity */
  48 #define  PMC_CNTRL_CPU_PWRREQ_OE        (1 << 16)  /* CPU pwr req enable */
  49 #define  PMC_CNTRL_INTR_POLARITY        (1 << 17)  /* inverts INTR polarity */
  50
  51 #define DPD_SAMPLE                      0x020
  52 #define  DPD_SAMPLE_ENABLE              (1 << 0)
  53 #define  DPD_SAMPLE_DISABLE             (0 << 0)
  54
  55 #define PWRGATE_TOGGLE                  0x30
  56 #define  PWRGATE_TOGGLE_START           (1 << 8)
  57
  58 #define REMOVE_CLAMPING                 0x34
  59
  60 #define PWRGATE_STATUS                  0x38
  61
  62 #define PMC_SCRATCH0                    0x50
  63 #define  PMC_SCRATCH0_MODE_RECOVERY     (1 << 31)
  64 #define  PMC_SCRATCH0_MODE_BOOTLOADER   (1 << 30)
  65 #define  PMC_SCRATCH0_MODE_RCM          (1 << 1)
  66 #define  PMC_SCRATCH0_MODE_MASK         (PMC_SCRATCH0_MODE_RECOVERY | \
  67                                          PMC_SCRATCH0_MODE_BOOTLOADER | \
  68                                          PMC_SCRATCH0_MODE_RCM)
  69
  70 #define PMC_CPUPWRGOOD_TIMER            0xc8
  71 #define PMC_CPUPWROFF_TIMER             0xcc
  72
  73 #define PMC_SCRATCH41                   0x140
  74
  75 #define PMC_SENSOR_CTRL                 0x1b0
  76 #define PMC_SENSOR_CTRL_SCRATCH_WRITE   (1 << 2)
  77 #define PMC_SENSOR_CTRL_ENABLE_RST      (1 << 1)
  78
  79 #define IO_DPD_REQ                      0x1b8
  80 #define  IO_DPD_REQ_CODE_IDLE           (0 << 30)
  81 #define  IO_DPD_REQ_CODE_OFF            (1 << 30)
  82 #define  IO_DPD_REQ_CODE_ON             (2 << 30)
  83 #define  IO_DPD_REQ_CODE_MASK           (3 << 30)
  84
  85 #define IO_DPD_STATUS                   0x1bc
  86 #define IO_DPD2_REQ                     0x1c0
  87 #define IO_DPD2_STATUS                  0x1c4
  88 #define SEL_DPD_TIM                     0x1c8
  89
  90 #define PMC_SCRATCH54                   0x258
  91 #define PMC_SCRATCH54_DATA_SHIFT        8
  92 #define PMC_SCRATCH54_ADDR_SHIFT        0
  93
  94 #define PMC_SCRATCH55                   0x25c
  95 #define PMC_SCRATCH55_RESET_TEGRA       (1 << 31)
  96 #define PMC_SCRATCH55_CNTRL_ID_SHIFT    27
  97 #define PMC_SCRATCH55_PINMUX_SHIFT      24
  98 #define PMC_SCRATCH55_16BITOP           (1 << 15)
  99 #define PMC_SCRATCH55_CHECKSUM_SHIFT    16
 100 #define PMC_SCRATCH55_I2CSLV1_SHIFT     0
 101
 102 #define GPU_RG_CNTRL                    0x2d4
 103
 104 struct tegra_pmc_soc {
 105         unsigned int num_powergates;
 106         const char *const *powergates;
 107         unsigned int num_cpu_powergates;
 108         const u8 *cpu_powergates;
 109
 110         bool has_tsense_reset;
 111         bool has_gpu_clamps;
 112 };
 113
 114 /**
 115  * struct tegra_pmc - NVIDIA Tegra PMC
 116  * @dev: pointer to PMC device structure
 117  * @base: pointer to I/O remapped register region
 118  * @clk: pointer to pclk clock
 119  * @soc: pointer to SoC data structure
 120  * @rate: currently configured rate of pclk
 121  * @suspend_mode: lowest suspend mode available
 122  * @cpu_good_time: CPU power good time (in microseconds)
 123  * @cpu_off_time: CPU power off time (in microsecends)
 124  * @core_osc_time: core power good OSC time (in microseconds)
 125  * @core_pmu_time: core power good PMU time (in microseconds)
 126  * @core_off_time: core power off time (in microseconds)
 127  * @corereq_high: core power request is active-high
 128  * @sysclkreq_high: system clock request is active-high
 129  * @combined_req: combined power request for CPU & core
 130  * @cpu_pwr_good_en: CPU power good signal is enabled
 131  * @lp0_vec_phys: physical base address of the LP0 warm boot code
 132  * @lp0_vec_size: size of the LP0 warm boot code
 133  * @powergates_lock: mutex for power gate register access
 134  */
 135 struct tegra_pmc {
 136         struct device *dev;
 137         void __iomem *base;
 138         struct clk *clk;
 139
 140         const struct tegra_pmc_soc *soc;
 141
 142         unsigned long rate;
 143
 144         enum tegra_suspend_mode suspend_mode;
 145         u32 cpu_good_time;
 146         u32 cpu_off_time;
 147         u32 core_osc_time;
 148         u32 core_pmu_time;
 149         u32 core_off_time;
 150         bool corereq_high;
 151         bool sysclkreq_high;
 152         bool combined_req;
 153         bool cpu_pwr_good_en;
 154         u32 lp0_vec_phys;
 155         u32 lp0_vec_size;
 156
 157         struct mutex powergates_lock;
 158 };
 159
 160 static struct tegra_pmc *pmc = &(struct tegra_pmc) {
 161         .base = NULL,
 162         .suspend_mode = TEGRA_SUSPEND_NONE,
 163 };
 164
 165 static u32 tegra_pmc_readl(unsigned long offset)
 166 {
 167         return readl(pmc->base + offset);
 168 }
 169
 170 static void tegra_pmc_writel(u32 value, unsigned long offset)
 171 {
 172         writel(value, pmc->base + offset);
 173 }
 174
 175 /**
 176  * tegra_powergate_set() - set the state of a partition
 177  * @id: partition ID
 178  * @new_state: new state of the partition
 179  */
 180 static int tegra_powergate_set(int id, bool new_state)
 181 {
 182         bool status;
 183
 184         mutex_lock(&pmc->powergates_lock);
 185
 186         status = tegra_pmc_readl(PWRGATE_STATUS) & (1 << id);
 187
 188         if (status == new_state) {
 189                 mutex_unlock(&pmc->powergates_lock);
 190                 return 0;
 191         }
 192
 193         tegra_pmc_writel(PWRGATE_TOGGLE_START | id, PWRGATE_TOGGLE);
 194
 195         mutex_unlock(&pmc->powergates_lock);
 196
 197         return 0;
 198 }
 199
 200 /**
 201  * tegra_powergate_power_on() - power on partition
 202  * @id: partition ID
 203  */
 204 int tegra_powergate_power_on(int id)
 205 {
 206         if (!pmc->soc || id < 0 || id >= pmc->soc->num_powergates)
 207                 return -EINVAL;
 208
 209         return tegra_powergate_set(id, true);
 210 }
 211
 212 /**
 213  * tegra_powergate_power_off() - power off partition
 214  * @id: partition ID
 215  */
 216 int tegra_powergate_power_off(int id)
 217 {
 218         if (!pmc->soc || id < 0 || id >= pmc->soc->num_powergates)
 219                 return -EINVAL;
 220
 221         return tegra_powergate_set(id, false);
 222 }
 223 EXPORT_SYMBOL(tegra_powergate_power_off);
 224
 225 /**
 226  * tegra_powergate_is_powered() - check if partition is powered
 227  * @id: partition ID
 228  */
 229 int tegra_powergate_is_powered(int id)
 230 {
 231         u32 status;
 232
 233         if (!pmc->soc || id < 0 || id >= pmc->soc->num_powergates)
 234                 return -EINVAL;
 235
 236         status = tegra_pmc_readl(PWRGATE_STATUS) & (1 << id);
 237         return !!status;
 238 }
 239
 240 /**
 241  * tegra_powergate_remove_clamping() - remove power clamps for partition
 242  * @id: partition ID
 243  */
 244 int tegra_powergate_remove_clamping(int id)
 245 {
 246         u32 mask;
 247
 248         if (!pmc->soc || id < 0 || id >= pmc->soc->num_powergates)
 249                 return -EINVAL;
 250
 251         /*
 252          * On Tegra124 and later, the clamps for the GPU are controlled by a
 253          * separate register (with different semantics).
 254          */
 255         if (id == TEGRA_POWERGATE_3D) {
 256                 if (pmc->soc->has_gpu_clamps) {
 257                         tegra_pmc_writel(0, GPU_RG_CNTRL);
 258                         return 0;
 259                 }
 260         }
 261
 262         /*
 263          * Tegra 2 has a bug where PCIE and VDE clamping masks are
 264          * swapped relatively to the partition ids
 265          */
 266         if (id == TEGRA_POWERGATE_VDEC)
 267                 mask = (1 << TEGRA_POWERGATE_PCIE);
 268         else if (id == TEGRA_POWERGATE_PCIE)
 269                 mask = (1 << TEGRA_POWERGATE_VDEC);
 270         else
 271                 mask = (1 << id);
 272
 273         tegra_pmc_writel(mask, REMOVE_CLAMPING);
 274
 275         return 0;
 276 }
 277 EXPORT_SYMBOL(tegra_powergate_remove_clamping);
 278
 279 /**
 280  * tegra_powergate_sequence_power_up() - power up partition
 281  * @id: partition ID
 282  * @clk: clock for partition
 283  * @rst: reset for partition
 284  *
 285  * Must be called with clk disabled, and returns with clk enabled.
 286  */
 287 int tegra_powergate_sequence_power_up(int id, struct clk *clk,
 288                                       struct reset_control *rst)
 289 {
 290         int ret;
 291
 292         reset_control_assert(rst);
 293
 294         ret = tegra_powergate_power_on(id);
 295         if (ret)
 296                 goto err_power;
 297
 298         ret = clk_prepare_enable(clk);
 299         if (ret)
 300                 goto err_clk;
 301
 302         usleep_range(10, 20);
 303
 304         ret = tegra_powergate_remove_clamping(id);
 305         if (ret)
 306                 goto err_clamp;
 307
 308         usleep_range(10, 20);
 309         reset_control_deassert(rst);
 310
 311         return 0;
 312
 313 err_clamp:
 314         clk_disable_unprepare(clk);
 315 err_clk:
 316         tegra_powergate_power_off(id);
 317 err_power:
 318         return ret;
 319 }
 320 EXPORT_SYMBOL(tegra_powergate_sequence_power_up);
 321
 322 #ifdef CONFIG_SMP
 323 /**
 324  * tegra_get_cpu_powergate_id() - convert from CPU ID to partition ID
 325  * @cpuid: CPU partition ID
 326  *
 327  * Returns the partition ID corresponding to the CPU partition ID or a
 328  * negative error code on failure.
 329  */
 330 static int tegra_get_cpu_powergate_id(int cpuid)
 331 {
 332         if (pmc->soc && cpuid > 0 && cpuid < pmc->soc->num_cpu_powergates)
 333                 return pmc->soc->cpu_powergates[cpuid];
 334
 335         return -EINVAL;
 336 }
 337
 338 /**
 339  * tegra_pmc_cpu_is_powered() - check if CPU partition is powered
 340  * @cpuid: CPU partition ID
 341  */
 342 bool tegra_pmc_cpu_is_powered(int cpuid)
 343 {
 344         int id;
 345
 346         id = tegra_get_cpu_powergate_id(cpuid);
 347         if (id < 0)
 348                 return false;
 349
 350         return tegra_powergate_is_powered(id);
 351 }
 352
 353 /**
 354  * tegra_pmc_cpu_power_on() - power on CPU partition
 355  * @cpuid: CPU partition ID
 356  */
 357 int tegra_pmc_cpu_power_on(int cpuid)
 358 {
 359         int id;
 360
 361         id = tegra_get_cpu_powergate_id(cpuid);
 362         if (id < 0)
 363                 return id;
 364
 365         return tegra_powergate_set(id, true);
 366 }
 367
 368 /**
 369  * tegra_pmc_cpu_remove_clamping() - remove power clamps for CPU partition
 370  * @cpuid: CPU partition ID
 371  */
 372 int tegra_pmc_cpu_remove_clamping(int cpuid)
 373 {
 374         int id;
 375
 376         id = tegra_get_cpu_powergate_id(cpuid);
 377         if (id < 0)
 378                 return id;
 379
 380         return tegra_powergate_remove_clamping(id);
 381 }
 382 #endif /* CONFIG_SMP */
 383
 384 static int tegra_pmc_restart_notify(struct notifier_block *this,
 385                                     unsigned long action, void *data)
 386 {
 387         const char *cmd = data;
 388         u32 value;
 389
 390         value = tegra_pmc_readl(PMC_SCRATCH0);
 391         value &= ~PMC_SCRATCH0_MODE_MASK;
 392
 393         if (cmd) {
 394                 if (strcmp(cmd, "recovery") == 0)
 395                         value |= PMC_SCRATCH0_MODE_RECOVERY;
 396
 397                 if (strcmp(cmd, "bootloader") == 0)
 398                         value |= PMC_SCRATCH0_MODE_BOOTLOADER;
 399
 400                 if (strcmp(cmd, "forced-recovery") == 0)
 401                         value |= PMC_SCRATCH0_MODE_RCM;
 402         }
 403
 404         tegra_pmc_writel(value, PMC_SCRATCH0);
 405
 406         value = tegra_pmc_readl(0);
 407         value |= 0x10;
 408         tegra_pmc_writel(value, 0);
 409
 410         return NOTIFY_DONE;
 411 }
 412
 413 static struct notifier_block tegra_pmc_restart_handler = {
 414         .notifier_call = tegra_pmc_restart_notify,
 415         .priority = 128,
 416 };
 417
 418 static int powergate_show(struct seq_file *s, void *data)
 419 {
 420         unsigned int i;
 421
 422         seq_printf(s, " powergate powered\n");
 423         seq_printf(s, "------------------\n");
 424
 425         for (i = 0; i < pmc->soc->num_powergates; i++) {
 426                 if (!pmc->soc->powergates[i])
 427                         continue;
 428
 429                 seq_printf(s, " %9s %7s\n", pmc->soc->powergates[i],
 430                            tegra_powergate_is_powered(i) ? "yes" : "no");
 431         }
 432
 433         return 0;
 434 }
 435
 436 static int powergate_open(struct inode *inode, struct file *file)
 437 {
 438         return single_open(file, powergate_show, inode->i_private);
 439 }
 440
 441 static const struct file_operations powergate_fops = {
 442         .open = powergate_open,
 443         .read = seq_read,
 444         .llseek = seq_lseek,
 445         .release = single_release,
 446 };
 447
 448 static int tegra_powergate_debugfs_init(void)
 449 {
 450         struct dentry *d;
 451
 452         d = debugfs_create_file("powergate", S_IRUGO, NULL, NULL,
 453                                 &powergate_fops);
 454         if (!d)
 455                 return -ENOMEM;
 456
 457         return 0;
 458 }
 459
 460 static int tegra_io_rail_prepare(int id, unsigned long *request,
 461                                  unsigned long *status, unsigned int *bit)
 462 {
 463         unsigned long rate, value;
 464
 465         *bit = id % 32;
 466
 467         /*
 468          * There are two sets of 30 bits to select IO rails, but bits 30 and
 469          * 31 are control bits rather than IO rail selection bits.
 470          */
 471         if (id > 63 || *bit == 30 || *bit == 31)
 472                 return -EINVAL;
 473
 474         if (id < 32) {
 475                 *status = IO_DPD_STATUS;
 476                 *request = IO_DPD_REQ;
 477         } else {
 478                 *status = IO_DPD2_STATUS;
 479                 *request = IO_DPD2_REQ;
 480         }
 481
 482         rate = clk_get_rate(pmc->clk);
 483
 484         tegra_pmc_writel(DPD_SAMPLE_ENABLE, DPD_SAMPLE);
 485
 486         /* must be at least 200 ns, in APB (PCLK) clock cycles */
 487         value = DIV_ROUND_UP(1000000000, rate);
 488         value = DIV_ROUND_UP(200, value);
 489         tegra_pmc_writel(value, SEL_DPD_TIM);
 490
 491         return 0;
 492 }
 493
 494 static int tegra_io_rail_poll(unsigned long offset, unsigned long mask,
 495                               unsigned long val, unsigned long timeout)
 496 {
 497         unsigned long value;
 498
 499         timeout = jiffies + msecs_to_jiffies(timeout);
 500
 501         while (time_after(timeout, jiffies)) {
 502                 value = tegra_pmc_readl(offset);
 503                 if ((value & mask) == val)
 504                         return 0;
 505
 506                 usleep_range(250, 1000);
 507         }
 508
 509         return -ETIMEDOUT;
 510 }
 511
 512 static void tegra_io_rail_unprepare(void)
 513 {
 514         tegra_pmc_writel(DPD_SAMPLE_DISABLE, DPD_SAMPLE);
 515 }
 516
 517 int tegra_io_rail_power_on(int id)
 518 {
 519         unsigned long request, status, value;
 520         unsigned int bit, mask;
 521         int err;
 522
 523         err = tegra_io_rail_prepare(id, &request, &status, &bit);
 524         if (err < 0)
 525                 return err;
 526
 527         mask = 1 << bit;
 528
 529         value = tegra_pmc_readl(request);
 530         value |= mask;
 531         value &= ~IO_DPD_REQ_CODE_MASK;
 532         value |= IO_DPD_REQ_CODE_OFF;
 533         tegra_pmc_writel(value, request);
 534
 535         err = tegra_io_rail_poll(status, mask, 0, 250);
 536         if (err < 0) {
 537                 pr_info("tegra_io_rail_poll() failed: %d\n", err);
 538                 return err;
 539         }
 540
 541         tegra_io_rail_unprepare();
 542
 543         return 0;
 544 }
 545 EXPORT_SYMBOL(tegra_io_rail_power_on);
 546
 547 int tegra_io_rail_power_off(int id)
 548 {
 549         unsigned long request, status, value;
 550         unsigned int bit, mask;
 551         int err;
 552
 553         err = tegra_io_rail_prepare(id, &request, &status, &bit);
 554         if (err < 0) {
 555                 pr_info("tegra_io_rail_prepare() failed: %d\n", err);
 556                 return err;
 557         }
 558
 559         mask = 1 << bit;
 560
 561         value = tegra_pmc_readl(request);
 562         value |= mask;
 563         value &= ~IO_DPD_REQ_CODE_MASK;
 564         value |= IO_DPD_REQ_CODE_ON;
 565         tegra_pmc_writel(value, request);
 566
 567         err = tegra_io_rail_poll(status, mask, mask, 250);
 568         if (err < 0)
 569                 return err;
 570
 571         tegra_io_rail_unprepare();
 572
 573         return 0;
 574 }
 575 EXPORT_SYMBOL(tegra_io_rail_power_off);
 576
 577 #ifdef CONFIG_PM_SLEEP
 578 enum tegra_suspend_mode tegra_pmc_get_suspend_mode(void)
 579 {
 580         return pmc->suspend_mode;
 581 }
 582
 583 void tegra_pmc_set_suspend_mode(enum tegra_suspend_mode mode)
 584 {
 585         if (mode < TEGRA_SUSPEND_NONE || mode >= TEGRA_MAX_SUSPEND_MODE)
 586                 return;
 587
 588         pmc->suspend_mode = mode;
 589 }
 590
 591 void tegra_pmc_enter_suspend_mode(enum tegra_suspend_mode mode)
 592 {
 593         unsigned long long rate = 0;
 594         u32 value;
 595
 596         switch (mode) {
 597         case TEGRA_SUSPEND_LP1:
 598                 rate = 32768;
 599                 break;
 600
 601         case TEGRA_SUSPEND_LP2:
 602                 rate = clk_get_rate(pmc->clk);
 603                 break;
 604
 605         default:
 606                 break;
 607         }
 608
 609         if (WARN_ON_ONCE(rate == 0))
 610                 rate = 100000000;
 611
 612         if (rate != pmc->rate) {
 613                 u64 ticks;
 614
 615                 ticks = pmc->cpu_good_time * rate + USEC_PER_SEC - 1;
 616                 do_div(ticks, USEC_PER_SEC);
 617                 tegra_pmc_writel(ticks, PMC_CPUPWRGOOD_TIMER);
 618
 619                 ticks = pmc->cpu_off_time * rate + USEC_PER_SEC - 1;
 620                 do_div(ticks, USEC_PER_SEC);
 621                 tegra_pmc_writel(ticks, PMC_CPUPWROFF_TIMER);
 622
 623                 wmb();
 624
 625                 pmc->rate = rate;
 626         }
 627
 628         value = tegra_pmc_readl(PMC_CNTRL);
 629         value &= ~PMC_CNTRL_SIDE_EFFECT_LP0;
 630         value |= PMC_CNTRL_CPU_PWRREQ_OE;
 631         tegra_pmc_writel(value, PMC_CNTRL);
 632 }
 633 #endif
 634
 635 static int tegra_pmc_parse_dt(struct tegra_pmc *pmc, struct device_node *np)
 636 {
 637         u32 value, values[2];
 638
 639         if (of_property_read_u32(np, "nvidia,suspend-mode", &value)) {
 640         } else {
 641                 switch (value) {
 642                 case 0:
 643                         pmc->suspend_mode = TEGRA_SUSPEND_LP0;
 644                         break;
 645
 646                 case 1:
 647                         pmc->suspend_mode = TEGRA_SUSPEND_LP1;
 648                         break;
 649
 650                 case 2:
 651                         pmc->suspend_mode = TEGRA_SUSPEND_LP2;
 652                         break;
 653
 654                 default:
 655                         pmc->suspend_mode = TEGRA_SUSPEND_NONE;
 656                         break;
 657                 }
 658         }
 659
 660         pmc->suspend_mode = tegra_pm_validate_suspend_mode(pmc->suspend_mode);
 661
 662         if (of_property_read_u32(np, "nvidia,cpu-pwr-good-time", &value))
 663                 pmc->suspend_mode = TEGRA_SUSPEND_NONE;
 664
 665         pmc->cpu_good_time = value;
 666
 667         if (of_property_read_u32(np, "nvidia,cpu-pwr-off-time", &value))
 668                 pmc->suspend_mode = TEGRA_SUSPEND_NONE;
 669
 670         pmc->cpu_off_time = value;
 671
 672         if (of_property_read_u32_array(np, "nvidia,core-pwr-good-time",
 673                                        values, ARRAY_SIZE(values)))
 674                 pmc->suspend_mode = TEGRA_SUSPEND_NONE;
 675
 676         pmc->core_osc_time = values[0];
 677         pmc->core_pmu_time = values[1];
 678
 679         if (of_property_read_u32(np, "nvidia,core-pwr-off-time", &value))
 680                 pmc->suspend_mode = TEGRA_SUSPEND_NONE;
 681
 682         pmc->core_off_time = value;
 683
 684         pmc->corereq_high = of_property_read_bool(np,
 685                                 "nvidia,core-power-req-active-high");
 686
 687         pmc->sysclkreq_high = of_property_read_bool(np,
 688                                 "nvidia,sys-clock-req-active-high");
 689
 690         pmc->combined_req = of_property_read_bool(np,
 691                                 "nvidia,combined-power-req");
 692
 693         pmc->cpu_pwr_good_en = of_property_read_bool(np,
 694                                 "nvidia,cpu-pwr-good-en");
 695
 696         if (of_property_read_u32_array(np, "nvidia,lp0-vec", values,
 697                                        ARRAY_SIZE(values)))
 698                 if (pmc->suspend_mode == TEGRA_SUSPEND_LP0)
 699                         pmc->suspend_mode = TEGRA_SUSPEND_LP1;
 700
 701         pmc->lp0_vec_phys = values[0];
 702         pmc->lp0_vec_size = values[1];
 703
 704         return 0;
 705 }
 706
 707 static void tegra_pmc_init(struct tegra_pmc *pmc)
 708 {
 709         u32 value;
 710
 711         /* Always enable CPU power request */
 712         value = tegra_pmc_readl(PMC_CNTRL);
 713         value |= PMC_CNTRL_CPU_PWRREQ_OE;
 714         tegra_pmc_writel(value, PMC_CNTRL);
 715
 716         value = tegra_pmc_readl(PMC_CNTRL);
 717
 718         if (pmc->sysclkreq_high)
 719                 value &= ~PMC_CNTRL_SYSCLK_POLARITY;
 720         else
 721                 value |= PMC_CNTRL_SYSCLK_POLARITY;
 722
 723         /* configure the output polarity while the request is tristated */
 724         tegra_pmc_writel(value, PMC_CNTRL);
 725
 726         /* now enable the request */
 727         value = tegra_pmc_readl(PMC_CNTRL);
 728         value |= PMC_CNTRL_SYSCLK_OE;
 729         tegra_pmc_writel(value, PMC_CNTRL);
 730 }
 731
 732 static void tegra_pmc_init_tsense_reset(struct tegra_pmc *pmc)
 733 {
 734         static const char disabled[] = "emergency thermal reset disabled";
 735         u32 pmu_addr, ctrl_id, reg_addr, reg_data, pinmux;
 736         struct device *dev = pmc->dev;
 737         struct device_node *np;
 738         u32 value, checksum;
 739
 740         if (!pmc->soc->has_tsense_reset)
 741                 return;
 742
 743         np = of_find_node_by_name(pmc->dev->of_node, "i2c-thermtrip");
 744         if (!np) {
 745                 dev_warn(dev, "i2c-thermtrip node not found, %s.\n", disabled);
 746                 return;
 747         }
 748
 749         if (of_property_read_u32(np, "nvidia,i2c-controller-id", &ctrl_id)) {
 750                 dev_err(dev, "I2C controller ID missing, %s.\n", disabled);
 751                 goto out;
 752         }
 753
 754         if (of_property_read_u32(np, "nvidia,bus-addr", &pmu_addr)) {
 755                 dev_err(dev, "nvidia,bus-addr missing, %s.\n", disabled);
 756                 goto out;
 757         }
 758
 759         if (of_property_read_u32(np, "nvidia,reg-addr", &reg_addr)) {
 760                 dev_err(dev, "nvidia,reg-addr missing, %s.\n", disabled);
 761                 goto out;
 762         }
 763
 764         if (of_property_read_u32(np, "nvidia,reg-data", &reg_data)) {
 765                 dev_err(dev, "nvidia,reg-data missing, %s.\n", disabled);
 766                 goto out;
 767         }
 768
 769         if (of_property_read_u32(np, "nvidia,pinmux-id", &pinmux))
 770                 pinmux = 0;
 771
 772         value = tegra_pmc_readl(PMC_SENSOR_CTRL);
 773         value |= PMC_SENSOR_CTRL_SCRATCH_WRITE;
 774         tegra_pmc_writel(value, PMC_SENSOR_CTRL);
 775
 776         value = (reg_data << PMC_SCRATCH54_DATA_SHIFT) |
 777                 (reg_addr << PMC_SCRATCH54_ADDR_SHIFT);
 778         tegra_pmc_writel(value, PMC_SCRATCH54);
 779
 780         value = PMC_SCRATCH55_RESET_TEGRA;
 781         value |= ctrl_id << PMC_SCRATCH55_CNTRL_ID_SHIFT;
 782         value |= pinmux << PMC_SCRATCH55_PINMUX_SHIFT;
 783         value |= pmu_addr << PMC_SCRATCH55_I2CSLV1_SHIFT;
 784
 785         /*
 786          * Calculate checksum of SCRATCH54, SCRATCH55 fields. Bits 23:16 will
 787          * contain the checksum and are currently zero, so they are not added.
 788          */
 789         checksum = reg_addr + reg_data + (value & 0xff) + ((value >> 8) & 0xff)
 790                 + ((value >> 24) & 0xff);
 791         checksum &= 0xff;
 792         checksum = 0x100 - checksum;
 793
 794         value |= checksum << PMC_SCRATCH55_CHECKSUM_SHIFT;
 795
 796         tegra_pmc_writel(value, PMC_SCRATCH55);
 797
 798         value = tegra_pmc_readl(PMC_SENSOR_CTRL);
 799         value |= PMC_SENSOR_CTRL_ENABLE_RST;
 800         tegra_pmc_writel(value, PMC_SENSOR_CTRL);
 801
 802         dev_info(pmc->dev, "emergency thermal reset enabled\n");
 803
 804 out:
 805         of_node_put(np);
 806 }
 807
 808 static int tegra_pmc_probe(struct platform_device *pdev)
 809 {
 810         void __iomem *base = pmc->base;
 811         struct resource *res;
 812         int err;
 813
 814         err = tegra_pmc_parse_dt(pmc, pdev->dev.of_node);
 815         if (err < 0)
 816                 return err;
 817
 818         /* take over the memory region from the early initialization */
 819         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
 820         pmc->base = devm_ioremap_resource(&pdev->dev, res);
 821         if (IS_ERR(pmc->base))
 822                 return PTR_ERR(pmc->base);
 823
 824         iounmap(base);
 825
 826         pmc->clk = devm_clk_get(&pdev->dev, "pclk");
 827         if (IS_ERR(pmc->clk)) {
 828                 err = PTR_ERR(pmc->clk);
 829                 dev_err(&pdev->dev, "failed to get pclk: %d\n", err);
 830                 return err;
 831         }
 832
 833         pmc->dev = &pdev->dev;
 834
 835         tegra_pmc_init(pmc);
 836
 837         tegra_pmc_init_tsense_reset(pmc);
 838
 839         if (IS_ENABLED(CONFIG_DEBUG_FS)) {
 840                 err = tegra_powergate_debugfs_init();
 841                 if (err < 0)
 842                         return err;
 843         }
 844
 845         err = register_restart_handler(&tegra_pmc_restart_handler);
 846         if (err) {
 847                 dev_err(&pdev->dev, "unable to register restart handler, %d\n",
 848                         err);
 849                 return err;
 850         }
 851
 852         return 0;
 853 }
 854
 855 #if defined(CONFIG_PM_SLEEP) && defined(CONFIG_ARM)
 856 static int tegra_pmc_suspend(struct device *dev)
 857 {
 858         tegra_pmc_writel(virt_to_phys(tegra_resume), PMC_SCRATCH41);
 859
 860         return 0;
 861 }
 862
 863 static int tegra_pmc_resume(struct device *dev)
 864 {
 865         tegra_pmc_writel(0x0, PMC_SCRATCH41);
 866
 867         return 0;
 868 }
 869
 870 static SIMPLE_DEV_PM_OPS(tegra_pmc_pm_ops, tegra_pmc_suspend, tegra_pmc_resume);
 871
 872 #endif
 873
 874 static const char * const tegra20_powergates[] = {
 875         [TEGRA_POWERGATE_CPU] = "cpu",
 876         [TEGRA_POWERGATE_3D] = "3d",
 877         [TEGRA_POWERGATE_VENC] = "venc",
 878         [TEGRA_POWERGATE_VDEC] = "vdec",
 879         [TEGRA_POWERGATE_PCIE] = "pcie",
 880         [TEGRA_POWERGATE_L2] = "l2",
 881         [TEGRA_POWERGATE_MPE] = "mpe",
 882 };
 883
 884 static const struct tegra_pmc_soc tegra20_pmc_soc = {
 885         .num_powergates = ARRAY_SIZE(tegra20_powergates),
 886         .powergates = tegra20_powergates,
 887         .num_cpu_powergates = 0,
 888         .cpu_powergates = NULL,
 889         .has_tsense_reset = false,
 890         .has_gpu_clamps = false,
 891 };
 892
 893 static const char * const tegra30_powergates[] = {
 894         [TEGRA_POWERGATE_CPU] = "cpu0",
 895         [TEGRA_POWERGATE_3D] = "3d0",
 896         [TEGRA_POWERGATE_VENC] = "venc",
 897         [TEGRA_POWERGATE_VDEC] = "vdec",
 898         [TEGRA_POWERGATE_PCIE] = "pcie",
 899         [TEGRA_POWERGATE_L2] = "l2",
 900         [TEGRA_POWERGATE_MPE] = "mpe",
 901         [TEGRA_POWERGATE_HEG] = "heg",
 902         [TEGRA_POWERGATE_SATA] = "sata",
 903         [TEGRA_POWERGATE_CPU1] = "cpu1",
 904         [TEGRA_POWERGATE_CPU2] = "cpu2",
 905         [TEGRA_POWERGATE_CPU3] = "cpu3",
 906         [TEGRA_POWERGATE_CELP] = "celp",
 907         [TEGRA_POWERGATE_3D1] = "3d1",
 908 };
 909
 910 static const u8 tegra30_cpu_powergates[] = {
 911         TEGRA_POWERGATE_CPU,
 912         TEGRA_POWERGATE_CPU1,
 913         TEGRA_POWERGATE_CPU2,
 914         TEGRA_POWERGATE_CPU3,
 915 };
 916
 917 static const struct tegra_pmc_soc tegra30_pmc_soc = {
 918         .num_powergates = ARRAY_SIZE(tegra30_powergates),
 919         .powergates = tegra30_powergates,
 920         .num_cpu_powergates = ARRAY_SIZE(tegra30_cpu_powergates),
 921         .cpu_powergates = tegra30_cpu_powergates,
 922         .has_tsense_reset = true,
 923         .has_gpu_clamps = false,
 924 };
 925
 926 static const char * const tegra114_powergates[] = {
 927         [TEGRA_POWERGATE_CPU] = "crail",
 928         [TEGRA_POWERGATE_3D] = "3d",
 929         [TEGRA_POWERGATE_VENC] = "venc",
 930         [TEGRA_POWERGATE_VDEC] = "vdec",
 931         [TEGRA_POWERGATE_MPE] = "mpe",
 932         [TEGRA_POWERGATE_HEG] = "heg",
 933         [TEGRA_POWERGATE_CPU1] = "cpu1",
 934         [TEGRA_POWERGATE_CPU2] = "cpu2",
 935         [TEGRA_POWERGATE_CPU3] = "cpu3",
 936         [TEGRA_POWERGATE_CELP] = "celp",
 937         [TEGRA_POWERGATE_CPU0] = "cpu0",
 938         [TEGRA_POWERGATE_C0NC] = "c0nc",
 939         [TEGRA_POWERGATE_C1NC] = "c1nc",
 940         [TEGRA_POWERGATE_DIS] = "dis",
 941         [TEGRA_POWERGATE_DISB] = "disb",
 942         [TEGRA_POWERGATE_XUSBA] = "xusba",
 943         [TEGRA_POWERGATE_XUSBB] = "xusbb",
 944         [TEGRA_POWERGATE_XUSBC] = "xusbc",
 945 };
 946
 947 static const u8 tegra114_cpu_powergates[] = {
 948         TEGRA_POWERGATE_CPU0,
 949         TEGRA_POWERGATE_CPU1,
 950         TEGRA_POWERGATE_CPU2,
 951         TEGRA_POWERGATE_CPU3,
 952 };
 953
 954 static const struct tegra_pmc_soc tegra114_pmc_soc = {
 955         .num_powergates = ARRAY_SIZE(tegra114_powergates),
 956         .powergates = tegra114_powergates,
 957         .num_cpu_powergates = ARRAY_SIZE(tegra114_cpu_powergates),
 958         .cpu_powergates = tegra114_cpu_powergates,
 959         .has_tsense_reset = true,
 960         .has_gpu_clamps = false,
 961 };
 962
 963 static const char * const tegra124_powergates[] = {
 964         [TEGRA_POWERGATE_CPU] = "crail",
 965         [TEGRA_POWERGATE_3D] = "3d",
 966         [TEGRA_POWERGATE_VENC] = "venc",
 967         [TEGRA_POWERGATE_PCIE] = "pcie",
 968         [TEGRA_POWERGATE_VDEC] = "vdec",
 969         [TEGRA_POWERGATE_L2] = "l2",
 970         [TEGRA_POWERGATE_MPE] = "mpe",
 971         [TEGRA_POWERGATE_HEG] = "heg",
 972         [TEGRA_POWERGATE_SATA] = "sata",
 973         [TEGRA_POWERGATE_CPU1] = "cpu1",
 974         [TEGRA_POWERGATE_CPU2] = "cpu2",
 975         [TEGRA_POWERGATE_CPU3] = "cpu3",
 976         [TEGRA_POWERGATE_CELP] = "celp",
 977         [TEGRA_POWERGATE_CPU0] = "cpu0",
 978         [TEGRA_POWERGATE_C0NC] = "c0nc",
 979         [TEGRA_POWERGATE_C1NC] = "c1nc",
 980         [TEGRA_POWERGATE_SOR] = "sor",
 981         [TEGRA_POWERGATE_DIS] = "dis",
 982         [TEGRA_POWERGATE_DISB] = "disb",
 983         [TEGRA_POWERGATE_XUSBA] = "xusba",
 984         [TEGRA_POWERGATE_XUSBB] = "xusbb",
 985         [TEGRA_POWERGATE_XUSBC] = "xusbc",
 986         [TEGRA_POWERGATE_VIC] = "vic",
 987         [TEGRA_POWERGATE_IRAM] = "iram",
 988 };
 989
 990 static const u8 tegra124_cpu_powergates[] = {
 991         TEGRA_POWERGATE_CPU0,
 992         TEGRA_POWERGATE_CPU1,
 993         TEGRA_POWERGATE_CPU2,
 994         TEGRA_POWERGATE_CPU3,
 995 };
 996
 997 static const struct tegra_pmc_soc tegra124_pmc_soc = {
 998         .num_powergates = ARRAY_SIZE(tegra124_powergates),
 999         .powergates = tegra124_powergates,
1000         .num_cpu_powergates = ARRAY_SIZE(tegra124_cpu_powergates),
1001         .cpu_powergates = tegra124_cpu_powergates,
1002         .has_tsense_reset = true,
1003         .has_gpu_clamps = true,
1004 };
1005
1006 static const char * const tegra210_powergates[] = {
1007         [TEGRA_POWERGATE_CPU] = "crail",
1008         [TEGRA_POWERGATE_3D] = "3d",
1009         [TEGRA_POWERGATE_VENC] = "venc",
1010         [TEGRA_POWERGATE_PCIE] = "pcie",
1011         [TEGRA_POWERGATE_L2] = "l2",
1012         [TEGRA_POWERGATE_MPE] = "mpe",
1013         [TEGRA_POWERGATE_HEG] = "heg",
1014         [TEGRA_POWERGATE_SATA] = "sata",
1015         [TEGRA_POWERGATE_CPU1] = "cpu1",
1016         [TEGRA_POWERGATE_CPU2] = "cpu2",
1017         [TEGRA_POWERGATE_CPU3] = "cpu3",
1018         [TEGRA_POWERGATE_CELP] = "celp",
1019         [TEGRA_POWERGATE_CPU0] = "cpu0",
1020         [TEGRA_POWERGATE_C0NC] = "c0nc",
1021         [TEGRA_POWERGATE_C1NC] = "c1nc",
1022         [TEGRA_POWERGATE_SOR] = "sor",
1023         [TEGRA_POWERGATE_DIS] = "dis",
1024         [TEGRA_POWERGATE_DISB] = "disb",
1025         [TEGRA_POWERGATE_XUSBA] = "xusba",
1026         [TEGRA_POWERGATE_XUSBB] = "xusbb",
1027         [TEGRA_POWERGATE_XUSBC] = "xusbc",
1028         [TEGRA_POWERGATE_VIC] = "vic",
1029         [TEGRA_POWERGATE_IRAM] = "iram",
1030         [TEGRA_POWERGATE_NVDEC] = "nvdec",
1031         [TEGRA_POWERGATE_NVJPG] = "nvjpg",
1032         [TEGRA_POWERGATE_AUD] = "aud",
1033         [TEGRA_POWERGATE_DFD] = "dfd",
1034         [TEGRA_POWERGATE_VE2] = "ve2",
1035 };
1036
1037 static const u8 tegra210_cpu_powergates[] = {
1038         TEGRA_POWERGATE_CPU0,
1039         TEGRA_POWERGATE_CPU1,
1040         TEGRA_POWERGATE_CPU2,
1041         TEGRA_POWERGATE_CPU3,
1042 };
1043
1044 static const struct tegra_pmc_soc tegra210_pmc_soc = {
1045         .num_powergates = ARRAY_SIZE(tegra210_powergates),
1046         .powergates = tegra210_powergates,
1047         .num_cpu_powergates = ARRAY_SIZE(tegra210_cpu_powergates),
1048         .cpu_powergates = tegra210_cpu_powergates,
1049         .has_tsense_reset = true,
1050         .has_gpu_clamps = true,
1051 };
1052
1053 static const struct of_device_id tegra_pmc_match[] = {
1054         { .compatible = "nvidia,tegra210-pmc", .data = &tegra210_pmc_soc },
1055         { .compatible = "nvidia,tegra132-pmc", .data = &tegra124_pmc_soc },
1056         { .compatible = "nvidia,tegra124-pmc", .data = &tegra124_pmc_soc },
1057         { .compatible = "nvidia,tegra114-pmc", .data = &tegra114_pmc_soc },
1058         { .compatible = "nvidia,tegra30-pmc", .data = &tegra30_pmc_soc },
1059         { .compatible = "nvidia,tegra20-pmc", .data = &tegra20_pmc_soc },
1060         { }
1061 };
1062
1063 static struct platform_driver tegra_pmc_driver = {
1064         .driver = {
1065                 .name = "tegra-pmc",
1066                 .suppress_bind_attrs = true,
1067                 .of_match_table = tegra_pmc_match,
1068 #if defined(CONFIG_PM_SLEEP) && defined(CONFIG_ARM)
1069                 .pm = &tegra_pmc_pm_ops,
1070 #endif
1071         },
1072         .probe = tegra_pmc_probe,
1073 };
1074 builtin_platform_driver(tegra_pmc_driver);
1075
1076 /*
1077  * Early initialization to allow access to registers in the very early boot
1078  * process.
1079  */
1080 static int __init tegra_pmc_early_init(void)
1081 {
1082         const struct of_device_id *match;
1083         struct device_node *np;
1084         struct resource regs;
1085         bool invert;
1086         u32 value;
1087
1088         np = of_find_matching_node_and_match(NULL, tegra_pmc_match, &match);
1089         if (!np) {
1090                 /*
1091                  * Fall back to legacy initialization for 32-bit ARM only. All
1092                  * 64-bit ARM device tree files for Tegra are required to have
1093                  * a PMC node.
1094                  *
1095                  * This is for backwards-compatibility with old device trees
1096                  * that didn't contain a PMC node. Note that in this case the
1097                  * SoC data can't be matched and therefore powergating is
1098                  * disabled.
1099                  */
1100                 if (IS_ENABLED(CONFIG_ARM) && soc_is_tegra()) {
1101                         pr_warn("DT node not found, powergating disabled\n");
1102
1103                         regs.start = 0x7000e400;
1104                         regs.end = 0x7000e7ff;
1105                         regs.flags = IORESOURCE_MEM;
1106
1107                         pr_warn("Using memory region %pR\n", &regs);
1108                 } else {
1109                         /*
1110                          * At this point we're not running on Tegra, so play
1111                          * nice with multi-platform kernels.
1112                          */
1113                         return 0;
1114                 }
1115         } else {
1116                 /*
1117                  * Extract information from the device tree if we've found a
1118                  * matching node.
1119                  */
1120                 if (of_address_to_resource(np, 0, &regs) < 0) {
1121                         pr_err("failed to get PMC registers\n");
1122                         return -ENXIO;
1123                 }
1124
1125                 pmc->soc = match->data;
1126         }
1127
1128         pmc->base = ioremap_nocache(regs.start, resource_size(&regs));
1129         if (!pmc->base) {
1130                 pr_err("failed to map PMC registers\n");
1131                 return -ENXIO;
1132         }
1133
1134         mutex_init(&pmc->powergates_lock);
1135
1136         /*
1137          * Invert the interrupt polarity if a PMC device tree node exists and
1138          * contains the nvidia,invert-interrupt property.
1139          */
1140         invert = of_property_read_bool(np, "nvidia,invert-interrupt");
1141
1142         value = tegra_pmc_readl(PMC_CNTRL);
1143
1144         if (invert)
1145                 value |= PMC_CNTRL_INTR_POLARITY;
1146         else
1147                 value &= ~PMC_CNTRL_INTR_POLARITY;
1148
1149         tegra_pmc_writel(value, PMC_CNTRL);
1150
1151         return 0;
1152 }
1153 early_initcall(tegra_pmc_early_init);