drivers/spi/spi-sh-msiof.c

   1 /*
   2  * SuperH MSIOF SPI Master Interface
   3  *
   4  * Copyright (c) 2009 Magnus Damm
   5  * Copyright (C) 2014 Glider bvba
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License version 2 as
   9  * published by the Free Software Foundation.
  10  *
  11  */
  12
  13 #include <linux/bitmap.h>
  14 #include <linux/clk.h>
  15 #include <linux/completion.h>
  16 #include <linux/delay.h>
  17 #include <linux/dma-mapping.h>
  18 #include <linux/dmaengine.h>
  19 #include <linux/err.h>
  20 #include <linux/gpio.h>
  21 #include <linux/interrupt.h>
  22 #include <linux/io.h>
  23 #include <linux/kernel.h>
  24 #include <linux/module.h>
  25 #include <linux/of.h>
  26 #include <linux/of_device.h>
  27 #include <linux/platform_device.h>
  28 #include <linux/pm_runtime.h>
  29 #include <linux/sh_dma.h>
  30
  31 #include <linux/spi/sh_msiof.h>
  32 #include <linux/spi/spi.h>
  33
  34 #include <asm/unaligned.h>
  35
  36
  37 struct sh_msiof_chipdata {
  38         u16 tx_fifo_size;
  39         u16 rx_fifo_size;
  40         u16 master_flags;
  41 };
  42
  43 struct sh_msiof_spi_priv {
  44         struct spi_master *master;
  45         void __iomem *mapbase;
  46         struct clk *clk;
  47         struct platform_device *pdev;
  48         const struct sh_msiof_chipdata *chipdata;
  49         struct sh_msiof_spi_info *info;
  50         struct completion done;
  51         int tx_fifo_size;
  52         int rx_fifo_size;
  53         void *tx_dma_page;
  54         void *rx_dma_page;
  55         dma_addr_t tx_dma_addr;
  56         dma_addr_t rx_dma_addr;
  57 };
  58
  59 #define TMDR1   0x00    /* Transmit Mode Register 1 */
  60 #define TMDR2   0x04    /* Transmit Mode Register 2 */
  61 #define TMDR3   0x08    /* Transmit Mode Register 3 */
  62 #define RMDR1   0x10    /* Receive Mode Register 1 */
  63 #define RMDR2   0x14    /* Receive Mode Register 2 */
  64 #define RMDR3   0x18    /* Receive Mode Register 3 */
  65 #define TSCR    0x20    /* Transmit Clock Select Register */
  66 #define RSCR    0x22    /* Receive Clock Select Register (SH, A1, APE6) */
  67 #define CTR     0x28    /* Control Register */
  68 #define FCTR    0x30    /* FIFO Control Register */
  69 #define STR     0x40    /* Status Register */
  70 #define IER     0x44    /* Interrupt Enable Register */
  71 #define TDR1    0x48    /* Transmit Control Data Register 1 (SH, A1) */
  72 #define TDR2    0x4c    /* Transmit Control Data Register 2 (SH, A1) */
  73 #define TFDR    0x50    /* Transmit FIFO Data Register */
  74 #define RDR1    0x58    /* Receive Control Data Register 1 (SH, A1) */
  75 #define RDR2    0x5c    /* Receive Control Data Register 2 (SH, A1) */
  76 #define RFDR    0x60    /* Receive FIFO Data Register */
  77
  78 /* TMDR1 and RMDR1 */
  79 #define MDR1_TRMD        0x80000000 /* Transfer Mode (1 = Master mode) */
  80 #define MDR1_SYNCMD_MASK 0x30000000 /* SYNC Mode */
  81 #define MDR1_SYNCMD_SPI  0x20000000 /*   Level mode/SPI */
  82 #define MDR1_SYNCMD_LR   0x30000000 /*   L/R mode */
  83 #define MDR1_SYNCAC_SHIFT        25 /* Sync Polarity (1 = Active-low) */
  84 #define MDR1_BITLSB_SHIFT        24 /* MSB/LSB First (1 = LSB first) */
  85 #define MDR1_DTDL_SHIFT          20 /* Data Pin Bit Delay for MSIOF_SYNC */
  86 #define MDR1_SYNCDL_SHIFT        16 /* Frame Sync Signal Timing Delay */
  87 #define MDR1_FLD_MASK    0x000000c0 /* Frame Sync Signal Interval (0-3) */
  88 #define MDR1_FLD_SHIFT            2
  89 #define MDR1_XXSTP       0x00000001 /* Transmission/Reception Stop on FIFO */
  90 /* TMDR1 */
  91 #define TMDR1_PCON       0x40000000 /* Transfer Signal Connection */
  92
  93 /* TMDR2 and RMDR2 */
  94 #define MDR2_BITLEN1(i) (((i) - 1) << 24) /* Data Size (8-32 bits) */
  95 #define MDR2_WDLEN1(i)  (((i) - 1) << 16) /* Word Count (1-64/256 (SH, A1))) */
  96 #define MDR2_GRPMASK1   0x00000001 /* Group Output Mask 1 (SH, A1) */
  97
  98 #define MAX_WDLEN       256U
  99
 100 /* TSCR and RSCR */
 101 #define SCR_BRPS_MASK       0x1f00 /* Prescaler Setting (1-32) */
 102 #define SCR_BRPS(i)     (((i) - 1) << 8)
 103 #define SCR_BRDV_MASK       0x0007 /* Baud Rate Generator's Division Ratio */
 104 #define SCR_BRDV_DIV_2      0x0000
 105 #define SCR_BRDV_DIV_4      0x0001
 106 #define SCR_BRDV_DIV_8      0x0002
 107 #define SCR_BRDV_DIV_16     0x0003
 108 #define SCR_BRDV_DIV_32     0x0004
 109 #define SCR_BRDV_DIV_1      0x0007
 110
 111 /* CTR */
 112 #define CTR_TSCKIZ_MASK 0xc0000000 /* Transmit Clock I/O Polarity Select */
 113 #define CTR_TSCKIZ_SCK  0x80000000 /*   Disable SCK when TX disabled */
 114 #define CTR_TSCKIZ_POL_SHIFT    30 /*   Transmit Clock Polarity */
 115 #define CTR_RSCKIZ_MASK 0x30000000 /* Receive Clock Polarity Select */
 116 #define CTR_RSCKIZ_SCK  0x20000000 /*   Must match CTR_TSCKIZ_SCK */
 117 #define CTR_RSCKIZ_POL_SHIFT    28 /*   Receive Clock Polarity */
 118 #define CTR_TEDG_SHIFT          27 /* Transmit Timing (1 = falling edge) */
 119 #define CTR_REDG_SHIFT          26 /* Receive Timing (1 = falling edge) */
 120 #define CTR_TXDIZ_MASK  0x00c00000 /* Pin Output When TX is Disabled */
 121 #define CTR_TXDIZ_LOW   0x00000000 /*   0 */
 122 #define CTR_TXDIZ_HIGH  0x00400000 /*   1 */
 123 #define CTR_TXDIZ_HIZ   0x00800000 /*   High-impedance */
 124 #define CTR_TSCKE       0x00008000 /* Transmit Serial Clock Output Enable */
 125 #define CTR_TFSE        0x00004000 /* Transmit Frame Sync Signal Output Enable */
 126 #define CTR_TXE         0x00000200 /* Transmit Enable */
 127 #define CTR_RXE         0x00000100 /* Receive Enable */
 128
 129 /* FCTR */
 130 #define FCTR_TFWM_MASK  0xe0000000 /* Transmit FIFO Watermark */
 131 #define FCTR_TFWM_64    0x00000000 /*  Transfer Request when 64 empty stages */
 132 #define FCTR_TFWM_32    0x20000000 /*  Transfer Request when 32 empty stages */
 133 #define FCTR_TFWM_24    0x40000000 /*  Transfer Request when 24 empty stages */
 134 #define FCTR_TFWM_16    0x60000000 /*  Transfer Request when 16 empty stages */
 135 #define FCTR_TFWM_12    0x80000000 /*  Transfer Request when 12 empty stages */
 136 #define FCTR_TFWM_8     0xa0000000 /*  Transfer Request when 8 empty stages */
 137 #define FCTR_TFWM_4     0xc0000000 /*  Transfer Request when 4 empty stages */
 138 #define FCTR_TFWM_1     0xe0000000 /*  Transfer Request when 1 empty stage */
 139 #define FCTR_TFUA_MASK  0x07f00000 /* Transmit FIFO Usable Area */
 140 #define FCTR_TFUA_SHIFT         20
 141 #define FCTR_TFUA(i)    ((i) << FCTR_TFUA_SHIFT)
 142 #define FCTR_RFWM_MASK  0x0000e000 /* Receive FIFO Watermark */
 143 #define FCTR_RFWM_1     0x00000000 /*  Transfer Request when 1 valid stages */
 144 #define FCTR_RFWM_4     0x00002000 /*  Transfer Request when 4 valid stages */
 145 #define FCTR_RFWM_8     0x00004000 /*  Transfer Request when 8 valid stages */
 146 #define FCTR_RFWM_16    0x00006000 /*  Transfer Request when 16 valid stages */
 147 #define FCTR_RFWM_32    0x00008000 /*  Transfer Request when 32 valid stages */
 148 #define FCTR_RFWM_64    0x0000a000 /*  Transfer Request when 64 valid stages */
 149 #define FCTR_RFWM_128   0x0000c000 /*  Transfer Request when 128 valid stages */
 150 #define FCTR_RFWM_256   0x0000e000 /*  Transfer Request when 256 valid stages */
 151 #define FCTR_RFUA_MASK  0x00001ff0 /* Receive FIFO Usable Area (0x40 = full) */
 152 #define FCTR_RFUA_SHIFT          4
 153 #define FCTR_RFUA(i)    ((i) << FCTR_RFUA_SHIFT)
 154
 155 /* STR */
 156 #define STR_TFEMP       0x20000000 /* Transmit FIFO Empty */
 157 #define STR_TDREQ       0x10000000 /* Transmit Data Transfer Request */
 158 #define STR_TEOF        0x00800000 /* Frame Transmission End */
 159 #define STR_TFSERR      0x00200000 /* Transmit Frame Synchronization Error */
 160 #define STR_TFOVF       0x00100000 /* Transmit FIFO Overflow */
 161 #define STR_TFUDF       0x00080000 /* Transmit FIFO Underflow */
 162 #define STR_RFFUL       0x00002000 /* Receive FIFO Full */
 163 #define STR_RDREQ       0x00001000 /* Receive Data Transfer Request */
 164 #define STR_REOF        0x00000080 /* Frame Reception End */
 165 #define STR_RFSERR      0x00000020 /* Receive Frame Synchronization Error */
 166 #define STR_RFUDF       0x00000010 /* Receive FIFO Underflow */
 167 #define STR_RFOVF       0x00000008 /* Receive FIFO Overflow */
 168
 169 /* IER */
 170 #define IER_TDMAE       0x80000000 /* Transmit Data DMA Transfer Req. Enable */
 171 #define IER_TFEMPE      0x20000000 /* Transmit FIFO Empty Enable */
 172 #define IER_TDREQE      0x10000000 /* Transmit Data Transfer Request Enable */
 173 #define IER_TEOFE       0x00800000 /* Frame Transmission End Enable */
 174 #define IER_TFSERRE     0x00200000 /* Transmit Frame Sync Error Enable */
 175 #define IER_TFOVFE      0x00100000 /* Transmit FIFO Overflow Enable */
 176 #define IER_TFUDFE      0x00080000 /* Transmit FIFO Underflow Enable */
 177 #define IER_RDMAE       0x00008000 /* Receive Data DMA Transfer Req. Enable */
 178 #define IER_RFFULE      0x00002000 /* Receive FIFO Full Enable */
 179 #define IER_RDREQE      0x00001000 /* Receive Data Transfer Request Enable */
 180 #define IER_REOFE       0x00000080 /* Frame Reception End Enable */
 181 #define IER_RFSERRE     0x00000020 /* Receive Frame Sync Error Enable */
 182 #define IER_RFUDFE      0x00000010 /* Receive FIFO Underflow Enable */
 183 #define IER_RFOVFE      0x00000008 /* Receive FIFO Overflow Enable */
 184
 185
 186 static u32 sh_msiof_read(struct sh_msiof_spi_priv *p, int reg_offs)
 187 {
 188         switch (reg_offs) {
 189         case TSCR:
 190         case RSCR:
 191                 return ioread16(p->mapbase + reg_offs);
 192         default:
 193                 return ioread32(p->mapbase + reg_offs);
 194         }
 195 }
 196
 197 static void sh_msiof_write(struct sh_msiof_spi_priv *p, int reg_offs,
 198                            u32 value)
 199 {
 200         switch (reg_offs) {
 201         case TSCR:
 202         case RSCR:
 203                 iowrite16(value, p->mapbase + reg_offs);
 204                 break;
 205         default:
 206                 iowrite32(value, p->mapbase + reg_offs);
 207                 break;
 208         }
 209 }
 210
 211 static int sh_msiof_modify_ctr_wait(struct sh_msiof_spi_priv *p,
 212                                     u32 clr, u32 set)
 213 {
 214         u32 mask = clr | set;
 215         u32 data;
 216         int k;
 217
 218         data = sh_msiof_read(p, CTR);
 219         data &= ~clr;
 220         data |= set;
 221         sh_msiof_write(p, CTR, data);
 222
 223         for (k = 100; k > 0; k--) {
 224                 if ((sh_msiof_read(p, CTR) & mask) == set)
 225                         break;
 226
 227                 udelay(10);
 228         }
 229
 230         return k > 0 ? 0 : -ETIMEDOUT;
 231 }
 232
 233 static irqreturn_t sh_msiof_spi_irq(int irq, void *data)
 234 {
 235         struct sh_msiof_spi_priv *p = data;
 236
 237         /* just disable the interrupt and wake up */
 238         sh_msiof_write(p, IER, 0);
 239         complete(&p->done);
 240
 241         return IRQ_HANDLED;
 242 }
 243
 244 static struct {
 245         unsigned short div;
 246         unsigned short scr;
 247 } const sh_msiof_spi_clk_table[] = {
 248         { 1,    SCR_BRPS( 1) | SCR_BRDV_DIV_1 },
 249         { 2,    SCR_BRPS( 1) | SCR_BRDV_DIV_2 },
 250         { 4,    SCR_BRPS( 1) | SCR_BRDV_DIV_4 },
 251         { 8,    SCR_BRPS( 1) | SCR_BRDV_DIV_8 },
 252         { 16,   SCR_BRPS( 1) | SCR_BRDV_DIV_16 },
 253         { 32,   SCR_BRPS( 1) | SCR_BRDV_DIV_32 },
 254         { 64,   SCR_BRPS(32) | SCR_BRDV_DIV_2 },
 255         { 128,  SCR_BRPS(32) | SCR_BRDV_DIV_4 },
 256         { 256,  SCR_BRPS(32) | SCR_BRDV_DIV_8 },
 257         { 512,  SCR_BRPS(32) | SCR_BRDV_DIV_16 },
 258         { 1024, SCR_BRPS(32) | SCR_BRDV_DIV_32 },
 259 };
 260
 261 static void sh_msiof_spi_set_clk_regs(struct sh_msiof_spi_priv *p,
 262                                       unsigned long parent_rate, u32 spi_hz)
 263 {
 264         unsigned long div = 1024;
 265         size_t k;
 266
 267         if (!WARN_ON(!spi_hz || !parent_rate))
 268                 div = DIV_ROUND_UP(parent_rate, spi_hz);
 269
 270         /* TODO: make more fine grained */
 271
 272         for (k = 0; k < ARRAY_SIZE(sh_msiof_spi_clk_table); k++) {
 273                 if (sh_msiof_spi_clk_table[k].div >= div)
 274                         break;
 275         }
 276
 277         k = min_t(int, k, ARRAY_SIZE(sh_msiof_spi_clk_table) - 1);
 278
 279         sh_msiof_write(p, TSCR, sh_msiof_spi_clk_table[k].scr);
 280         if (!(p->chipdata->master_flags & SPI_MASTER_MUST_TX))
 281                 sh_msiof_write(p, RSCR, sh_msiof_spi_clk_table[k].scr);
 282 }
 283
 284 static u32 sh_msiof_get_delay_bit(u32 dtdl_or_syncdl)
 285 {
 286         /*
 287          * DTDL/SYNCDL bit      : p->info->dtdl or p->info->syncdl
 288          * b'000                : 0
 289          * b'001                : 100
 290          * b'010                : 200
 291          * b'011 (SYNCDL only)  : 300
 292          * b'101                : 50
 293          * b'110                : 150
 294          */
 295         if (dtdl_or_syncdl % 100)
 296                 return dtdl_or_syncdl / 100 + 5;
 297         else
 298                 return dtdl_or_syncdl / 100;
 299 }
 300
 301 static u32 sh_msiof_spi_get_dtdl_and_syncdl(struct sh_msiof_spi_priv *p)
 302 {
 303         u32 val;
 304
 305         if (!p->info)
 306                 return 0;
 307
 308         /* check if DTDL and SYNCDL is allowed value */
 309         if (p->info->dtdl > 200 || p->info->syncdl > 300) {
 310                 dev_warn(&p->pdev->dev, "DTDL or SYNCDL is too large\n");
 311                 return 0;
 312         }
 313
 314         /* check if the sum of DTDL and SYNCDL becomes an integer value  */
 315         if ((p->info->dtdl + p->info->syncdl) % 100) {
 316                 dev_warn(&p->pdev->dev, "the sum of DTDL/SYNCDL is not good\n");
 317                 return 0;
 318         }
 319
 320         val = sh_msiof_get_delay_bit(p->info->dtdl) << MDR1_DTDL_SHIFT;
 321         val |= sh_msiof_get_delay_bit(p->info->syncdl) << MDR1_SYNCDL_SHIFT;
 322
 323         return val;
 324 }
 325
 326 static void sh_msiof_spi_set_pin_regs(struct sh_msiof_spi_priv *p,
 327                                       u32 cpol, u32 cpha,
 328                                       u32 tx_hi_z, u32 lsb_first, u32 cs_high)
 329 {
 330         u32 tmp;
 331         int edge;
 332
 333         /*
 334          * CPOL CPHA     TSCKIZ RSCKIZ TEDG REDG
 335          *    0    0         10     10    1    1
 336          *    0    1         10     10    0    0
 337          *    1    0         11     11    0    0
 338          *    1    1         11     11    1    1
 339          */
 340         tmp = MDR1_SYNCMD_SPI | 1 << MDR1_FLD_SHIFT | MDR1_XXSTP;
 341         tmp |= !cs_high << MDR1_SYNCAC_SHIFT;
 342         tmp |= lsb_first << MDR1_BITLSB_SHIFT;
 343         tmp |= sh_msiof_spi_get_dtdl_and_syncdl(p);
 344         sh_msiof_write(p, TMDR1, tmp | MDR1_TRMD | TMDR1_PCON);
 345         if (p->chipdata->master_flags & SPI_MASTER_MUST_TX) {
 346                 /* These bits are reserved if RX needs TX */
 347                 tmp &= ~0x0000ffff;
 348         }
 349         sh_msiof_write(p, RMDR1, tmp);
 350
 351         tmp = 0;
 352         tmp |= CTR_TSCKIZ_SCK | cpol << CTR_TSCKIZ_POL_SHIFT;
 353         tmp |= CTR_RSCKIZ_SCK | cpol << CTR_RSCKIZ_POL_SHIFT;
 354
 355         edge = cpol ^ !cpha;
 356
 357         tmp |= edge << CTR_TEDG_SHIFT;
 358         tmp |= edge << CTR_REDG_SHIFT;
 359         tmp |= tx_hi_z ? CTR_TXDIZ_HIZ : CTR_TXDIZ_LOW;
 360         sh_msiof_write(p, CTR, tmp);
 361 }
 362
 363 static void sh_msiof_spi_set_mode_regs(struct sh_msiof_spi_priv *p,
 364                                        const void *tx_buf, void *rx_buf,
 365                                        u32 bits, u32 words)
 366 {
 367         u32 dr2 = MDR2_BITLEN1(bits) | MDR2_WDLEN1(words);
 368
 369         if (tx_buf || (p->chipdata->master_flags & SPI_MASTER_MUST_TX))
 370                 sh_msiof_write(p, TMDR2, dr2);
 371         else
 372                 sh_msiof_write(p, TMDR2, dr2 | MDR2_GRPMASK1);
 373
 374         if (rx_buf)
 375                 sh_msiof_write(p, RMDR2, dr2);
 376 }
 377
 378 static void sh_msiof_reset_str(struct sh_msiof_spi_priv *p)
 379 {
 380         sh_msiof_write(p, STR, sh_msiof_read(p, STR));
 381 }
 382
 383 static void sh_msiof_spi_write_fifo_8(struct sh_msiof_spi_priv *p,
 384                                       const void *tx_buf, int words, int fs)
 385 {
 386         const u8 *buf_8 = tx_buf;
 387         int k;
 388
 389         for (k = 0; k < words; k++)
 390                 sh_msiof_write(p, TFDR, buf_8[k] << fs);
 391 }
 392
 393 static void sh_msiof_spi_write_fifo_16(struct sh_msiof_spi_priv *p,
 394                                        const void *tx_buf, int words, int fs)
 395 {
 396         const u16 *buf_16 = tx_buf;
 397         int k;
 398
 399         for (k = 0; k < words; k++)
 400                 sh_msiof_write(p, TFDR, buf_16[k] << fs);
 401 }
 402
 403 static void sh_msiof_spi_write_fifo_16u(struct sh_msiof_spi_priv *p,
 404                                         const void *tx_buf, int words, int fs)
 405 {
 406         const u16 *buf_16 = tx_buf;
 407         int k;
 408
 409         for (k = 0; k < words; k++)
 410                 sh_msiof_write(p, TFDR, get_unaligned(&buf_16[k]) << fs);
 411 }
 412
 413 static void sh_msiof_spi_write_fifo_32(struct sh_msiof_spi_priv *p,
 414                                        const void *tx_buf, int words, int fs)
 415 {
 416         const u32 *buf_32 = tx_buf;
 417         int k;
 418
 419         for (k = 0; k < words; k++)
 420                 sh_msiof_write(p, TFDR, buf_32[k] << fs);
 421 }
 422
 423 static void sh_msiof_spi_write_fifo_32u(struct sh_msiof_spi_priv *p,
 424                                         const void *tx_buf, int words, int fs)
 425 {
 426         const u32 *buf_32 = tx_buf;
 427         int k;
 428
 429         for (k = 0; k < words; k++)
 430                 sh_msiof_write(p, TFDR, get_unaligned(&buf_32[k]) << fs);
 431 }
 432
 433 static void sh_msiof_spi_write_fifo_s32(struct sh_msiof_spi_priv *p,
 434                                         const void *tx_buf, int words, int fs)
 435 {
 436         const u32 *buf_32 = tx_buf;
 437         int k;
 438
 439         for (k = 0; k < words; k++)
 440                 sh_msiof_write(p, TFDR, swab32(buf_32[k] << fs));
 441 }
 442
 443 static void sh_msiof_spi_write_fifo_s32u(struct sh_msiof_spi_priv *p,
 444                                          const void *tx_buf, int words, int fs)
 445 {
 446         const u32 *buf_32 = tx_buf;
 447         int k;
 448
 449         for (k = 0; k < words; k++)
 450                 sh_msiof_write(p, TFDR, swab32(get_unaligned(&buf_32[k]) << fs));
 451 }
 452
 453 static void sh_msiof_spi_read_fifo_8(struct sh_msiof_spi_priv *p,
 454                                      void *rx_buf, int words, int fs)
 455 {
 456         u8 *buf_8 = rx_buf;
 457         int k;
 458
 459         for (k = 0; k < words; k++)
 460                 buf_8[k] = sh_msiof_read(p, RFDR) >> fs;
 461 }
 462
 463 static void sh_msiof_spi_read_fifo_16(struct sh_msiof_spi_priv *p,
 464                                       void *rx_buf, int words, int fs)
 465 {
 466         u16 *buf_16 = rx_buf;
 467         int k;
 468
 469         for (k = 0; k < words; k++)
 470                 buf_16[k] = sh_msiof_read(p, RFDR) >> fs;
 471 }
 472
 473 static void sh_msiof_spi_read_fifo_16u(struct sh_msiof_spi_priv *p,
 474                                        void *rx_buf, int words, int fs)
 475 {
 476         u16 *buf_16 = rx_buf;
 477         int k;
 478
 479         for (k = 0; k < words; k++)
 480                 put_unaligned(sh_msiof_read(p, RFDR) >> fs, &buf_16[k]);
 481 }
 482
 483 static void sh_msiof_spi_read_fifo_32(struct sh_msiof_spi_priv *p,
 484                                       void *rx_buf, int words, int fs)
 485 {
 486         u32 *buf_32 = rx_buf;
 487         int k;
 488
 489         for (k = 0; k < words; k++)
 490                 buf_32[k] = sh_msiof_read(p, RFDR) >> fs;
 491 }
 492
 493 static void sh_msiof_spi_read_fifo_32u(struct sh_msiof_spi_priv *p,
 494                                        void *rx_buf, int words, int fs)
 495 {
 496         u32 *buf_32 = rx_buf;
 497         int k;
 498
 499         for (k = 0; k < words; k++)
 500                 put_unaligned(sh_msiof_read(p, RFDR) >> fs, &buf_32[k]);
 501 }
 502
 503 static void sh_msiof_spi_read_fifo_s32(struct sh_msiof_spi_priv *p,
 504                                        void *rx_buf, int words, int fs)
 505 {
 506         u32 *buf_32 = rx_buf;
 507         int k;
 508
 509         for (k = 0; k < words; k++)
 510                 buf_32[k] = swab32(sh_msiof_read(p, RFDR) >> fs);
 511 }
 512
 513 static void sh_msiof_spi_read_fifo_s32u(struct sh_msiof_spi_priv *p,
 514                                        void *rx_buf, int words, int fs)
 515 {
 516         u32 *buf_32 = rx_buf;
 517         int k;
 518
 519         for (k = 0; k < words; k++)
 520                 put_unaligned(swab32(sh_msiof_read(p, RFDR) >> fs), &buf_32[k]);
 521 }
 522
 523 static int sh_msiof_spi_setup(struct spi_device *spi)
 524 {
 525         struct device_node      *np = spi->master->dev.of_node;
 526         struct sh_msiof_spi_priv *p = spi_master_get_devdata(spi->master);
 527
 528         if (!np) {
 529                 /*
 530                  * Use spi->controller_data for CS (same strategy as spi_gpio),
 531                  * if any. otherwise let HW control CS
 532                  */
 533                 spi->cs_gpio = (uintptr_t)spi->controller_data;
 534         }
 535
 536         /* Configure pins before deasserting CS */
 537         sh_msiof_spi_set_pin_regs(p, !!(spi->mode & SPI_CPOL),
 538                                   !!(spi->mode & SPI_CPHA),
 539                                   !!(spi->mode & SPI_3WIRE),
 540                                   !!(spi->mode & SPI_LSB_FIRST),
 541                                   !!(spi->mode & SPI_CS_HIGH));
 542
 543         if (spi->cs_gpio >= 0)
 544                 gpio_set_value(spi->cs_gpio, !(spi->mode & SPI_CS_HIGH));
 545
 546         return 0;
 547 }
 548
 549 static int sh_msiof_prepare_message(struct spi_master *master,
 550                                     struct spi_message *msg)
 551 {
 552         struct sh_msiof_spi_priv *p = spi_master_get_devdata(master);
 553         const struct spi_device *spi = msg->spi;
 554
 555         /* Configure pins before asserting CS */
 556         sh_msiof_spi_set_pin_regs(p, !!(spi->mode & SPI_CPOL),
 557                                   !!(spi->mode & SPI_CPHA),
 558                                   !!(spi->mode & SPI_3WIRE),
 559                                   !!(spi->mode & SPI_LSB_FIRST),
 560                                   !!(spi->mode & SPI_CS_HIGH));
 561         return 0;
 562 }
 563
 564 static int sh_msiof_spi_start(struct sh_msiof_spi_priv *p, void *rx_buf)
 565 {
 566         int ret;
 567
 568         /* setup clock and rx/tx signals */
 569         ret = sh_msiof_modify_ctr_wait(p, 0, CTR_TSCKE);
 570         if (rx_buf && !ret)
 571                 ret = sh_msiof_modify_ctr_wait(p, 0, CTR_RXE);
 572         if (!ret)
 573                 ret = sh_msiof_modify_ctr_wait(p, 0, CTR_TXE);
 574
 575         /* start by setting frame bit */
 576         if (!ret)
 577                 ret = sh_msiof_modify_ctr_wait(p, 0, CTR_TFSE);
 578
 579         return ret;
 580 }
 581
 582 static int sh_msiof_spi_stop(struct sh_msiof_spi_priv *p, void *rx_buf)
 583 {
 584         int ret;
 585
 586         /* shut down frame, rx/tx and clock signals */
 587         ret = sh_msiof_modify_ctr_wait(p, CTR_TFSE, 0);
 588         if (!ret)
 589                 ret = sh_msiof_modify_ctr_wait(p, CTR_TXE, 0);
 590         if (rx_buf && !ret)
 591                 ret = sh_msiof_modify_ctr_wait(p, CTR_RXE, 0);
 592         if (!ret)
 593                 ret = sh_msiof_modify_ctr_wait(p, CTR_TSCKE, 0);
 594
 595         return ret;
 596 }
 597
 598 static int sh_msiof_spi_txrx_once(struct sh_msiof_spi_priv *p,
 599                                   void (*tx_fifo)(struct sh_msiof_spi_priv *,
 600                                                   const void *, int, int),
 601                                   void (*rx_fifo)(struct sh_msiof_spi_priv *,
 602                                                   void *, int, int),
 603                                   const void *tx_buf, void *rx_buf,
 604                                   int words, int bits)
 605 {
 606         int fifo_shift;
 607         int ret;
 608
 609         /* limit maximum word transfer to rx/tx fifo size */
 610         if (tx_buf)
 611                 words = min_t(int, words, p->tx_fifo_size);
 612         if (rx_buf)
 613                 words = min_t(int, words, p->rx_fifo_size);
 614
 615         /* the fifo contents need shifting */
 616         fifo_shift = 32 - bits;
 617
 618         /* default FIFO watermarks for PIO */
 619         sh_msiof_write(p, FCTR, 0);
 620
 621         /* setup msiof transfer mode registers */
 622         sh_msiof_spi_set_mode_regs(p, tx_buf, rx_buf, bits, words);
 623         sh_msiof_write(p, IER, IER_TEOFE | IER_REOFE);
 624
 625         /* write tx fifo */
 626         if (tx_buf)
 627                 tx_fifo(p, tx_buf, words, fifo_shift);
 628
 629         reinit_completion(&p->done);
 630
 631         ret = sh_msiof_spi_start(p, rx_buf);
 632         if (ret) {
 633                 dev_err(&p->pdev->dev, "failed to start hardware\n");
 634                 goto stop_ier;
 635         }
 636
 637         /* wait for tx fifo to be emptied / rx fifo to be filled */
 638         ret = wait_for_completion_timeout(&p->done, HZ);
 639         if (!ret) {
 640                 dev_err(&p->pdev->dev, "PIO timeout\n");
 641                 ret = -ETIMEDOUT;
 642                 goto stop_reset;
 643         }
 644
 645         /* read rx fifo */
 646         if (rx_buf)
 647                 rx_fifo(p, rx_buf, words, fifo_shift);
 648
 649         /* clear status bits */
 650         sh_msiof_reset_str(p);
 651
 652         ret = sh_msiof_spi_stop(p, rx_buf);
 653         if (ret) {
 654                 dev_err(&p->pdev->dev, "failed to shut down hardware\n");
 655                 return ret;
 656         }
 657
 658         return words;
 659
 660 stop_reset:
 661         sh_msiof_reset_str(p);
 662         sh_msiof_spi_stop(p, rx_buf);
 663 stop_ier:
 664         sh_msiof_write(p, IER, 0);
 665         return ret;
 666 }
 667
 668 static void sh_msiof_dma_complete(void *arg)
 669 {
 670         struct sh_msiof_spi_priv *p = arg;
 671
 672         sh_msiof_write(p, IER, 0);
 673         complete(&p->done);
 674 }
 675
 676 static int sh_msiof_dma_once(struct sh_msiof_spi_priv *p, const void *tx,
 677                              void *rx, unsigned int len)
 678 {
 679         u32 ier_bits = 0;
 680         struct dma_async_tx_descriptor *desc_tx = NULL, *desc_rx = NULL;
 681         dma_cookie_t cookie;
 682         int ret;
 683
 684         /* First prepare and submit the DMA request(s), as this may fail */
 685         if (rx) {
 686                 ier_bits |= IER_RDREQE | IER_RDMAE;
 687                 desc_rx = dmaengine_prep_slave_single(p->master->dma_rx,
 688                                         p->rx_dma_addr, len, DMA_FROM_DEVICE,
 689                                         DMA_PREP_INTERRUPT | DMA_CTRL_ACK);
 690                 if (!desc_rx)
 691                         return -EAGAIN;
 692
 693                 desc_rx->callback = sh_msiof_dma_complete;
 694                 desc_rx->callback_param = p;
 695                 cookie = dmaengine_submit(desc_rx);
 696                 if (dma_submit_error(cookie))
 697                         return cookie;
 698         }
 699
 700         if (tx) {
 701                 ier_bits |= IER_TDREQE | IER_TDMAE;
 702                 dma_sync_single_for_device(p->master->dma_tx->device->dev,
 703                                            p->tx_dma_addr, len, DMA_TO_DEVICE);
 704                 desc_tx = dmaengine_prep_slave_single(p->master->dma_tx,
 705                                         p->tx_dma_addr, len, DMA_TO_DEVICE,
 706                                         DMA_PREP_INTERRUPT | DMA_CTRL_ACK);
 707                 if (!desc_tx) {
 708                         ret = -EAGAIN;
 709                         goto no_dma_tx;
 710                 }
 711
 712                 if (rx) {
 713                         /* No callback */
 714                         desc_tx->callback = NULL;
 715                 } else {
 716                         desc_tx->callback = sh_msiof_dma_complete;
 717                         desc_tx->callback_param = p;
 718                 }
 719                 cookie = dmaengine_submit(desc_tx);
 720                 if (dma_submit_error(cookie)) {
 721                         ret = cookie;
 722                         goto no_dma_tx;
 723                 }
 724         }
 725
 726         /* 1 stage FIFO watermarks for DMA */
 727         sh_msiof_write(p, FCTR, FCTR_TFWM_1 | FCTR_RFWM_1);
 728
 729         /* setup msiof transfer mode registers (32-bit words) */
 730         sh_msiof_spi_set_mode_regs(p, tx, rx, 32, len / 4);
 731
 732         sh_msiof_write(p, IER, ier_bits);
 733
 734         reinit_completion(&p->done);
 735
 736         /* Now start DMA */
 737         if (rx)
 738                 dma_async_issue_pending(p->master->dma_rx);
 739         if (tx)
 740                 dma_async_issue_pending(p->master->dma_tx);
 741
 742         ret = sh_msiof_spi_start(p, rx);
 743         if (ret) {
 744                 dev_err(&p->pdev->dev, "failed to start hardware\n");
 745                 goto stop_dma;
 746         }
 747
 748         /* wait for tx fifo to be emptied / rx fifo to be filled */
 749         ret = wait_for_completion_timeout(&p->done, HZ);
 750         if (!ret) {
 751                 dev_err(&p->pdev->dev, "DMA timeout\n");
 752                 ret = -ETIMEDOUT;
 753                 goto stop_reset;
 754         }
 755
 756         /* clear status bits */
 757         sh_msiof_reset_str(p);
 758
 759         ret = sh_msiof_spi_stop(p, rx);
 760         if (ret) {
 761                 dev_err(&p->pdev->dev, "failed to shut down hardware\n");
 762                 return ret;
 763         }
 764
 765         if (rx)
 766                 dma_sync_single_for_cpu(p->master->dma_rx->device->dev,
 767                                         p->rx_dma_addr, len,
 768                                         DMA_FROM_DEVICE);
 769
 770         return 0;
 771
 772 stop_reset:
 773         sh_msiof_reset_str(p);
 774         sh_msiof_spi_stop(p, rx);
 775 stop_dma:
 776         if (tx)
 777                 dmaengine_terminate_all(p->master->dma_tx);
 778 no_dma_tx:
 779         if (rx)
 780                 dmaengine_terminate_all(p->master->dma_rx);
 781         sh_msiof_write(p, IER, 0);
 782         return ret;
 783 }
 784
 785 static void copy_bswap32(u32 *dst, const u32 *src, unsigned int words)
 786 {
 787         /* src or dst can be unaligned, but not both */
 788         if ((unsigned long)src & 3) {
 789                 while (words--) {
 790                         *dst++ = swab32(get_unaligned(src));
 791                         src++;
 792                 }
 793         } else if ((unsigned long)dst & 3) {
 794                 while (words--) {
 795                         put_unaligned(swab32(*src++), dst);
 796                         dst++;
 797                 }
 798         } else {
 799                 while (words--)
 800                         *dst++ = swab32(*src++);
 801         }
 802 }
 803
 804 static void copy_wswap32(u32 *dst, const u32 *src, unsigned int words)
 805 {
 806         /* src or dst can be unaligned, but not both */
 807         if ((unsigned long)src & 3) {
 808                 while (words--) {
 809                         *dst++ = swahw32(get_unaligned(src));
 810                         src++;
 811                 }
 812         } else if ((unsigned long)dst & 3) {
 813                 while (words--) {
 814                         put_unaligned(swahw32(*src++), dst);
 815                         dst++;
 816                 }
 817         } else {
 818                 while (words--)
 819                         *dst++ = swahw32(*src++);
 820         }
 821 }
 822
 823 static void copy_plain32(u32 *dst, const u32 *src, unsigned int words)
 824 {
 825         memcpy(dst, src, words * 4);
 826 }
 827
 828 static int sh_msiof_transfer_one(struct spi_master *master,
 829                                  struct spi_device *spi,
 830                                  struct spi_transfer *t)
 831 {
 832         struct sh_msiof_spi_priv *p = spi_master_get_devdata(master);
 833         void (*copy32)(u32 *, const u32 *, unsigned int);
 834         void (*tx_fifo)(struct sh_msiof_spi_priv *, const void *, int, int);
 835         void (*rx_fifo)(struct sh_msiof_spi_priv *, void *, int, int);
 836         const void *tx_buf = t->tx_buf;
 837         void *rx_buf = t->rx_buf;
 838         unsigned int len = t->len;
 839         unsigned int bits = t->bits_per_word;
 840         unsigned int bytes_per_word;
 841         unsigned int words;
 842         int n;
 843         bool swab;
 844         int ret;
 845
 846         /* setup clocks (clock already enabled in chipselect()) */
 847         sh_msiof_spi_set_clk_regs(p, clk_get_rate(p->clk), t->speed_hz);
 848
 849         while (master->dma_tx && len > 15) {
 850                 /*
 851                  *  DMA supports 32-bit words only, hence pack 8-bit and 16-bit
 852                  *  words, with byte resp. word swapping.
 853                  */
 854                 unsigned int l = min(len, MAX_WDLEN * 4);
 855
 856                 if (bits <= 8) {
 857                         if (l & 3)
 858                                 break;
 859                         copy32 = copy_bswap32;
 860                 } else if (bits <= 16) {
 861                         if (l & 1)
 862                                 break;
 863                         copy32 = copy_wswap32;
 864                 } else {
 865                         copy32 = copy_plain32;
 866                 }
 867
 868                 if (tx_buf)
 869                         copy32(p->tx_dma_page, tx_buf, l / 4);
 870
 871                 ret = sh_msiof_dma_once(p, tx_buf, rx_buf, l);
 872                 if (ret == -EAGAIN) {
 873                         pr_warn_once("%s %s: DMA not available, falling back to PIO\n",
 874                                      dev_driver_string(&p->pdev->dev),
 875                                      dev_name(&p->pdev->dev));
 876                         break;
 877                 }
 878                 if (ret)
 879                         return ret;
 880
 881                 if (rx_buf) {
 882                         copy32(rx_buf, p->rx_dma_page, l / 4);
 883                         rx_buf += l;
 884                 }
 885                 if (tx_buf)
 886                         tx_buf += l;
 887
 888                 len -= l;
 889                 if (!len)
 890                         return 0;
 891         }
 892
 893         if (bits <= 8 && len > 15 && !(len & 3)) {
 894                 bits = 32;
 895                 swab = true;
 896         } else {
 897                 swab = false;
 898         }
 899
 900         /* setup bytes per word and fifo read/write functions */
 901         if (bits <= 8) {
 902                 bytes_per_word = 1;
 903                 tx_fifo = sh_msiof_spi_write_fifo_8;
 904                 rx_fifo = sh_msiof_spi_read_fifo_8;
 905         } else if (bits <= 16) {
 906                 bytes_per_word = 2;
 907                 if ((unsigned long)tx_buf & 0x01)
 908                         tx_fifo = sh_msiof_spi_write_fifo_16u;
 909                 else
 910                         tx_fifo = sh_msiof_spi_write_fifo_16;
 911
 912                 if ((unsigned long)rx_buf & 0x01)
 913                         rx_fifo = sh_msiof_spi_read_fifo_16u;
 914                 else
 915                         rx_fifo = sh_msiof_spi_read_fifo_16;
 916         } else if (swab) {
 917                 bytes_per_word = 4;
 918                 if ((unsigned long)tx_buf & 0x03)
 919                         tx_fifo = sh_msiof_spi_write_fifo_s32u;
 920                 else
 921                         tx_fifo = sh_msiof_spi_write_fifo_s32;
 922
 923                 if ((unsigned long)rx_buf & 0x03)
 924                         rx_fifo = sh_msiof_spi_read_fifo_s32u;
 925                 else
 926                         rx_fifo = sh_msiof_spi_read_fifo_s32;
 927         } else {
 928                 bytes_per_word = 4;
 929                 if ((unsigned long)tx_buf & 0x03)
 930                         tx_fifo = sh_msiof_spi_write_fifo_32u;
 931                 else
 932                         tx_fifo = sh_msiof_spi_write_fifo_32;
 933
 934                 if ((unsigned long)rx_buf & 0x03)
 935                         rx_fifo = sh_msiof_spi_read_fifo_32u;
 936                 else
 937                         rx_fifo = sh_msiof_spi_read_fifo_32;
 938         }
 939
 940         /* transfer in fifo sized chunks */
 941         words = len / bytes_per_word;
 942
 943         while (words > 0) {
 944                 n = sh_msiof_spi_txrx_once(p, tx_fifo, rx_fifo, tx_buf, rx_buf,
 945                                            words, bits);
 946                 if (n < 0)
 947                         return n;
 948
 949                 if (tx_buf)
 950                         tx_buf += n * bytes_per_word;
 951                 if (rx_buf)
 952                         rx_buf += n * bytes_per_word;
 953                 words -= n;
 954         }
 955
 956         return 0;
 957 }
 958
 959 static const struct sh_msiof_chipdata sh_data = {
 960         .tx_fifo_size = 64,
 961         .rx_fifo_size = 64,
 962         .master_flags = 0,
 963 };
 964
 965 static const struct sh_msiof_chipdata r8a779x_data = {
 966         .tx_fifo_size = 64,
 967         .rx_fifo_size = 256,
 968         .master_flags = SPI_MASTER_MUST_TX,
 969 };
 970
 971 static const struct of_device_id sh_msiof_match[] = {
 972         { .compatible = "renesas,sh-msiof",        .data = &sh_data },
 973         { .compatible = "renesas,sh-mobile-msiof", .data = &sh_data },
 974         { .compatible = "renesas,msiof-r8a7790",   .data = &r8a779x_data },
 975         { .compatible = "renesas,msiof-r8a7791",   .data = &r8a779x_data },
 976         { .compatible = "renesas,msiof-r8a7792",   .data = &r8a779x_data },
 977         { .compatible = "renesas,msiof-r8a7793",   .data = &r8a779x_data },
 978         { .compatible = "renesas,msiof-r8a7794",   .data = &r8a779x_data },
 979         {},
 980 };
 981 MODULE_DEVICE_TABLE(of, sh_msiof_match);
 982
 983 #ifdef CONFIG_OF
 984 static struct sh_msiof_spi_info *sh_msiof_spi_parse_dt(struct device *dev)
 985 {
 986         struct sh_msiof_spi_info *info;
 987         struct device_node *np = dev->of_node;
 988         u32 num_cs = 1;
 989
 990         info = devm_kzalloc(dev, sizeof(struct sh_msiof_spi_info), GFP_KERNEL);
 991         if (!info)
 992                 return NULL;
 993
 994         /* Parse the MSIOF properties */
 995         of_property_read_u32(np, "num-cs", &num_cs);
 996         of_property_read_u32(np, "renesas,tx-fifo-size",
 997                                         &info->tx_fifo_override);
 998         of_property_read_u32(np, "renesas,rx-fifo-size",
 999                                         &info->rx_fifo_override);
1000         of_property_read_u32(np, "renesas,dtdl", &info->dtdl);
1001         of_property_read_u32(np, "renesas,syncdl", &info->syncdl);
1002
1003         info->num_chipselect = num_cs;
1004
1005         return info;
1006 }
1007 #else
1008 static struct sh_msiof_spi_info *sh_msiof_spi_parse_dt(struct device *dev)
1009 {
1010         return NULL;
1011 }
1012 #endif
1013
1014 static struct dma_chan *sh_msiof_request_dma_chan(struct device *dev,
1015         enum dma_transfer_direction dir, unsigned int id, dma_addr_t port_addr)
1016 {
1017         dma_cap_mask_t mask;
1018         struct dma_chan *chan;
1019         struct dma_slave_config cfg;
1020         int ret;
1021
1022         dma_cap_zero(mask);
1023         dma_cap_set(DMA_SLAVE, mask);
1024
1025         chan = dma_request_slave_channel_compat(mask, shdma_chan_filter,
1026                                 (void *)(unsigned long)id, dev,
1027                                 dir == DMA_MEM_TO_DEV ? "tx" : "rx");
1028         if (!chan) {
1029                 dev_warn(dev, "dma_request_slave_channel_compat failed\n");
1030                 return NULL;
1031         }
1032
1033         memset(&cfg, 0, sizeof(cfg));
1034         cfg.slave_id = id;
1035         cfg.direction = dir;
1036         if (dir == DMA_MEM_TO_DEV) {
1037                 cfg.dst_addr = port_addr;
1038                 cfg.dst_addr_width = DMA_SLAVE_BUSWIDTH_4_BYTES;
1039         } else {
1040                 cfg.src_addr = port_addr;
1041                 cfg.src_addr_width = DMA_SLAVE_BUSWIDTH_4_BYTES;
1042         }
1043
1044         ret = dmaengine_slave_config(chan, &cfg);
1045         if (ret) {
1046                 dev_warn(dev, "dmaengine_slave_config failed %d\n", ret);
1047                 dma_release_channel(chan);
1048                 return NULL;
1049         }
1050
1051         return chan;
1052 }
1053
1054 static int sh_msiof_request_dma(struct sh_msiof_spi_priv *p)
1055 {
1056         struct platform_device *pdev = p->pdev;
1057         struct device *dev = &pdev->dev;
1058         const struct sh_msiof_spi_info *info = dev_get_platdata(dev);
1059         unsigned int dma_tx_id, dma_rx_id;
1060         const struct resource *res;
1061         struct spi_master *master;
1062         struct device *tx_dev, *rx_dev;
1063
1064         if (dev->of_node) {
1065                 /* In the OF case we will get the slave IDs from the DT */
1066                 dma_tx_id = 0;
1067                 dma_rx_id = 0;
1068         } else if (info && info->dma_tx_id && info->dma_rx_id) {
1069                 dma_tx_id = info->dma_tx_id;
1070                 dma_rx_id = info->dma_rx_id;
1071         } else {
1072                 /* The driver assumes no error */
1073                 return 0;
1074         }
1075
1076         /* The DMA engine uses the second register set, if present */
1077         res = platform_get_resource(pdev, IORESOURCE_MEM, 1);
1078         if (!res)
1079                 res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1080
1081         master = p->master;
1082         master->dma_tx = sh_msiof_request_dma_chan(dev, DMA_MEM_TO_DEV,
1083                                                    dma_tx_id,
1084                                                    res->start + TFDR);
1085         if (!master->dma_tx)
1086                 return -ENODEV;
1087
1088         master->dma_rx = sh_msiof_request_dma_chan(dev, DMA_DEV_TO_MEM,
1089                                                    dma_rx_id,
1090                                                    res->start + RFDR);
1091         if (!master->dma_rx)
1092                 goto free_tx_chan;
1093
1094         p->tx_dma_page = (void *)__get_free_page(GFP_KERNEL | GFP_DMA);
1095         if (!p->tx_dma_page)
1096                 goto free_rx_chan;
1097
1098         p->rx_dma_page = (void *)__get_free_page(GFP_KERNEL | GFP_DMA);
1099         if (!p->rx_dma_page)
1100                 goto free_tx_page;
1101
1102         tx_dev = master->dma_tx->device->dev;
1103         p->tx_dma_addr = dma_map_single(tx_dev, p->tx_dma_page, PAGE_SIZE,
1104                                         DMA_TO_DEVICE);
1105         if (dma_mapping_error(tx_dev, p->tx_dma_addr))
1106                 goto free_rx_page;
1107
1108         rx_dev = master->dma_rx->device->dev;
1109         p->rx_dma_addr = dma_map_single(rx_dev, p->rx_dma_page, PAGE_SIZE,
1110                                         DMA_FROM_DEVICE);
1111         if (dma_mapping_error(rx_dev, p->rx_dma_addr))
1112                 goto unmap_tx_page;
1113
1114         dev_info(dev, "DMA available");
1115         return 0;
1116
1117 unmap_tx_page:
1118         dma_unmap_single(tx_dev, p->tx_dma_addr, PAGE_SIZE, DMA_TO_DEVICE);
1119 free_rx_page:
1120         free_page((unsigned long)p->rx_dma_page);
1121 free_tx_page:
1122         free_page((unsigned long)p->tx_dma_page);
1123 free_rx_chan:
1124         dma_release_channel(master->dma_rx);
1125 free_tx_chan:
1126         dma_release_channel(master->dma_tx);
1127         master->dma_tx = NULL;
1128         return -ENODEV;
1129 }
1130
1131 static void sh_msiof_release_dma(struct sh_msiof_spi_priv *p)
1132 {
1133         struct spi_master *master = p->master;
1134         struct device *dev;
1135
1136         if (!master->dma_tx)
1137                 return;
1138
1139         dev = &p->pdev->dev;
1140         dma_unmap_single(master->dma_rx->device->dev, p->rx_dma_addr,
1141                          PAGE_SIZE, DMA_FROM_DEVICE);
1142         dma_unmap_single(master->dma_tx->device->dev, p->tx_dma_addr,
1143                          PAGE_SIZE, DMA_TO_DEVICE);
1144         free_page((unsigned long)p->rx_dma_page);
1145         free_page((unsigned long)p->tx_dma_page);
1146         dma_release_channel(master->dma_rx);
1147         dma_release_channel(master->dma_tx);
1148 }
1149
1150 static int sh_msiof_spi_probe(struct platform_device *pdev)
1151 {
1152         struct resource *r;
1153         struct spi_master *master;
1154         const struct of_device_id *of_id;
1155         struct sh_msiof_spi_priv *p;
1156         int i;
1157         int ret;
1158
1159         master = spi_alloc_master(&pdev->dev, sizeof(struct sh_msiof_spi_priv));
1160         if (master == NULL) {
1161                 dev_err(&pdev->dev, "failed to allocate spi master\n");
1162                 return -ENOMEM;
1163         }
1164
1165         p = spi_master_get_devdata(master);
1166
1167         platform_set_drvdata(pdev, p);
1168         p->master = master;
1169
1170         of_id = of_match_device(sh_msiof_match, &pdev->dev);
1171         if (of_id) {
1172                 p->chipdata = of_id->data;
1173                 p->info = sh_msiof_spi_parse_dt(&pdev->dev);
1174         } else {
1175                 p->chipdata = (const void *)pdev->id_entry->driver_data;
1176                 p->info = dev_get_platdata(&pdev->dev);
1177         }
1178
1179         if (!p->info) {
1180                 dev_err(&pdev->dev, "failed to obtain device info\n");
1181                 ret = -ENXIO;
1182                 goto err1;
1183         }
1184
1185         init_completion(&p->done);
1186
1187         p->clk = devm_clk_get(&pdev->dev, NULL);
1188         if (IS_ERR(p->clk)) {
1189                 dev_err(&pdev->dev, "cannot get clock\n");
1190                 ret = PTR_ERR(p->clk);
1191                 goto err1;
1192         }
1193
1194         i = platform_get_irq(pdev, 0);
1195         if (i < 0) {
1196                 dev_err(&pdev->dev, "cannot get platform IRQ\n");
1197                 ret = -ENOENT;
1198                 goto err1;
1199         }
1200
1201         r = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1202         p->mapbase = devm_ioremap_resource(&pdev->dev, r);
1203         if (IS_ERR(p->mapbase)) {
1204                 ret = PTR_ERR(p->mapbase);
1205                 goto err1;
1206         }
1207
1208         ret = devm_request_irq(&pdev->dev, i, sh_msiof_spi_irq, 0,
1209                                dev_name(&pdev->dev), p);
1210         if (ret) {
1211                 dev_err(&pdev->dev, "unable to request irq\n");
1212                 goto err1;
1213         }
1214
1215         p->pdev = pdev;
1216         pm_runtime_enable(&pdev->dev);
1217
1218         /* Platform data may override FIFO sizes */
1219         p->tx_fifo_size = p->chipdata->tx_fifo_size;
1220         p->rx_fifo_size = p->chipdata->rx_fifo_size;
1221         if (p->info->tx_fifo_override)
1222                 p->tx_fifo_size = p->info->tx_fifo_override;
1223         if (p->info->rx_fifo_override)
1224                 p->rx_fifo_size = p->info->rx_fifo_override;
1225
1226         /* init master code */
1227         master->mode_bits = SPI_CPOL | SPI_CPHA | SPI_CS_HIGH;
1228         master->mode_bits |= SPI_LSB_FIRST | SPI_3WIRE;
1229         master->flags = p->chipdata->master_flags;
1230         master->bus_num = pdev->id;
1231         master->dev.of_node = pdev->dev.of_node;
1232         master->num_chipselect = p->info->num_chipselect;
1233         master->setup = sh_msiof_spi_setup;
1234         master->prepare_message = sh_msiof_prepare_message;
1235         master->bits_per_word_mask = SPI_BPW_RANGE_MASK(8, 32);
1236         master->auto_runtime_pm = true;
1237         master->transfer_one = sh_msiof_transfer_one;
1238
1239         ret = sh_msiof_request_dma(p);
1240         if (ret < 0)
1241                 dev_warn(&pdev->dev, "DMA not available, using PIO\n");
1242
1243         ret = devm_spi_register_master(&pdev->dev, master);
1244         if (ret < 0) {
1245                 dev_err(&pdev->dev, "spi_register_master error.\n");
1246                 goto err2;
1247         }
1248
1249         return 0;
1250
1251  err2:
1252         sh_msiof_release_dma(p);
1253         pm_runtime_disable(&pdev->dev);
1254  err1:
1255         spi_master_put(master);
1256         return ret;
1257 }
1258
1259 static int sh_msiof_spi_remove(struct platform_device *pdev)
1260 {
1261         struct sh_msiof_spi_priv *p = platform_get_drvdata(pdev);
1262
1263         sh_msiof_release_dma(p);
1264         pm_runtime_disable(&pdev->dev);
1265         return 0;
1266 }
1267
1268 static struct platform_device_id spi_driver_ids[] = {
1269         { "spi_sh_msiof",       (kernel_ulong_t)&sh_data },
1270         { "spi_r8a7790_msiof",  (kernel_ulong_t)&r8a779x_data },
1271         { "spi_r8a7791_msiof",  (kernel_ulong_t)&r8a779x_data },
1272         { "spi_r8a7792_msiof",  (kernel_ulong_t)&r8a779x_data },
1273         { "spi_r8a7793_msiof",  (kernel_ulong_t)&r8a779x_data },
1274         { "spi_r8a7794_msiof",  (kernel_ulong_t)&r8a779x_data },
1275         {},
1276 };
1277 MODULE_DEVICE_TABLE(platform, spi_driver_ids);
1278
1279 static struct platform_driver sh_msiof_spi_drv = {
1280         .probe          = sh_msiof_spi_probe,
1281         .remove         = sh_msiof_spi_remove,
1282         .id_table       = spi_driver_ids,
1283         .driver         = {
1284                 .name           = "spi_sh_msiof",
1285                 .of_match_table = of_match_ptr(sh_msiof_match),
1286         },
1287 };
1288 module_platform_driver(sh_msiof_spi_drv);
1289
1290 MODULE_DESCRIPTION("SuperH MSIOF SPI Master Interface Driver");
1291 MODULE_AUTHOR("Magnus Damm");
1292 MODULE_LICENSE("GPL v2");
1293 MODULE_ALIAS("platform:spi_sh_msiof");