drivers/usb/dwc3/core.h

   1 /**
   2  * core.h - DesignWare USB3 DRD Core Header
   3  *
   4  * Copyright (C) 2010-2011 Texas Instruments Incorporated - http://www.ti.com
   5  *
   6  * Authors: Felipe Balbi <balbi@ti.com>,
   7  *          Sebastian Andrzej Siewior <bigeasy@linutronix.de>
   8  *
   9  * This program is free software: you can redistribute it and/or modify
  10  * it under the terms of the GNU General Public License version 2  of
  11  * the License as published by the Free Software Foundation.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  */
  18
  19 #ifndef __DRIVERS_USB_DWC3_CORE_H
  20 #define __DRIVERS_USB_DWC3_CORE_H
  21
  22 #include <linux/device.h>
  23 #include <linux/spinlock.h>
  24 #include <linux/ioport.h>
  25 #include <linux/list.h>
  26 #include <linux/dma-mapping.h>
  27 #include <linux/mm.h>
  28 #include <linux/debugfs.h>
  29
  30 #include <linux/usb/ch9.h>
  31 #include <linux/usb/gadget.h>
  32 #include <linux/usb/otg.h>
  33 #include <linux/ulpi/interface.h>
  34
  35 #include <linux/phy/phy.h>
  36
  37 #define DWC3_MSG_MAX    500
  38
  39 /* Global constants */
  40 #define DWC3_ZLP_BUF_SIZE       1024    /* size of a superspeed bulk */
  41 #define DWC3_EP0_BOUNCE_SIZE    512
  42 #define DWC3_ENDPOINTS_NUM      32
  43 #define DWC3_XHCI_RESOURCES_NUM 2
  44
  45 #define DWC3_SCRATCHBUF_SIZE    4096    /* each buffer is assumed to be 4KiB */
  46 #define DWC3_EVENT_SIZE         4       /* bytes */
  47 #define DWC3_EVENT_MAX_NUM      64      /* 2 events/endpoint */
  48 #define DWC3_EVENT_BUFFERS_SIZE (DWC3_EVENT_SIZE * DWC3_EVENT_MAX_NUM)
  49 #define DWC3_EVENT_TYPE_MASK    0xfe
  50
  51 #define DWC3_EVENT_TYPE_DEV     0
  52 #define DWC3_EVENT_TYPE_CARKIT  3
  53 #define DWC3_EVENT_TYPE_I2C     4
  54
  55 #define DWC3_DEVICE_EVENT_DISCONNECT            0
  56 #define DWC3_DEVICE_EVENT_RESET                 1
  57 #define DWC3_DEVICE_EVENT_CONNECT_DONE          2
  58 #define DWC3_DEVICE_EVENT_LINK_STATUS_CHANGE    3
  59 #define DWC3_DEVICE_EVENT_WAKEUP                4
  60 #define DWC3_DEVICE_EVENT_HIBER_REQ             5
  61 #define DWC3_DEVICE_EVENT_EOPF                  6
  62 #define DWC3_DEVICE_EVENT_SOF                   7
  63 #define DWC3_DEVICE_EVENT_ERRATIC_ERROR         9
  64 #define DWC3_DEVICE_EVENT_CMD_CMPL              10
  65 #define DWC3_DEVICE_EVENT_OVERFLOW              11
  66
  67 #define DWC3_GEVNTCOUNT_MASK    0xfffc
  68 #define DWC3_GSNPSID_MASK       0xffff0000
  69 #define DWC3_GSNPSREV_MASK      0xffff
  70
  71 /* DWC3 registers memory space boundries */
  72 #define DWC3_XHCI_REGS_START            0x0
  73 #define DWC3_XHCI_REGS_END              0x7fff
  74 #define DWC3_GLOBALS_REGS_START         0xc100
  75 #define DWC3_GLOBALS_REGS_END           0xc6ff
  76 #define DWC3_DEVICE_REGS_START          0xc700
  77 #define DWC3_DEVICE_REGS_END            0xcbff
  78 #define DWC3_OTG_REGS_START             0xcc00
  79 #define DWC3_OTG_REGS_END               0xccff
  80
  81 /* Global Registers */
  82 #define DWC3_GSBUSCFG0          0xc100
  83 #define DWC3_GSBUSCFG1          0xc104
  84 #define DWC3_GTXTHRCFG          0xc108
  85 #define DWC3_GRXTHRCFG          0xc10c
  86 #define DWC3_GCTL               0xc110
  87 #define DWC3_GEVTEN             0xc114
  88 #define DWC3_GSTS               0xc118
  89 #define DWC3_GUCTL1             0xc11c
  90 #define DWC3_GSNPSID            0xc120
  91 #define DWC3_GGPIO              0xc124
  92 #define DWC3_GUID               0xc128
  93 #define DWC3_GUCTL              0xc12c
  94 #define DWC3_GBUSERRADDR0       0xc130
  95 #define DWC3_GBUSERRADDR1       0xc134
  96 #define DWC3_GPRTBIMAP0         0xc138
  97 #define DWC3_GPRTBIMAP1         0xc13c
  98 #define DWC3_GHWPARAMS0         0xc140
  99 #define DWC3_GHWPARAMS1         0xc144
 100 #define DWC3_GHWPARAMS2         0xc148
 101 #define DWC3_GHWPARAMS3         0xc14c
 102 #define DWC3_GHWPARAMS4         0xc150
 103 #define DWC3_GHWPARAMS5         0xc154
 104 #define DWC3_GHWPARAMS6         0xc158
 105 #define DWC3_GHWPARAMS7         0xc15c
 106 #define DWC3_GDBGFIFOSPACE      0xc160
 107 #define DWC3_GDBGLTSSM          0xc164
 108 #define DWC3_GPRTBIMAP_HS0      0xc180
 109 #define DWC3_GPRTBIMAP_HS1      0xc184
 110 #define DWC3_GPRTBIMAP_FS0      0xc188
 111 #define DWC3_GPRTBIMAP_FS1      0xc18c
 112
 113 #define DWC3_VER_NUMBER         0xc1a0
 114 #define DWC3_VER_TYPE           0xc1a4
 115
 116 #define DWC3_GUSB2PHYCFG(n)     (0xc200 + (n * 0x04))
 117 #define DWC3_GUSB2I2CCTL(n)     (0xc240 + (n * 0x04))
 118
 119 #define DWC3_GUSB2PHYACC(n)     (0xc280 + (n * 0x04))
 120
 121 #define DWC3_GUSB3PIPECTL(n)    (0xc2c0 + (n * 0x04))
 122
 123 #define DWC3_GTXFIFOSIZ(n)      (0xc300 + (n * 0x04))
 124 #define DWC3_GRXFIFOSIZ(n)      (0xc380 + (n * 0x04))
 125
 126 #define DWC3_GEVNTADRLO(n)      (0xc400 + (n * 0x10))
 127 #define DWC3_GEVNTADRHI(n)      (0xc404 + (n * 0x10))
 128 #define DWC3_GEVNTSIZ(n)        (0xc408 + (n * 0x10))
 129 #define DWC3_GEVNTCOUNT(n)      (0xc40c + (n * 0x10))
 130
 131 #define DWC3_GHWPARAMS8         0xc600
 132 #define DWC3_GFLADJ             0xc630
 133
 134 /* Device Registers */
 135 #define DWC3_DCFG               0xc700
 136 #define DWC3_DCTL               0xc704
 137 #define DWC3_DEVTEN             0xc708
 138 #define DWC3_DSTS               0xc70c
 139 #define DWC3_DGCMDPAR           0xc710
 140 #define DWC3_DGCMD              0xc714
 141 #define DWC3_DALEPENA           0xc720
 142
 143 #define DWC3_DEP_BASE(n)        (0xc800 + (n * 0x10))
 144 #define DWC3_DEPCMDPAR2         0x00
 145 #define DWC3_DEPCMDPAR1         0x04
 146 #define DWC3_DEPCMDPAR0         0x08
 147 #define DWC3_DEPCMD             0x0c
 148
 149 /* OTG Registers */
 150 #define DWC3_OCFG               0xcc00
 151 #define DWC3_OCTL               0xcc04
 152 #define DWC3_OEVT               0xcc08
 153 #define DWC3_OEVTEN             0xcc0C
 154 #define DWC3_OSTS               0xcc10
 155
 156 /* Bit fields */
 157
 158 /* Global Debug Queue/FIFO Space Available Register */
 159 #define DWC3_GDBGFIFOSPACE_NUM(n)       ((n) & 0x1f)
 160 #define DWC3_GDBGFIFOSPACE_TYPE(n)      (((n) << 5) & 0x1e0)
 161 #define DWC3_GDBGFIFOSPACE_SPACE_AVAILABLE(n) (((n) >> 16) & 0xffff)
 162
 163 #define DWC3_TXFIFOQ            1
 164 #define DWC3_RXFIFOQ            3
 165 #define DWC3_TXREQQ             5
 166 #define DWC3_RXREQQ             7
 167 #define DWC3_RXINFOQ            9
 168 #define DWC3_DESCFETCHQ         13
 169 #define DWC3_EVENTQ             15
 170
 171 /* Global RX Threshold Configuration Register */
 172 #define DWC3_GRXTHRCFG_MAXRXBURSTSIZE(n) (((n) & 0x1f) << 19)
 173 #define DWC3_GRXTHRCFG_RXPKTCNT(n) (((n) & 0xf) << 24)
 174 #define DWC3_GRXTHRCFG_PKTCNTSEL (1 << 29)
 175
 176 /* Global Configuration Register */
 177 #define DWC3_GCTL_PWRDNSCALE(n) ((n) << 19)
 178 #define DWC3_GCTL_U2RSTECN      (1 << 16)
 179 #define DWC3_GCTL_RAMCLKSEL(x)  (((x) & DWC3_GCTL_CLK_MASK) << 6)
 180 #define DWC3_GCTL_CLK_BUS       (0)
 181 #define DWC3_GCTL_CLK_PIPE      (1)
 182 #define DWC3_GCTL_CLK_PIPEHALF  (2)
 183 #define DWC3_GCTL_CLK_MASK      (3)
 184
 185 #define DWC3_GCTL_PRTCAP(n)     (((n) & (3 << 12)) >> 12)
 186 #define DWC3_GCTL_PRTCAPDIR(n)  ((n) << 12)
 187 #define DWC3_GCTL_PRTCAP_HOST   1
 188 #define DWC3_GCTL_PRTCAP_DEVICE 2
 189 #define DWC3_GCTL_PRTCAP_OTG    3
 190
 191 #define DWC3_GCTL_CORESOFTRESET         (1 << 11)
 192 #define DWC3_GCTL_SOFITPSYNC            (1 << 10)
 193 #define DWC3_GCTL_SCALEDOWN(n)          ((n) << 4)
 194 #define DWC3_GCTL_SCALEDOWN_MASK        DWC3_GCTL_SCALEDOWN(3)
 195 #define DWC3_GCTL_DISSCRAMBLE           (1 << 3)
 196 #define DWC3_GCTL_U2EXIT_LFPS           (1 << 2)
 197 #define DWC3_GCTL_GBLHIBERNATIONEN      (1 << 1)
 198 #define DWC3_GCTL_DSBLCLKGTNG           (1 << 0)
 199
 200 /* Global USB2 PHY Configuration Register */
 201 #define DWC3_GUSB2PHYCFG_PHYSOFTRST     (1 << 31)
 202 #define DWC3_GUSB2PHYCFG_SUSPHY         (1 << 6)
 203 #define DWC3_GUSB2PHYCFG_ULPI_UTMI      (1 << 4)
 204 #define DWC3_GUSB2PHYCFG_ENBLSLPM       (1 << 8)
 205
 206 /* Global USB2 PHY Vendor Control Register */
 207 #define DWC3_GUSB2PHYACC_NEWREGREQ      (1 << 25)
 208 #define DWC3_GUSB2PHYACC_BUSY           (1 << 23)
 209 #define DWC3_GUSB2PHYACC_WRITE          (1 << 22)
 210 #define DWC3_GUSB2PHYACC_ADDR(n)        (n << 16)
 211 #define DWC3_GUSB2PHYACC_EXTEND_ADDR(n) (n << 8)
 212 #define DWC3_GUSB2PHYACC_DATA(n)        (n & 0xff)
 213
 214 /* Global USB3 PIPE Control Register */
 215 #define DWC3_GUSB3PIPECTL_PHYSOFTRST    (1 << 31)
 216 #define DWC3_GUSB3PIPECTL_U2SSINP3OK    (1 << 29)
 217 #define DWC3_GUSB3PIPECTL_DISRXDETINP3  (1 << 28)
 218 #define DWC3_GUSB3PIPECTL_REQP1P2P3     (1 << 24)
 219 #define DWC3_GUSB3PIPECTL_DEP1P2P3(n)   ((n) << 19)
 220 #define DWC3_GUSB3PIPECTL_DEP1P2P3_MASK DWC3_GUSB3PIPECTL_DEP1P2P3(7)
 221 #define DWC3_GUSB3PIPECTL_DEP1P2P3_EN   DWC3_GUSB3PIPECTL_DEP1P2P3(1)
 222 #define DWC3_GUSB3PIPECTL_DEPOCHANGE    (1 << 18)
 223 #define DWC3_GUSB3PIPECTL_SUSPHY        (1 << 17)
 224 #define DWC3_GUSB3PIPECTL_LFPSFILT      (1 << 9)
 225 #define DWC3_GUSB3PIPECTL_RX_DETOPOLL   (1 << 8)
 226 #define DWC3_GUSB3PIPECTL_TX_DEEPH_MASK DWC3_GUSB3PIPECTL_TX_DEEPH(3)
 227 #define DWC3_GUSB3PIPECTL_TX_DEEPH(n)   ((n) << 1)
 228
 229 /* Global TX Fifo Size Register */
 230 #define DWC3_GTXFIFOSIZ_TXFDEF(n)       ((n) & 0xffff)
 231 #define DWC3_GTXFIFOSIZ_TXFSTADDR(n)    ((n) & 0xffff0000)
 232
 233 /* Global Event Size Registers */
 234 #define DWC3_GEVNTSIZ_INTMASK           (1 << 31)
 235 #define DWC3_GEVNTSIZ_SIZE(n)           ((n) & 0xffff)
 236
 237 /* Global HWPARAMS0 Register */
 238 #define DWC3_GHWPARAMS0_USB3_MODE(n)    ((n) & 0x3)
 239 #define DWC3_GHWPARAMS0_MBUS_TYPE(n)    (((n) >> 3) & 0x7)
 240 #define DWC3_GHWPARAMS0_SBUS_TYPE(n)    (((n) >> 6) & 0x3)
 241 #define DWC3_GHWPARAMS0_MDWIDTH(n)      (((n) >> 8) & 0xff)
 242 #define DWC3_GHWPARAMS0_SDWIDTH(n)      (((n) >> 16) & 0xff)
 243 #define DWC3_GHWPARAMS0_AWIDTH(n)       (((n) >> 24) & 0xff)
 244
 245 /* Global HWPARAMS1 Register */
 246 #define DWC3_GHWPARAMS1_EN_PWROPT(n)    (((n) & (3 << 24)) >> 24)
 247 #define DWC3_GHWPARAMS1_EN_PWROPT_NO    0
 248 #define DWC3_GHWPARAMS1_EN_PWROPT_CLK   1
 249 #define DWC3_GHWPARAMS1_EN_PWROPT_HIB   2
 250 #define DWC3_GHWPARAMS1_PWROPT(n)       ((n) << 24)
 251 #define DWC3_GHWPARAMS1_PWROPT_MASK     DWC3_GHWPARAMS1_PWROPT(3)
 252
 253 /* Global HWPARAMS3 Register */
 254 #define DWC3_GHWPARAMS3_SSPHY_IFC(n)            ((n) & 3)
 255 #define DWC3_GHWPARAMS3_SSPHY_IFC_DIS           0
 256 #define DWC3_GHWPARAMS3_SSPHY_IFC_GEN1          1
 257 #define DWC3_GHWPARAMS3_SSPHY_IFC_GEN2          2 /* DWC_usb31 only */
 258 #define DWC3_GHWPARAMS3_HSPHY_IFC(n)            (((n) & (3 << 2)) >> 2)
 259 #define DWC3_GHWPARAMS3_HSPHY_IFC_DIS           0
 260 #define DWC3_GHWPARAMS3_HSPHY_IFC_UTMI          1
 261 #define DWC3_GHWPARAMS3_HSPHY_IFC_ULPI          2
 262 #define DWC3_GHWPARAMS3_HSPHY_IFC_UTMI_ULPI     3
 263 #define DWC3_GHWPARAMS3_FSPHY_IFC(n)            (((n) & (3 << 4)) >> 4)
 264 #define DWC3_GHWPARAMS3_FSPHY_IFC_DIS           0
 265 #define DWC3_GHWPARAMS3_FSPHY_IFC_ENA           1
 266
 267 /* Global HWPARAMS4 Register */
 268 #define DWC3_GHWPARAMS4_HIBER_SCRATCHBUFS(n)    (((n) & (0x0f << 13)) >> 13)
 269 #define DWC3_MAX_HIBER_SCRATCHBUFS              15
 270
 271 /* Global HWPARAMS6 Register */
 272 #define DWC3_GHWPARAMS6_EN_FPGA                 (1 << 7)
 273
 274 /* Global HWPARAMS7 Register */
 275 #define DWC3_GHWPARAMS7_RAM1_DEPTH(n)   ((n) & 0xffff)
 276 #define DWC3_GHWPARAMS7_RAM2_DEPTH(n)   (((n) >> 16) & 0xffff)
 277
 278 /* Global Frame Length Adjustment Register */
 279 #define DWC3_GFLADJ_30MHZ_SDBND_SEL             (1 << 7)
 280 #define DWC3_GFLADJ_30MHZ_MASK                  0x3f
 281
 282 /* Device Configuration Register */
 283 #define DWC3_DCFG_DEVADDR(addr) ((addr) << 3)
 284 #define DWC3_DCFG_DEVADDR_MASK  DWC3_DCFG_DEVADDR(0x7f)
 285
 286 #define DWC3_DCFG_SPEED_MASK    (7 << 0)
 287 #define DWC3_DCFG_SUPERSPEED_PLUS (5 << 0)  /* DWC_usb31 only */
 288 #define DWC3_DCFG_SUPERSPEED    (4 << 0)
 289 #define DWC3_DCFG_HIGHSPEED     (0 << 0)
 290 #define DWC3_DCFG_FULLSPEED2    (1 << 0)
 291 #define DWC3_DCFG_LOWSPEED      (2 << 0)
 292 #define DWC3_DCFG_FULLSPEED1    (3 << 0)
 293
 294 #define DWC3_DCFG_NUMP_SHIFT    17
 295 #define DWC3_DCFG_NUMP(n)       (((n) >> DWC3_DCFG_NUMP_SHIFT) & 0x1f)
 296 #define DWC3_DCFG_NUMP_MASK     (0x1f << DWC3_DCFG_NUMP_SHIFT)
 297 #define DWC3_DCFG_LPM_CAP       (1 << 22)
 298
 299 /* Device Control Register */
 300 #define DWC3_DCTL_RUN_STOP      (1 << 31)
 301 #define DWC3_DCTL_CSFTRST       (1 << 30)
 302 #define DWC3_DCTL_LSFTRST       (1 << 29)
 303
 304 #define DWC3_DCTL_HIRD_THRES_MASK       (0x1f << 24)
 305 #define DWC3_DCTL_HIRD_THRES(n) ((n) << 24)
 306
 307 #define DWC3_DCTL_APPL1RES      (1 << 23)
 308
 309 /* These apply for core versions 1.87a and earlier */
 310 #define DWC3_DCTL_TRGTULST_MASK         (0x0f << 17)
 311 #define DWC3_DCTL_TRGTULST(n)           ((n) << 17)
 312 #define DWC3_DCTL_TRGTULST_U2           (DWC3_DCTL_TRGTULST(2))
 313 #define DWC3_DCTL_TRGTULST_U3           (DWC3_DCTL_TRGTULST(3))
 314 #define DWC3_DCTL_TRGTULST_SS_DIS       (DWC3_DCTL_TRGTULST(4))
 315 #define DWC3_DCTL_TRGTULST_RX_DET       (DWC3_DCTL_TRGTULST(5))
 316 #define DWC3_DCTL_TRGTULST_SS_INACT     (DWC3_DCTL_TRGTULST(6))
 317
 318 /* These apply for core versions 1.94a and later */
 319 #define DWC3_DCTL_LPM_ERRATA_MASK       DWC3_DCTL_LPM_ERRATA(0xf)
 320 #define DWC3_DCTL_LPM_ERRATA(n)         ((n) << 20)
 321
 322 #define DWC3_DCTL_KEEP_CONNECT          (1 << 19)
 323 #define DWC3_DCTL_L1_HIBER_EN           (1 << 18)
 324 #define DWC3_DCTL_CRS                   (1 << 17)
 325 #define DWC3_DCTL_CSS                   (1 << 16)
 326
 327 #define DWC3_DCTL_INITU2ENA             (1 << 12)
 328 #define DWC3_DCTL_ACCEPTU2ENA           (1 << 11)
 329 #define DWC3_DCTL_INITU1ENA             (1 << 10)
 330 #define DWC3_DCTL_ACCEPTU1ENA           (1 << 9)
 331 #define DWC3_DCTL_TSTCTRL_MASK          (0xf << 1)
 332
 333 #define DWC3_DCTL_ULSTCHNGREQ_MASK      (0x0f << 5)
 334 #define DWC3_DCTL_ULSTCHNGREQ(n) (((n) << 5) & DWC3_DCTL_ULSTCHNGREQ_MASK)
 335
 336 #define DWC3_DCTL_ULSTCHNG_NO_ACTION    (DWC3_DCTL_ULSTCHNGREQ(0))
 337 #define DWC3_DCTL_ULSTCHNG_SS_DISABLED  (DWC3_DCTL_ULSTCHNGREQ(4))
 338 #define DWC3_DCTL_ULSTCHNG_RX_DETECT    (DWC3_DCTL_ULSTCHNGREQ(5))
 339 #define DWC3_DCTL_ULSTCHNG_SS_INACTIVE  (DWC3_DCTL_ULSTCHNGREQ(6))
 340 #define DWC3_DCTL_ULSTCHNG_RECOVERY     (DWC3_DCTL_ULSTCHNGREQ(8))
 341 #define DWC3_DCTL_ULSTCHNG_COMPLIANCE   (DWC3_DCTL_ULSTCHNGREQ(10))
 342 #define DWC3_DCTL_ULSTCHNG_LOOPBACK     (DWC3_DCTL_ULSTCHNGREQ(11))
 343
 344 /* Device Event Enable Register */
 345 #define DWC3_DEVTEN_VNDRDEVTSTRCVEDEN   (1 << 12)
 346 #define DWC3_DEVTEN_EVNTOVERFLOWEN      (1 << 11)
 347 #define DWC3_DEVTEN_CMDCMPLTEN          (1 << 10)
 348 #define DWC3_DEVTEN_ERRTICERREN         (1 << 9)
 349 #define DWC3_DEVTEN_SOFEN               (1 << 7)
 350 #define DWC3_DEVTEN_EOPFEN              (1 << 6)
 351 #define DWC3_DEVTEN_HIBERNATIONREQEVTEN (1 << 5)
 352 #define DWC3_DEVTEN_WKUPEVTEN           (1 << 4)
 353 #define DWC3_DEVTEN_ULSTCNGEN           (1 << 3)
 354 #define DWC3_DEVTEN_CONNECTDONEEN       (1 << 2)
 355 #define DWC3_DEVTEN_USBRSTEN            (1 << 1)
 356 #define DWC3_DEVTEN_DISCONNEVTEN        (1 << 0)
 357
 358 /* Device Status Register */
 359 #define DWC3_DSTS_DCNRD                 (1 << 29)
 360
 361 /* This applies for core versions 1.87a and earlier */
 362 #define DWC3_DSTS_PWRUPREQ              (1 << 24)
 363
 364 /* These apply for core versions 1.94a and later */
 365 #define DWC3_DSTS_RSS                   (1 << 25)
 366 #define DWC3_DSTS_SSS                   (1 << 24)
 367
 368 #define DWC3_DSTS_COREIDLE              (1 << 23)
 369 #define DWC3_DSTS_DEVCTRLHLT            (1 << 22)
 370
 371 #define DWC3_DSTS_USBLNKST_MASK         (0x0f << 18)
 372 #define DWC3_DSTS_USBLNKST(n)           (((n) & DWC3_DSTS_USBLNKST_MASK) >> 18)
 373
 374 #define DWC3_DSTS_RXFIFOEMPTY           (1 << 17)
 375
 376 #define DWC3_DSTS_SOFFN_MASK            (0x3fff << 3)
 377 #define DWC3_DSTS_SOFFN(n)              (((n) & DWC3_DSTS_SOFFN_MASK) >> 3)
 378
 379 #define DWC3_DSTS_CONNECTSPD            (7 << 0)
 380
 381 #define DWC3_DSTS_SUPERSPEED_PLUS       (5 << 0) /* DWC_usb31 only */
 382 #define DWC3_DSTS_SUPERSPEED            (4 << 0)
 383 #define DWC3_DSTS_HIGHSPEED             (0 << 0)
 384 #define DWC3_DSTS_FULLSPEED2            (1 << 0)
 385 #define DWC3_DSTS_LOWSPEED              (2 << 0)
 386 #define DWC3_DSTS_FULLSPEED1            (3 << 0)
 387
 388 /* Device Generic Command Register */
 389 #define DWC3_DGCMD_SET_LMP              0x01
 390 #define DWC3_DGCMD_SET_PERIODIC_PAR     0x02
 391 #define DWC3_DGCMD_XMIT_FUNCTION        0x03
 392
 393 /* These apply for core versions 1.94a and later */
 394 #define DWC3_DGCMD_SET_SCRATCHPAD_ADDR_LO       0x04
 395 #define DWC3_DGCMD_SET_SCRATCHPAD_ADDR_HI       0x05
 396
 397 #define DWC3_DGCMD_SELECTED_FIFO_FLUSH  0x09
 398 #define DWC3_DGCMD_ALL_FIFO_FLUSH       0x0a
 399 #define DWC3_DGCMD_SET_ENDPOINT_NRDY    0x0c
 400 #define DWC3_DGCMD_RUN_SOC_BUS_LOOPBACK 0x10
 401
 402 #define DWC3_DGCMD_STATUS(n)            (((n) >> 12) & 0x0F)
 403 #define DWC3_DGCMD_CMDACT               (1 << 10)
 404 #define DWC3_DGCMD_CMDIOC               (1 << 8)
 405
 406 /* Device Generic Command Parameter Register */
 407 #define DWC3_DGCMDPAR_FORCE_LINKPM_ACCEPT       (1 << 0)
 408 #define DWC3_DGCMDPAR_FIFO_NUM(n)               ((n) << 0)
 409 #define DWC3_DGCMDPAR_RX_FIFO                   (0 << 5)
 410 #define DWC3_DGCMDPAR_TX_FIFO                   (1 << 5)
 411 #define DWC3_DGCMDPAR_LOOPBACK_DIS              (0 << 0)
 412 #define DWC3_DGCMDPAR_LOOPBACK_ENA              (1 << 0)
 413
 414 /* Device Endpoint Command Register */
 415 #define DWC3_DEPCMD_PARAM_SHIFT         16
 416 #define DWC3_DEPCMD_PARAM(x)            ((x) << DWC3_DEPCMD_PARAM_SHIFT)
 417 #define DWC3_DEPCMD_GET_RSC_IDX(x)      (((x) >> DWC3_DEPCMD_PARAM_SHIFT) & 0x7f)
 418 #define DWC3_DEPCMD_STATUS(x)           (((x) >> 12) & 0x0F)
 419 #define DWC3_DEPCMD_HIPRI_FORCERM       (1 << 11)
 420 #define DWC3_DEPCMD_CLEARPENDIN         (1 << 11)
 421 #define DWC3_DEPCMD_CMDACT              (1 << 10)
 422 #define DWC3_DEPCMD_CMDIOC              (1 << 8)
 423
 424 #define DWC3_DEPCMD_DEPSTARTCFG         (0x09 << 0)
 425 #define DWC3_DEPCMD_ENDTRANSFER         (0x08 << 0)
 426 #define DWC3_DEPCMD_UPDATETRANSFER      (0x07 << 0)
 427 #define DWC3_DEPCMD_STARTTRANSFER       (0x06 << 0)
 428 #define DWC3_DEPCMD_CLEARSTALL          (0x05 << 0)
 429 #define DWC3_DEPCMD_SETSTALL            (0x04 << 0)
 430 /* This applies for core versions 1.90a and earlier */
 431 #define DWC3_DEPCMD_GETSEQNUMBER        (0x03 << 0)
 432 /* This applies for core versions 1.94a and later */
 433 #define DWC3_DEPCMD_GETEPSTATE          (0x03 << 0)
 434 #define DWC3_DEPCMD_SETTRANSFRESOURCE   (0x02 << 0)
 435 #define DWC3_DEPCMD_SETEPCONFIG         (0x01 << 0)
 436
 437 /* The EP number goes 0..31 so ep0 is always out and ep1 is always in */
 438 #define DWC3_DALEPENA_EP(n)             (1 << n)
 439
 440 #define DWC3_DEPCMD_TYPE_CONTROL        0
 441 #define DWC3_DEPCMD_TYPE_ISOC           1
 442 #define DWC3_DEPCMD_TYPE_BULK           2
 443 #define DWC3_DEPCMD_TYPE_INTR           3
 444
 445 /* Structures */
 446
 447 struct dwc3_trb;
 448
 449 /**
 450  * struct dwc3_event_buffer - Software event buffer representation
 451  * @buf: _THE_ buffer
 452  * @length: size of this buffer
 453  * @lpos: event offset
 454  * @count: cache of last read event count register
 455  * @flags: flags related to this event buffer
 456  * @dma: dma_addr_t
 457  * @dwc: pointer to DWC controller
 458  */
 459 struct dwc3_event_buffer {
 460         void                    *buf;
 461         unsigned                length;
 462         unsigned int            lpos;
 463         unsigned int            count;
 464         unsigned int            flags;
 465
 466 #define DWC3_EVENT_PENDING      BIT(0)
 467
 468         dma_addr_t              dma;
 469
 470         struct dwc3             *dwc;
 471 };
 472
 473 #define DWC3_EP_FLAG_STALLED    (1 << 0)
 474 #define DWC3_EP_FLAG_WEDGED     (1 << 1)
 475
 476 #define DWC3_EP_DIRECTION_TX    true
 477 #define DWC3_EP_DIRECTION_RX    false
 478
 479 #define DWC3_TRB_NUM            256
 480
 481 /**
 482  * struct dwc3_ep - device side endpoint representation
 483  * @endpoint: usb endpoint
 484  * @pending_list: list of pending requests for this endpoint
 485  * @started_list: list of started requests on this endpoint
 486  * @lock: spinlock for endpoint request queue traversal
 487  * @regs: pointer to first endpoint register
 488  * @trb_pool: array of transaction buffers
 489  * @trb_pool_dma: dma address of @trb_pool
 490  * @trb_enqueue: enqueue 'pointer' into TRB array
 491  * @trb_dequeue: dequeue 'pointer' into TRB array
 492  * @desc: usb_endpoint_descriptor pointer
 493  * @dwc: pointer to DWC controller
 494  * @saved_state: ep state saved during hibernation
 495  * @flags: endpoint flags (wedged, stalled, ...)
 496  * @number: endpoint number (1 - 15)
 497  * @type: set to bmAttributes & USB_ENDPOINT_XFERTYPE_MASK
 498  * @resource_index: Resource transfer index
 499  * @interval: the interval on which the ISOC transfer is started
 500  * @name: a human readable name e.g. ep1out-bulk
 501  * @direction: true for TX, false for RX
 502  * @stream_capable: true when streams are enabled
 503  */
 504 struct dwc3_ep {
 505         struct usb_ep           endpoint;
 506         struct list_head        pending_list;
 507         struct list_head        started_list;
 508
 509         spinlock_t              lock;
 510         void __iomem            *regs;
 511
 512         struct dwc3_trb         *trb_pool;
 513         dma_addr_t              trb_pool_dma;
 514         const struct usb_ss_ep_comp_descriptor *comp_desc;
 515         struct dwc3             *dwc;
 516
 517         u32                     saved_state;
 518         unsigned                flags;
 519 #define DWC3_EP_ENABLED         (1 << 0)
 520 #define DWC3_EP_STALL           (1 << 1)
 521 #define DWC3_EP_WEDGE           (1 << 2)
 522 #define DWC3_EP_BUSY            (1 << 4)
 523 #define DWC3_EP_PENDING_REQUEST (1 << 5)
 524 #define DWC3_EP_MISSED_ISOC     (1 << 6)
 525
 526         /* This last one is specific to EP0 */
 527 #define DWC3_EP0_DIR_IN         (1 << 31)
 528
 529         /*
 530          * IMPORTANT: we *know* we have 256 TRBs in our @trb_pool, so we will
 531          * use a u8 type here. If anybody decides to increase number of TRBs to
 532          * anything larger than 256 - I can't see why people would want to do
 533          * this though - then this type needs to be changed.
 534          *
 535          * By using u8 types we ensure that our % operator when incrementing
 536          * enqueue and dequeue get optimized away by the compiler.
 537          */
 538         u8                      trb_enqueue;
 539         u8                      trb_dequeue;
 540
 541         u8                      number;
 542         u8                      type;
 543         u8                      resource_index;
 544         u32                     interval;
 545
 546         char                    name[20];
 547
 548         unsigned                direction:1;
 549         unsigned                stream_capable:1;
 550 };
 551
 552 enum dwc3_phy {
 553         DWC3_PHY_UNKNOWN = 0,
 554         DWC3_PHY_USB3,
 555         DWC3_PHY_USB2,
 556 };
 557
 558 enum dwc3_ep0_next {
 559         DWC3_EP0_UNKNOWN = 0,
 560         DWC3_EP0_COMPLETE,
 561         DWC3_EP0_NRDY_DATA,
 562         DWC3_EP0_NRDY_STATUS,
 563 };
 564
 565 enum dwc3_ep0_state {
 566         EP0_UNCONNECTED         = 0,
 567         EP0_SETUP_PHASE,
 568         EP0_DATA_PHASE,
 569         EP0_STATUS_PHASE,
 570 };
 571
 572 enum dwc3_link_state {
 573         /* In SuperSpeed */
 574         DWC3_LINK_STATE_U0              = 0x00, /* in HS, means ON */
 575         DWC3_LINK_STATE_U1              = 0x01,
 576         DWC3_LINK_STATE_U2              = 0x02, /* in HS, means SLEEP */
 577         DWC3_LINK_STATE_U3              = 0x03, /* in HS, means SUSPEND */
 578         DWC3_LINK_STATE_SS_DIS          = 0x04,
 579         DWC3_LINK_STATE_RX_DET          = 0x05, /* in HS, means Early Suspend */
 580         DWC3_LINK_STATE_SS_INACT        = 0x06,
 581         DWC3_LINK_STATE_POLL            = 0x07,
 582         DWC3_LINK_STATE_RECOV           = 0x08,
 583         DWC3_LINK_STATE_HRESET          = 0x09,
 584         DWC3_LINK_STATE_CMPLY           = 0x0a,
 585         DWC3_LINK_STATE_LPBK            = 0x0b,
 586         DWC3_LINK_STATE_RESET           = 0x0e,
 587         DWC3_LINK_STATE_RESUME          = 0x0f,
 588         DWC3_LINK_STATE_MASK            = 0x0f,
 589 };
 590
 591 /* TRB Length, PCM and Status */
 592 #define DWC3_TRB_SIZE_MASK      (0x00ffffff)
 593 #define DWC3_TRB_SIZE_LENGTH(n) ((n) & DWC3_TRB_SIZE_MASK)
 594 #define DWC3_TRB_SIZE_PCM1(n)   (((n) & 0x03) << 24)
 595 #define DWC3_TRB_SIZE_TRBSTS(n) (((n) & (0x0f << 28)) >> 28)
 596
 597 #define DWC3_TRBSTS_OK                  0
 598 #define DWC3_TRBSTS_MISSED_ISOC         1
 599 #define DWC3_TRBSTS_SETUP_PENDING       2
 600 #define DWC3_TRB_STS_XFER_IN_PROG       4
 601
 602 /* TRB Control */
 603 #define DWC3_TRB_CTRL_HWO               (1 << 0)
 604 #define DWC3_TRB_CTRL_LST               (1 << 1)
 605 #define DWC3_TRB_CTRL_CHN               (1 << 2)
 606 #define DWC3_TRB_CTRL_CSP               (1 << 3)
 607 #define DWC3_TRB_CTRL_TRBCTL(n)         (((n) & 0x3f) << 4)
 608 #define DWC3_TRB_CTRL_ISP_IMI           (1 << 10)
 609 #define DWC3_TRB_CTRL_IOC               (1 << 11)
 610 #define DWC3_TRB_CTRL_SID_SOFN(n)       (((n) & 0xffff) << 14)
 611
 612 #define DWC3_TRBCTL_TYPE(n)             ((n) & (0x3f << 4))
 613 #define DWC3_TRBCTL_NORMAL              DWC3_TRB_CTRL_TRBCTL(1)
 614 #define DWC3_TRBCTL_CONTROL_SETUP       DWC3_TRB_CTRL_TRBCTL(2)
 615 #define DWC3_TRBCTL_CONTROL_STATUS2     DWC3_TRB_CTRL_TRBCTL(3)
 616 #define DWC3_TRBCTL_CONTROL_STATUS3     DWC3_TRB_CTRL_TRBCTL(4)
 617 #define DWC3_TRBCTL_CONTROL_DATA        DWC3_TRB_CTRL_TRBCTL(5)
 618 #define DWC3_TRBCTL_ISOCHRONOUS_FIRST   DWC3_TRB_CTRL_TRBCTL(6)
 619 #define DWC3_TRBCTL_ISOCHRONOUS         DWC3_TRB_CTRL_TRBCTL(7)
 620 #define DWC3_TRBCTL_LINK_TRB            DWC3_TRB_CTRL_TRBCTL(8)
 621
 622 /**
 623  * struct dwc3_trb - transfer request block (hw format)
 624  * @bpl: DW0-3
 625  * @bph: DW4-7
 626  * @size: DW8-B
 627  * @trl: DWC-F
 628  */
 629 struct dwc3_trb {
 630         u32             bpl;
 631         u32             bph;
 632         u32             size;
 633         u32             ctrl;
 634 } __packed;
 635
 636 /**
 637  * dwc3_hwparams - copy of HWPARAMS registers
 638  * @hwparams0 - GHWPARAMS0
 639  * @hwparams1 - GHWPARAMS1
 640  * @hwparams2 - GHWPARAMS2
 641  * @hwparams3 - GHWPARAMS3
 642  * @hwparams4 - GHWPARAMS4
 643  * @hwparams5 - GHWPARAMS5
 644  * @hwparams6 - GHWPARAMS6
 645  * @hwparams7 - GHWPARAMS7
 646  * @hwparams8 - GHWPARAMS8
 647  */
 648 struct dwc3_hwparams {
 649         u32     hwparams0;
 650         u32     hwparams1;
 651         u32     hwparams2;
 652         u32     hwparams3;
 653         u32     hwparams4;
 654         u32     hwparams5;
 655         u32     hwparams6;
 656         u32     hwparams7;
 657         u32     hwparams8;
 658 };
 659
 660 /* HWPARAMS0 */
 661 #define DWC3_MODE(n)            ((n) & 0x7)
 662
 663 #define DWC3_MDWIDTH(n)         (((n) & 0xff00) >> 8)
 664
 665 /* HWPARAMS1 */
 666 #define DWC3_NUM_INT(n)         (((n) & (0x3f << 15)) >> 15)
 667
 668 /* HWPARAMS3 */
 669 #define DWC3_NUM_IN_EPS_MASK    (0x1f << 18)
 670 #define DWC3_NUM_EPS_MASK       (0x3f << 12)
 671 #define DWC3_NUM_EPS(p)         (((p)->hwparams3 &              \
 672                         (DWC3_NUM_EPS_MASK)) >> 12)
 673 #define DWC3_NUM_IN_EPS(p)      (((p)->hwparams3 &              \
 674                         (DWC3_NUM_IN_EPS_MASK)) >> 18)
 675
 676 /* HWPARAMS7 */
 677 #define DWC3_RAM1_DEPTH(n)      ((n) & 0xffff)
 678
 679 /**
 680  * struct dwc3_request - representation of a transfer request
 681  * @request: struct usb_request to be transferred
 682  * @list: a list_head used for request queueing
 683  * @dep: struct dwc3_ep owning this request
 684  * @first_trb_index: index to first trb used by this request
 685  * @epnum: endpoint number to which this request refers
 686  * @trb: pointer to struct dwc3_trb
 687  * @trb_dma: DMA address of @trb
 688  * @direction: IN or OUT direction flag
 689  * @mapped: true when request has been dma-mapped
 690  * @queued: true when request has been queued to HW
 691  */
 692 struct dwc3_request {
 693         struct usb_request      request;
 694         struct list_head        list;
 695         struct dwc3_ep          *dep;
 696
 697         u8                      first_trb_index;
 698         u8                      epnum;
 699         struct dwc3_trb         *trb;
 700         dma_addr_t              trb_dma;
 701
 702         unsigned                direction:1;
 703         unsigned                mapped:1;
 704         unsigned                started:1;
 705 };
 706
 707 /*
 708  * struct dwc3_scratchpad_array - hibernation scratchpad array
 709  * (format defined by hw)
 710  */
 711 struct dwc3_scratchpad_array {
 712         __le64  dma_adr[DWC3_MAX_HIBER_SCRATCHBUFS];
 713 };
 714
 715 /**
 716  * struct dwc3 - representation of our controller
 717  * @ctrl_req: usb control request which is used for ep0
 718  * @ep0_trb: trb which is used for the ctrl_req
 719  * @ep0_bounce: bounce buffer for ep0
 720  * @zlp_buf: used when request->zero is set
 721  * @setup_buf: used while precessing STD USB requests
 722  * @ctrl_req_addr: dma address of ctrl_req
 723  * @ep0_trb: dma address of ep0_trb
 724  * @ep0_usb_req: dummy req used while handling STD USB requests
 725  * @ep0_bounce_addr: dma address of ep0_bounce
 726  * @scratch_addr: dma address of scratchbuf
 727  * @lock: for synchronizing
 728  * @dev: pointer to our struct device
 729  * @xhci: pointer to our xHCI child
 730  * @event_buffer_list: a list of event buffers
 731  * @gadget: device side representation of the peripheral controller
 732  * @gadget_driver: pointer to the gadget driver
 733  * @regs: base address for our registers
 734  * @regs_size: address space size
 735  * @fladj: frame length adjustment
 736  * @irq_gadget: peripheral controller's IRQ number
 737  * @nr_scratch: number of scratch buffers
 738  * @u1u2: only used on revisions <1.83a for workaround
 739  * @maximum_speed: maximum speed requested (mainly for testing purposes)
 740  * @revision: revision register contents
 741  * @dr_mode: requested mode of operation
 742  * @usb2_phy: pointer to USB2 PHY
 743  * @usb3_phy: pointer to USB3 PHY
 744  * @usb2_generic_phy: pointer to USB2 PHY
 745  * @usb3_generic_phy: pointer to USB3 PHY
 746  * @ulpi: pointer to ulpi interface
 747  * @dcfg: saved contents of DCFG register
 748  * @gctl: saved contents of GCTL register
 749  * @isoch_delay: wValue from Set Isochronous Delay request;
 750  * @u2sel: parameter from Set SEL request.
 751  * @u2pel: parameter from Set SEL request.
 752  * @u1sel: parameter from Set SEL request.
 753  * @u1pel: parameter from Set SEL request.
 754  * @num_out_eps: number of out endpoints
 755  * @num_in_eps: number of in endpoints
 756  * @ep0_next_event: hold the next expected event
 757  * @ep0state: state of endpoint zero
 758  * @link_state: link state
 759  * @speed: device speed (super, high, full, low)
 760  * @mem: points to start of memory which is used for this struct.
 761  * @hwparams: copy of hwparams registers
 762  * @root: debugfs root folder pointer
 763  * @regset: debugfs pointer to regdump file
 764  * @test_mode: true when we're entering a USB test mode
 765  * @test_mode_nr: test feature selector
 766  * @lpm_nyet_threshold: LPM NYET response threshold
 767  * @hird_threshold: HIRD threshold
 768  * @hsphy_interface: "utmi" or "ulpi"
 769  * @connected: true when we're connected to a host, false otherwise
 770  * @delayed_status: true when gadget driver asks for delayed status
 771  * @ep0_bounced: true when we used bounce buffer
 772  * @ep0_expect_in: true when we expect a DATA IN transfer
 773  * @has_hibernation: true when dwc3 was configured with Hibernation
 774  * @has_lpm_erratum: true when core was configured with LPM Erratum. Note that
 775  *                      there's now way for software to detect this in runtime.
 776  * @is_utmi_l1_suspend: the core asserts output signal
 777  *      0       - utmi_sleep_n
 778  *      1       - utmi_l1_suspend_n
 779  * @is_fpga: true when we are using the FPGA board
 780  * @pending_events: true when we have pending IRQs to be handled
 781  * @pullups_connected: true when Run/Stop bit is set
 782  * @setup_packet_pending: true when there's a Setup Packet in FIFO. Workaround
 783  * @start_config_issued: true when StartConfig command has been issued
 784  * @three_stage_setup: set if we perform a three phase setup
 785  * @usb3_lpm_capable: set if hadrware supports Link Power Management
 786  * @disable_scramble_quirk: set if we enable the disable scramble quirk
 787  * @u2exit_lfps_quirk: set if we enable u2exit lfps quirk
 788  * @u2ss_inp3_quirk: set if we enable P3 OK for U2/SS Inactive quirk
 789  * @req_p1p2p3_quirk: set if we enable request p1p2p3 quirk
 790  * @del_p1p2p3_quirk: set if we enable delay p1p2p3 quirk
 791  * @del_phy_power_chg_quirk: set if we enable delay phy power change quirk
 792  * @lfps_filter_quirk: set if we enable LFPS filter quirk
 793  * @rx_detect_poll_quirk: set if we enable rx_detect to polling lfps quirk
 794  * @dis_u3_susphy_quirk: set if we disable usb3 suspend phy
 795  * @dis_u2_susphy_quirk: set if we disable usb2 suspend phy
 796  * @dis_enblslpm_quirk: set if we clear enblslpm in GUSB2PHYCFG,
 797  *                      disabling the suspend signal to the PHY.
 798  * @tx_de_emphasis_quirk: set if we enable Tx de-emphasis quirk
 799  * @tx_de_emphasis: Tx de-emphasis value
 800  *      0       - -6dB de-emphasis
 801  *      1       - -3.5dB de-emphasis
 802  *      2       - No de-emphasis
 803  *      3       - Reserved
 804  */
 805 struct dwc3 {
 806         struct usb_ctrlrequest  *ctrl_req;
 807         struct dwc3_trb         *ep0_trb;
 808         void                    *ep0_bounce;
 809         void                    *zlp_buf;
 810         void                    *scratchbuf;
 811         u8                      *setup_buf;
 812         dma_addr_t              ctrl_req_addr;
 813         dma_addr_t              ep0_trb_addr;
 814         dma_addr_t              ep0_bounce_addr;
 815         dma_addr_t              scratch_addr;
 816         struct dwc3_request     ep0_usb_req;
 817
 818         /* device lock */
 819         spinlock_t              lock;
 820
 821         struct device           *dev;
 822
 823         struct platform_device  *xhci;
 824         struct resource         xhci_resources[DWC3_XHCI_RESOURCES_NUM];
 825
 826         struct dwc3_event_buffer *ev_buf;
 827         struct dwc3_ep          *eps[DWC3_ENDPOINTS_NUM];
 828
 829         struct usb_gadget       gadget;
 830         struct usb_gadget_driver *gadget_driver;
 831
 832         struct usb_phy          *usb2_phy;
 833         struct usb_phy          *usb3_phy;
 834
 835         struct phy              *usb2_generic_phy;
 836         struct phy              *usb3_generic_phy;
 837
 838         struct ulpi             *ulpi;
 839
 840         void __iomem            *regs;
 841         size_t                  regs_size;
 842
 843         enum usb_dr_mode        dr_mode;
 844
 845         u32                     fladj;
 846         u32                     irq_gadget;
 847         u32                     nr_scratch;
 848         u32                     u1u2;
 849         u32                     maximum_speed;
 850
 851         /*
 852          * All 3.1 IP version constants are greater than the 3.0 IP
 853          * version constants. This works for most version checks in
 854          * dwc3. However, in the future, this may not apply as
 855          * features may be developed on newer versions of the 3.0 IP
 856          * that are not in the 3.1 IP.
 857          */
 858         u32                     revision;
 859
 860 #define DWC3_REVISION_173A      0x5533173a
 861 #define DWC3_REVISION_175A      0x5533175a
 862 #define DWC3_REVISION_180A      0x5533180a
 863 #define DWC3_REVISION_183A      0x5533183a
 864 #define DWC3_REVISION_185A      0x5533185a
 865 #define DWC3_REVISION_187A      0x5533187a
 866 #define DWC3_REVISION_188A      0x5533188a
 867 #define DWC3_REVISION_190A      0x5533190a
 868 #define DWC3_REVISION_194A      0x5533194a
 869 #define DWC3_REVISION_200A      0x5533200a
 870 #define DWC3_REVISION_202A      0x5533202a
 871 #define DWC3_REVISION_210A      0x5533210a
 872 #define DWC3_REVISION_220A      0x5533220a
 873 #define DWC3_REVISION_230A      0x5533230a
 874 #define DWC3_REVISION_240A      0x5533240a
 875 #define DWC3_REVISION_250A      0x5533250a
 876 #define DWC3_REVISION_260A      0x5533260a
 877 #define DWC3_REVISION_270A      0x5533270a
 878 #define DWC3_REVISION_280A      0x5533280a
 879
 880 /*
 881  * NOTICE: we're using bit 31 as a "is usb 3.1" flag. This is really
 882  * just so dwc31 revisions are always larger than dwc3.
 883  */
 884 #define DWC3_REVISION_IS_DWC31          0x80000000
 885 #define DWC3_USB31_REVISION_110A        (0x3131302a | DWC3_REVISION_IS_DWC31)
 886
 887         enum dwc3_ep0_next      ep0_next_event;
 888         enum dwc3_ep0_state     ep0state;
 889         enum dwc3_link_state    link_state;
 890
 891         u16                     isoch_delay;
 892         u16                     u2sel;
 893         u16                     u2pel;
 894         u8                      u1sel;
 895         u8                      u1pel;
 896
 897         u8                      speed;
 898
 899         u8                      num_out_eps;
 900         u8                      num_in_eps;
 901
 902         void                    *mem;
 903
 904         struct dwc3_hwparams    hwparams;
 905         struct dentry           *root;
 906         struct debugfs_regset32 *regset;
 907
 908         u8                      test_mode;
 909         u8                      test_mode_nr;
 910         u8                      lpm_nyet_threshold;
 911         u8                      hird_threshold;
 912
 913         const char              *hsphy_interface;
 914
 915         unsigned                connected:1;
 916         unsigned                delayed_status:1;
 917         unsigned                ep0_bounced:1;
 918         unsigned                ep0_expect_in:1;
 919         unsigned                has_hibernation:1;
 920         unsigned                has_lpm_erratum:1;
 921         unsigned                is_utmi_l1_suspend:1;
 922         unsigned                is_fpga:1;
 923         unsigned                pending_events:1;
 924         unsigned                pullups_connected:1;
 925         unsigned                setup_packet_pending:1;
 926         unsigned                three_stage_setup:1;
 927         unsigned                usb3_lpm_capable:1;
 928
 929         unsigned                disable_scramble_quirk:1;
 930         unsigned                u2exit_lfps_quirk:1;
 931         unsigned                u2ss_inp3_quirk:1;
 932         unsigned                req_p1p2p3_quirk:1;
 933         unsigned                del_p1p2p3_quirk:1;
 934         unsigned                del_phy_power_chg_quirk:1;
 935         unsigned                lfps_filter_quirk:1;
 936         unsigned                rx_detect_poll_quirk:1;
 937         unsigned                dis_u3_susphy_quirk:1;
 938         unsigned                dis_u2_susphy_quirk:1;
 939         unsigned                dis_enblslpm_quirk:1;
 940         unsigned                dis_rxdet_inp3_quirk:1;
 941
 942         unsigned                tx_de_emphasis_quirk:1;
 943         unsigned                tx_de_emphasis:2;
 944 };
 945
 946 /* -------------------------------------------------------------------------- */
 947
 948 /* -------------------------------------------------------------------------- */
 949
 950 struct dwc3_event_type {
 951         u32     is_devspec:1;
 952         u32     type:7;
 953         u32     reserved8_31:24;
 954 } __packed;
 955
 956 #define DWC3_DEPEVT_XFERCOMPLETE        0x01
 957 #define DWC3_DEPEVT_XFERINPROGRESS      0x02
 958 #define DWC3_DEPEVT_XFERNOTREADY        0x03
 959 #define DWC3_DEPEVT_RXTXFIFOEVT         0x04
 960 #define DWC3_DEPEVT_STREAMEVT           0x06
 961 #define DWC3_DEPEVT_EPCMDCMPLT          0x07
 962
 963 /**
 964  * struct dwc3_event_depvt - Device Endpoint Events
 965  * @one_bit: indicates this is an endpoint event (not used)
 966  * @endpoint_number: number of the endpoint
 967  * @endpoint_event: The event we have:
 968  *      0x00    - Reserved
 969  *      0x01    - XferComplete
 970  *      0x02    - XferInProgress
 971  *      0x03    - XferNotReady
 972  *      0x04    - RxTxFifoEvt (IN->Underrun, OUT->Overrun)
 973  *      0x05    - Reserved
 974  *      0x06    - StreamEvt
 975  *      0x07    - EPCmdCmplt
 976  * @reserved11_10: Reserved, don't use.
 977  * @status: Indicates the status of the event. Refer to databook for
 978  *      more information.
 979  * @parameters: Parameters of the current event. Refer to databook for
 980  *      more information.
 981  */
 982 struct dwc3_event_depevt {
 983         u32     one_bit:1;
 984         u32     endpoint_number:5;
 985         u32     endpoint_event:4;
 986         u32     reserved11_10:2;
 987         u32     status:4;
 988
 989 /* Within XferNotReady */
 990 #define DEPEVT_STATUS_TRANSFER_ACTIVE   (1 << 3)
 991
 992 /* Within XferComplete */
 993 #define DEPEVT_STATUS_BUSERR    (1 << 0)
 994 #define DEPEVT_STATUS_SHORT     (1 << 1)
 995 #define DEPEVT_STATUS_IOC       (1 << 2)
 996 #define DEPEVT_STATUS_LST       (1 << 3)
 997
 998 /* Stream event only */
 999 #define DEPEVT_STREAMEVT_FOUND          1
1000 #define DEPEVT_STREAMEVT_NOTFOUND       2
1001
1002 /* Control-only Status */
1003 #define DEPEVT_STATUS_CONTROL_DATA      1
1004 #define DEPEVT_STATUS_CONTROL_STATUS    2
1005
1006 /* In response to Start Transfer */
1007 #define DEPEVT_TRANSFER_NO_RESOURCE     1
1008 #define DEPEVT_TRANSFER_BUS_EXPIRY      2
1009
1010         u32     parameters:16;
1011 } __packed;
1012
1013 /**
1014  * struct dwc3_event_devt - Device Events
1015  * @one_bit: indicates this is a non-endpoint event (not used)
1016  * @device_event: indicates it's a device event. Should read as 0x00
1017  * @type: indicates the type of device event.
1018  *      0       - DisconnEvt
1019  *      1       - USBRst
1020  *      2       - ConnectDone
1021  *      3       - ULStChng
1022  *      4       - WkUpEvt
1023  *      5       - Reserved
1024  *      6       - EOPF
1025  *      7       - SOF
1026  *      8       - Reserved
1027  *      9       - ErrticErr
1028  *      10      - CmdCmplt
1029  *      11      - EvntOverflow
1030  *      12      - VndrDevTstRcved
1031  * @reserved15_12: Reserved, not used
1032  * @event_info: Information about this event
1033  * @reserved31_25: Reserved, not used
1034  */
1035 struct dwc3_event_devt {
1036         u32     one_bit:1;
1037         u32     device_event:7;
1038         u32     type:4;
1039         u32     reserved15_12:4;
1040         u32     event_info:9;
1041         u32     reserved31_25:7;
1042 } __packed;
1043
1044 /**
1045  * struct dwc3_event_gevt - Other Core Events
1046  * @one_bit: indicates this is a non-endpoint event (not used)
1047  * @device_event: indicates it's (0x03) Carkit or (0x04) I2C event.
1048  * @phy_port_number: self-explanatory
1049  * @reserved31_12: Reserved, not used.
1050  */
1051 struct dwc3_event_gevt {
1052         u32     one_bit:1;
1053         u32     device_event:7;
1054         u32     phy_port_number:4;
1055         u32     reserved31_12:20;
1056 } __packed;
1057
1058 /**
1059  * union dwc3_event - representation of Event Buffer contents
1060  * @raw: raw 32-bit event
1061  * @type: the type of the event
1062  * @depevt: Device Endpoint Event
1063  * @devt: Device Event
1064  * @gevt: Global Event
1065  */
1066 union dwc3_event {
1067         u32                             raw;
1068         struct dwc3_event_type          type;
1069         struct dwc3_event_depevt        depevt;
1070         struct dwc3_event_devt          devt;
1071         struct dwc3_event_gevt          gevt;
1072 };
1073
1074 /**
1075  * struct dwc3_gadget_ep_cmd_params - representation of endpoint command
1076  * parameters
1077  * @param2: third parameter
1078  * @param1: second parameter
1079  * @param0: first parameter
1080  */
1081 struct dwc3_gadget_ep_cmd_params {
1082         u32     param2;
1083         u32     param1;
1084         u32     param0;
1085 };
1086
1087 /*
1088  * DWC3 Features to be used as Driver Data
1089  */
1090
1091 #define DWC3_HAS_PERIPHERAL             BIT(0)
1092 #define DWC3_HAS_XHCI                   BIT(1)
1093 #define DWC3_HAS_OTG                    BIT(3)
1094
1095 /* prototypes */
1096 void dwc3_set_mode(struct dwc3 *dwc, u32 mode);
1097 u32 dwc3_core_fifo_space(struct dwc3_ep *dep, u8 type);
1098
1099 /* check whether we are on the DWC_usb31 core */
1100 static inline bool dwc3_is_usb31(struct dwc3 *dwc)
1101 {
1102         return !!(dwc->revision & DWC3_REVISION_IS_DWC31);
1103 }
1104
1105 #if IS_ENABLED(CONFIG_USB_DWC3_HOST) || IS_ENABLED(CONFIG_USB_DWC3_DUAL_ROLE)
1106 int dwc3_host_init(struct dwc3 *dwc);
1107 void dwc3_host_exit(struct dwc3 *dwc);
1108 #else
1109 static inline int dwc3_host_init(struct dwc3 *dwc)
1110 { return 0; }
1111 static inline void dwc3_host_exit(struct dwc3 *dwc)
1112 { }
1113 #endif
1114
1115 #if IS_ENABLED(CONFIG_USB_DWC3_GADGET) || IS_ENABLED(CONFIG_USB_DWC3_DUAL_ROLE)
1116 int dwc3_gadget_init(struct dwc3 *dwc);
1117 void dwc3_gadget_exit(struct dwc3 *dwc);
1118 int dwc3_gadget_set_test_mode(struct dwc3 *dwc, int mode);
1119 int dwc3_gadget_get_link_state(struct dwc3 *dwc);
1120 int dwc3_gadget_set_link_state(struct dwc3 *dwc, enum dwc3_link_state state);
1121 int dwc3_send_gadget_ep_cmd(struct dwc3_ep *dep, unsigned cmd,
1122                 struct dwc3_gadget_ep_cmd_params *params);
1123 int dwc3_send_gadget_generic_command(struct dwc3 *dwc, unsigned cmd, u32 param);
1124 #else
1125 static inline int dwc3_gadget_init(struct dwc3 *dwc)
1126 { return 0; }
1127 static inline void dwc3_gadget_exit(struct dwc3 *dwc)
1128 { }
1129 static inline int dwc3_gadget_set_test_mode(struct dwc3 *dwc, int mode)
1130 { return 0; }
1131 static inline int dwc3_gadget_get_link_state(struct dwc3 *dwc)
1132 { return 0; }
1133 static inline int dwc3_gadget_set_link_state(struct dwc3 *dwc,
1134                 enum dwc3_link_state state)
1135 { return 0; }
1136
1137 static inline int dwc3_send_gadget_ep_cmd(struct dwc3_ep *dep, unsigned cmd,
1138                 struct dwc3_gadget_ep_cmd_params *params)
1139 { return 0; }
1140 static inline int dwc3_send_gadget_generic_command(struct dwc3 *dwc,
1141                 int cmd, u32 param)
1142 { return 0; }
1143 #endif
1144
1145 /* power management interface */
1146 #if !IS_ENABLED(CONFIG_USB_DWC3_HOST)
1147 int dwc3_gadget_suspend(struct dwc3 *dwc);
1148 int dwc3_gadget_resume(struct dwc3 *dwc);
1149 void dwc3_gadget_process_pending_events(struct dwc3 *dwc);
1150 #else
1151 static inline int dwc3_gadget_suspend(struct dwc3 *dwc)
1152 {
1153         return 0;
1154 }
1155
1156 static inline int dwc3_gadget_resume(struct dwc3 *dwc)
1157 {
1158         return 0;
1159 }
1160
1161 static inline void dwc3_gadget_process_pending_events(struct dwc3 *dwc)
1162 {
1163 }
1164 #endif /* !IS_ENABLED(CONFIG_USB_DWC3_HOST) */
1165
1166 #if IS_ENABLED(CONFIG_USB_DWC3_ULPI)
1167 int dwc3_ulpi_init(struct dwc3 *dwc);
1168 void dwc3_ulpi_exit(struct dwc3 *dwc);
1169 #else
1170 static inline int dwc3_ulpi_init(struct dwc3 *dwc)
1171 { return 0; }
1172 static inline void dwc3_ulpi_exit(struct dwc3 *dwc)
1173 { }
1174 #endif
1175
1176 #endif /* __DRIVERS_USB_DWC3_CORE_H */