drivers/vfio/pci/vfio_pci_config.c

   1 /*
   2  * VFIO PCI config space virtualization
   3  *
   4  * Copyright (C) 2012 Red Hat, Inc.  All rights reserved.
   5  *     Author: Alex Williamson <alex.williamson@redhat.com>
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License version 2 as
   9  * published by the Free Software Foundation.
  10  *
  11  * Derived from original vfio:
  12  * Copyright 2010 Cisco Systems, Inc.  All rights reserved.
  13  * Author: Tom Lyon, pugs@cisco.com
  14  */
  15
  16 /*
  17  * This code handles reading and writing of PCI configuration registers.
  18  * This is hairy because we want to allow a lot of flexibility to the
  19  * user driver, but cannot trust it with all of the config fields.
  20  * Tables determine which fields can be read and written, as well as
  21  * which fields are 'virtualized' - special actions and translations to
  22  * make it appear to the user that he has control, when in fact things
  23  * must be negotiated with the underlying OS.
  24  */
  25
  26 #include <linux/fs.h>
  27 #include <linux/pci.h>
  28 #include <linux/uaccess.h>
  29 #include <linux/vfio.h>
  30 #include <linux/slab.h>
  31
  32 #include "vfio_pci_private.h"
  33
  34 #define PCI_CFG_SPACE_SIZE      256
  35
  36 /* Fake capability ID for standard config space */
  37 #define PCI_CAP_ID_BASIC        0
  38
  39 #define is_bar(offset)  \
  40         ((offset >= PCI_BASE_ADDRESS_0 && offset < PCI_BASE_ADDRESS_5 + 4) || \
  41          (offset >= PCI_ROM_ADDRESS && offset < PCI_ROM_ADDRESS + 4))
  42
  43 /*
  44  * Lengths of PCI Config Capabilities
  45  *   0: Removed from the user visible capability list
  46  *   FF: Variable length
  47  */
  48 static const u8 pci_cap_length[PCI_CAP_ID_MAX + 1] = {
  49         [PCI_CAP_ID_BASIC]      = PCI_STD_HEADER_SIZEOF, /* pci config header */
  50         [PCI_CAP_ID_PM]         = PCI_PM_SIZEOF,
  51         [PCI_CAP_ID_AGP]        = PCI_AGP_SIZEOF,
  52         [PCI_CAP_ID_VPD]        = PCI_CAP_VPD_SIZEOF,
  53         [PCI_CAP_ID_SLOTID]     = 0,            /* bridge - don't care */
  54         [PCI_CAP_ID_MSI]        = 0xFF,         /* 10, 14, 20, or 24 */
  55         [PCI_CAP_ID_CHSWP]      = 0,            /* cpci - not yet */
  56         [PCI_CAP_ID_PCIX]       = 0xFF,         /* 8 or 24 */
  57         [PCI_CAP_ID_HT]         = 0xFF,         /* hypertransport */
  58         [PCI_CAP_ID_VNDR]       = 0xFF,         /* variable */
  59         [PCI_CAP_ID_DBG]        = 0,            /* debug - don't care */
  60         [PCI_CAP_ID_CCRC]       = 0,            /* cpci - not yet */
  61         [PCI_CAP_ID_SHPC]       = 0,            /* hotswap - not yet */
  62         [PCI_CAP_ID_SSVID]      = 0,            /* bridge - don't care */
  63         [PCI_CAP_ID_AGP3]       = 0,            /* AGP8x - not yet */
  64         [PCI_CAP_ID_SECDEV]     = 0,            /* secure device not yet */
  65         [PCI_CAP_ID_EXP]        = 0xFF,         /* 20 or 44 */
  66         [PCI_CAP_ID_MSIX]       = PCI_CAP_MSIX_SIZEOF,
  67         [PCI_CAP_ID_SATA]       = 0xFF,
  68         [PCI_CAP_ID_AF]         = PCI_CAP_AF_SIZEOF,
  69 };
  70
  71 /*
  72  * Lengths of PCIe/PCI-X Extended Config Capabilities
  73  *   0: Removed or masked from the user visible capabilty list
  74  *   FF: Variable length
  75  */
  76 static const u16 pci_ext_cap_length[PCI_EXT_CAP_ID_MAX + 1] = {
  77         [PCI_EXT_CAP_ID_ERR]    =       PCI_ERR_ROOT_COMMAND,
  78         [PCI_EXT_CAP_ID_VC]     =       0xFF,
  79         [PCI_EXT_CAP_ID_DSN]    =       PCI_EXT_CAP_DSN_SIZEOF,
  80         [PCI_EXT_CAP_ID_PWR]    =       PCI_EXT_CAP_PWR_SIZEOF,
  81         [PCI_EXT_CAP_ID_RCLD]   =       0,      /* root only - don't care */
  82         [PCI_EXT_CAP_ID_RCILC]  =       0,      /* root only - don't care */
  83         [PCI_EXT_CAP_ID_RCEC]   =       0,      /* root only - don't care */
  84         [PCI_EXT_CAP_ID_MFVC]   =       0xFF,
  85         [PCI_EXT_CAP_ID_VC9]    =       0xFF,   /* same as CAP_ID_VC */
  86         [PCI_EXT_CAP_ID_RCRB]   =       0,      /* root only - don't care */
  87         [PCI_EXT_CAP_ID_VNDR]   =       0xFF,
  88         [PCI_EXT_CAP_ID_CAC]    =       0,      /* obsolete */
  89         [PCI_EXT_CAP_ID_ACS]    =       0xFF,
  90         [PCI_EXT_CAP_ID_ARI]    =       PCI_EXT_CAP_ARI_SIZEOF,
  91         [PCI_EXT_CAP_ID_ATS]    =       PCI_EXT_CAP_ATS_SIZEOF,
  92         [PCI_EXT_CAP_ID_SRIOV]  =       PCI_EXT_CAP_SRIOV_SIZEOF,
  93         [PCI_EXT_CAP_ID_MRIOV]  =       0,      /* not yet */
  94         [PCI_EXT_CAP_ID_MCAST]  =       PCI_EXT_CAP_MCAST_ENDPOINT_SIZEOF,
  95         [PCI_EXT_CAP_ID_PRI]    =       PCI_EXT_CAP_PRI_SIZEOF,
  96         [PCI_EXT_CAP_ID_AMD_XXX] =      0,      /* not yet */
  97         [PCI_EXT_CAP_ID_REBAR]  =       0xFF,
  98         [PCI_EXT_CAP_ID_DPA]    =       0xFF,
  99         [PCI_EXT_CAP_ID_TPH]    =       0xFF,
 100         [PCI_EXT_CAP_ID_LTR]    =       PCI_EXT_CAP_LTR_SIZEOF,
 101         [PCI_EXT_CAP_ID_SECPCI] =       0,      /* not yet */
 102         [PCI_EXT_CAP_ID_PMUX]   =       0,      /* not yet */
 103         [PCI_EXT_CAP_ID_PASID]  =       0,      /* not yet */
 104 };
 105
 106 /*
 107  * Read/Write Permission Bits - one bit for each bit in capability
 108  * Any field can be read if it exists, but what is read depends on
 109  * whether the field is 'virtualized', or just pass thru to the
 110  * hardware.  Any virtualized field is also virtualized for writes.
 111  * Writes are only permitted if they have a 1 bit here.
 112  */
 113 struct perm_bits {
 114         u8      *virt;          /* read/write virtual data, not hw */
 115         u8      *write;         /* writeable bits */
 116         int     (*readfn)(struct vfio_pci_device *vdev, int pos, int count,
 117                           struct perm_bits *perm, int offset, __le32 *val);
 118         int     (*writefn)(struct vfio_pci_device *vdev, int pos, int count,
 119                            struct perm_bits *perm, int offset, __le32 val);
 120 };
 121
 122 #define NO_VIRT         0
 123 #define ALL_VIRT        0xFFFFFFFFU
 124 #define NO_WRITE        0
 125 #define ALL_WRITE       0xFFFFFFFFU
 126
 127 static int vfio_user_config_read(struct pci_dev *pdev, int offset,
 128                                  __le32 *val, int count)
 129 {
 130         int ret = -EINVAL;
 131         u32 tmp_val = 0;
 132
 133         switch (count) {
 134         case 1:
 135         {
 136                 u8 tmp;
 137                 ret = pci_user_read_config_byte(pdev, offset, &tmp);
 138                 tmp_val = tmp;
 139                 break;
 140         }
 141         case 2:
 142         {
 143                 u16 tmp;
 144                 ret = pci_user_read_config_word(pdev, offset, &tmp);
 145                 tmp_val = tmp;
 146                 break;
 147         }
 148         case 4:
 149                 ret = pci_user_read_config_dword(pdev, offset, &tmp_val);
 150                 break;
 151         }
 152
 153         *val = cpu_to_le32(tmp_val);
 154
 155         return pcibios_err_to_errno(ret);
 156 }
 157
 158 static int vfio_user_config_write(struct pci_dev *pdev, int offset,
 159                                   __le32 val, int count)
 160 {
 161         int ret = -EINVAL;
 162         u32 tmp_val = le32_to_cpu(val);
 163
 164         switch (count) {
 165         case 1:
 166                 ret = pci_user_write_config_byte(pdev, offset, tmp_val);
 167                 break;
 168         case 2:
 169                 ret = pci_user_write_config_word(pdev, offset, tmp_val);
 170                 break;
 171         case 4:
 172                 ret = pci_user_write_config_dword(pdev, offset, tmp_val);
 173                 break;
 174         }
 175
 176         return pcibios_err_to_errno(ret);
 177 }
 178
 179 static int vfio_default_config_read(struct vfio_pci_device *vdev, int pos,
 180                                     int count, struct perm_bits *perm,
 181                                     int offset, __le32 *val)
 182 {
 183         __le32 virt = 0;
 184
 185         memcpy(val, vdev->vconfig + pos, count);
 186
 187         memcpy(&virt, perm->virt + offset, count);
 188
 189         /* Any non-virtualized bits? */
 190         if (cpu_to_le32(~0U >> (32 - (count * 8))) != virt) {
 191                 struct pci_dev *pdev = vdev->pdev;
 192                 __le32 phys_val = 0;
 193                 int ret;
 194
 195                 ret = vfio_user_config_read(pdev, pos, &phys_val, count);
 196                 if (ret)
 197                         return ret;
 198
 199                 *val = (phys_val & ~virt) | (*val & virt);
 200         }
 201
 202         return count;
 203 }
 204
 205 static int vfio_default_config_write(struct vfio_pci_device *vdev, int pos,
 206                                      int count, struct perm_bits *perm,
 207                                      int offset, __le32 val)
 208 {
 209         __le32 virt = 0, write = 0;
 210
 211         memcpy(&write, perm->write + offset, count);
 212
 213         if (!write)
 214                 return count; /* drop, no writable bits */
 215
 216         memcpy(&virt, perm->virt + offset, count);
 217
 218         /* Virtualized and writable bits go to vconfig */
 219         if (write & virt) {
 220                 __le32 virt_val = 0;
 221
 222                 memcpy(&virt_val, vdev->vconfig + pos, count);
 223
 224                 virt_val &= ~(write & virt);
 225                 virt_val |= (val & (write & virt));
 226
 227                 memcpy(vdev->vconfig + pos, &virt_val, count);
 228         }
 229
 230         /* Non-virtualzed and writable bits go to hardware */
 231         if (write & ~virt) {
 232                 struct pci_dev *pdev = vdev->pdev;
 233                 __le32 phys_val = 0;
 234                 int ret;
 235
 236                 ret = vfio_user_config_read(pdev, pos, &phys_val, count);
 237                 if (ret)
 238                         return ret;
 239
 240                 phys_val &= ~(write & ~virt);
 241                 phys_val |= (val & (write & ~virt));
 242
 243                 ret = vfio_user_config_write(pdev, pos, phys_val, count);
 244                 if (ret)
 245                         return ret;
 246         }
 247
 248         return count;
 249 }
 250
 251 /* Allow direct read from hardware, except for capability next pointer */
 252 static int vfio_direct_config_read(struct vfio_pci_device *vdev, int pos,
 253                                    int count, struct perm_bits *perm,
 254                                    int offset, __le32 *val)
 255 {
 256         int ret;
 257
 258         ret = vfio_user_config_read(vdev->pdev, pos, val, count);
 259         if (ret)
 260                 return pcibios_err_to_errno(ret);
 261
 262         if (pos >= PCI_CFG_SPACE_SIZE) { /* Extended cap header mangling */
 263                 if (offset < 4)
 264                         memcpy(val, vdev->vconfig + pos, count);
 265         } else if (pos >= PCI_STD_HEADER_SIZEOF) { /* Std cap mangling */
 266                 if (offset == PCI_CAP_LIST_ID && count > 1)
 267                         memcpy(val, vdev->vconfig + pos,
 268                                min(PCI_CAP_FLAGS, count));
 269                 else if (offset == PCI_CAP_LIST_NEXT)
 270                         memcpy(val, vdev->vconfig + pos, 1);
 271         }
 272
 273         return count;
 274 }
 275
 276 /* Raw access skips any kind of virtualization */
 277 static int vfio_raw_config_write(struct vfio_pci_device *vdev, int pos,
 278                                  int count, struct perm_bits *perm,
 279                                  int offset, __le32 val)
 280 {
 281         int ret;
 282
 283         ret = vfio_user_config_write(vdev->pdev, pos, val, count);
 284         if (ret)
 285                 return ret;
 286
 287         return count;
 288 }
 289
 290 static int vfio_raw_config_read(struct vfio_pci_device *vdev, int pos,
 291                                 int count, struct perm_bits *perm,
 292                                 int offset, __le32 *val)
 293 {
 294         int ret;
 295
 296         ret = vfio_user_config_read(vdev->pdev, pos, val, count);
 297         if (ret)
 298                 return pcibios_err_to_errno(ret);
 299
 300         return count;
 301 }
 302
 303 /* Virt access uses only virtualization */
 304 static int vfio_virt_config_write(struct vfio_pci_device *vdev, int pos,
 305                                   int count, struct perm_bits *perm,
 306                                   int offset, __le32 val)
 307 {
 308         memcpy(vdev->vconfig + pos, &val, count);
 309         return count;
 310 }
 311
 312 static int vfio_virt_config_read(struct vfio_pci_device *vdev, int pos,
 313                                  int count, struct perm_bits *perm,
 314                                  int offset, __le32 *val)
 315 {
 316         memcpy(val, vdev->vconfig + pos, count);
 317         return count;
 318 }
 319
 320 /* Default capability regions to read-only, no-virtualization */
 321 static struct perm_bits cap_perms[PCI_CAP_ID_MAX + 1] = {
 322         [0 ... PCI_CAP_ID_MAX] = { .readfn = vfio_direct_config_read }
 323 };
 324 static struct perm_bits ecap_perms[PCI_EXT_CAP_ID_MAX + 1] = {
 325         [0 ... PCI_EXT_CAP_ID_MAX] = { .readfn = vfio_direct_config_read }
 326 };
 327 /*
 328  * Default unassigned regions to raw read-write access.  Some devices
 329  * require this to function as they hide registers between the gaps in
 330  * config space (be2net).  Like MMIO and I/O port registers, we have
 331  * to trust the hardware isolation.
 332  */
 333 static struct perm_bits unassigned_perms = {
 334         .readfn = vfio_raw_config_read,
 335         .writefn = vfio_raw_config_write
 336 };
 337
 338 static struct perm_bits virt_perms = {
 339         .readfn = vfio_virt_config_read,
 340         .writefn = vfio_virt_config_write
 341 };
 342
 343 static void free_perm_bits(struct perm_bits *perm)
 344 {
 345         kfree(perm->virt);
 346         kfree(perm->write);
 347         perm->virt = NULL;
 348         perm->write = NULL;
 349 }
 350
 351 static int alloc_perm_bits(struct perm_bits *perm, int size)
 352 {
 353         /*
 354          * Round up all permission bits to the next dword, this lets us
 355          * ignore whether a read/write exceeds the defined capability
 356          * structure.  We can do this because:
 357          *  - Standard config space is already dword aligned
 358          *  - Capabilities are all dword alinged (bits 0:1 of next reserved)
 359          *  - Express capabilities defined as dword aligned
 360          */
 361         size = round_up(size, 4);
 362
 363         /*
 364          * Zero state is
 365          * - All Readable, None Writeable, None Virtualized
 366          */
 367         perm->virt = kzalloc(size, GFP_KERNEL);
 368         perm->write = kzalloc(size, GFP_KERNEL);
 369         if (!perm->virt || !perm->write) {
 370                 free_perm_bits(perm);
 371                 return -ENOMEM;
 372         }
 373
 374         perm->readfn = vfio_default_config_read;
 375         perm->writefn = vfio_default_config_write;
 376
 377         return 0;
 378 }
 379
 380 /*
 381  * Helper functions for filling in permission tables
 382  */
 383 static inline void p_setb(struct perm_bits *p, int off, u8 virt, u8 write)
 384 {
 385         p->virt[off] = virt;
 386         p->write[off] = write;
 387 }
 388
 389 /* Handle endian-ness - pci and tables are little-endian */
 390 static inline void p_setw(struct perm_bits *p, int off, u16 virt, u16 write)
 391 {
 392         *(__le16 *)(&p->virt[off]) = cpu_to_le16(virt);
 393         *(__le16 *)(&p->write[off]) = cpu_to_le16(write);
 394 }
 395
 396 /* Handle endian-ness - pci and tables are little-endian */
 397 static inline void p_setd(struct perm_bits *p, int off, u32 virt, u32 write)
 398 {
 399         *(__le32 *)(&p->virt[off]) = cpu_to_le32(virt);
 400         *(__le32 *)(&p->write[off]) = cpu_to_le32(write);
 401 }
 402
 403 /*
 404  * Restore the *real* BARs after we detect a FLR or backdoor reset.
 405  * (backdoor = some device specific technique that we didn't catch)
 406  */
 407 static void vfio_bar_restore(struct vfio_pci_device *vdev)
 408 {
 409         struct pci_dev *pdev = vdev->pdev;
 410         u32 *rbar = vdev->rbar;
 411         int i;
 412
 413         if (pdev->is_virtfn)
 414                 return;
 415
 416         pr_info("%s: %s reset recovery - restoring bars\n",
 417                 __func__, dev_name(&pdev->dev));
 418
 419         for (i = PCI_BASE_ADDRESS_0; i <= PCI_BASE_ADDRESS_5; i += 4, rbar++)
 420                 pci_user_write_config_dword(pdev, i, *rbar);
 421
 422         pci_user_write_config_dword(pdev, PCI_ROM_ADDRESS, *rbar);
 423 }
 424
 425 static __le32 vfio_generate_bar_flags(struct pci_dev *pdev, int bar)
 426 {
 427         unsigned long flags = pci_resource_flags(pdev, bar);
 428         u32 val;
 429
 430         if (flags & IORESOURCE_IO)
 431                 return cpu_to_le32(PCI_BASE_ADDRESS_SPACE_IO);
 432
 433         val = PCI_BASE_ADDRESS_SPACE_MEMORY;
 434
 435         if (flags & IORESOURCE_PREFETCH)
 436                 val |= PCI_BASE_ADDRESS_MEM_PREFETCH;
 437
 438         if (flags & IORESOURCE_MEM_64)
 439                 val |= PCI_BASE_ADDRESS_MEM_TYPE_64;
 440
 441         return cpu_to_le32(val);
 442 }
 443
 444 /*
 445  * Pretend we're hardware and tweak the values of the *virtual* PCI BARs
 446  * to reflect the hardware capabilities.  This implements BAR sizing.
 447  */
 448 static void vfio_bar_fixup(struct vfio_pci_device *vdev)
 449 {
 450         struct pci_dev *pdev = vdev->pdev;
 451         int i;
 452         __le32 *bar;
 453         u64 mask;
 454
 455         bar = (__le32 *)&vdev->vconfig[PCI_BASE_ADDRESS_0];
 456
 457         for (i = PCI_STD_RESOURCES; i <= PCI_STD_RESOURCE_END; i++, bar++) {
 458                 if (!pci_resource_start(pdev, i)) {
 459                         *bar = 0; /* Unmapped by host = unimplemented to user */
 460                         continue;
 461                 }
 462
 463                 mask = ~(pci_resource_len(pdev, i) - 1);
 464
 465                 *bar &= cpu_to_le32((u32)mask);
 466                 *bar |= vfio_generate_bar_flags(pdev, i);
 467
 468                 if (*bar & cpu_to_le32(PCI_BASE_ADDRESS_MEM_TYPE_64)) {
 469                         bar++;
 470                         *bar &= cpu_to_le32((u32)(mask >> 32));
 471                         i++;
 472                 }
 473         }
 474
 475         bar = (__le32 *)&vdev->vconfig[PCI_ROM_ADDRESS];
 476
 477         /*
 478          * NB. we expose the actual BAR size here, regardless of whether
 479          * we can read it.  When we report the REGION_INFO for the ROM
 480          * we report what PCI tells us is the actual ROM size.
 481          */
 482         if (pci_resource_start(pdev, PCI_ROM_RESOURCE)) {
 483                 mask = ~(pci_resource_len(pdev, PCI_ROM_RESOURCE) - 1);
 484                 mask |= PCI_ROM_ADDRESS_ENABLE;
 485                 *bar &= cpu_to_le32((u32)mask);
 486         } else
 487                 *bar = 0;
 488
 489         vdev->bardirty = false;
 490 }
 491
 492 static int vfio_basic_config_read(struct vfio_pci_device *vdev, int pos,
 493                                   int count, struct perm_bits *perm,
 494                                   int offset, __le32 *val)
 495 {
 496         if (is_bar(offset)) /* pos == offset for basic config */
 497                 vfio_bar_fixup(vdev);
 498
 499         count = vfio_default_config_read(vdev, pos, count, perm, offset, val);
 500
 501         /* Mask in virtual memory enable for SR-IOV devices */
 502         if (offset == PCI_COMMAND && vdev->pdev->is_virtfn) {
 503                 u16 cmd = le16_to_cpu(*(__le16 *)&vdev->vconfig[PCI_COMMAND]);
 504                 u32 tmp_val = le32_to_cpu(*val);
 505
 506                 tmp_val |= cmd & PCI_COMMAND_MEMORY;
 507                 *val = cpu_to_le32(tmp_val);
 508         }
 509
 510         return count;
 511 }
 512
 513 static int vfio_basic_config_write(struct vfio_pci_device *vdev, int pos,
 514                                    int count, struct perm_bits *perm,
 515                                    int offset, __le32 val)
 516 {
 517         struct pci_dev *pdev = vdev->pdev;
 518         __le16 *virt_cmd;
 519         u16 new_cmd = 0;
 520         int ret;
 521
 522         virt_cmd = (__le16 *)&vdev->vconfig[PCI_COMMAND];
 523
 524         if (offset == PCI_COMMAND) {
 525                 bool phys_mem, virt_mem, new_mem, phys_io, virt_io, new_io;
 526                 u16 phys_cmd;
 527
 528                 ret = pci_user_read_config_word(pdev, PCI_COMMAND, &phys_cmd);
 529                 if (ret)
 530                         return ret;
 531
 532                 new_cmd = le32_to_cpu(val);
 533
 534                 phys_mem = !!(phys_cmd & PCI_COMMAND_MEMORY);
 535                 virt_mem = !!(le16_to_cpu(*virt_cmd) & PCI_COMMAND_MEMORY);
 536                 new_mem = !!(new_cmd & PCI_COMMAND_MEMORY);
 537
 538                 phys_io = !!(phys_cmd & PCI_COMMAND_IO);
 539                 virt_io = !!(le16_to_cpu(*virt_cmd) & PCI_COMMAND_IO);
 540                 new_io = !!(new_cmd & PCI_COMMAND_IO);
 541
 542                 /*
 543                  * If the user is writing mem/io enable (new_mem/io) and we
 544                  * think it's already enabled (virt_mem/io), but the hardware
 545                  * shows it disabled (phys_mem/io, then the device has
 546                  * undergone some kind of backdoor reset and needs to be
 547                  * restored before we allow it to enable the bars.
 548                  * SR-IOV devices will trigger this, but we catch them later
 549                  */
 550                 if ((new_mem && virt_mem && !phys_mem) ||
 551                     (new_io && virt_io && !phys_io))
 552                         vfio_bar_restore(vdev);
 553         }
 554
 555         count = vfio_default_config_write(vdev, pos, count, perm, offset, val);
 556         if (count < 0)
 557                 return count;
 558
 559         /*
 560          * Save current memory/io enable bits in vconfig to allow for
 561          * the test above next time.
 562          */
 563         if (offset == PCI_COMMAND) {
 564                 u16 mask = PCI_COMMAND_MEMORY | PCI_COMMAND_IO;
 565
 566                 *virt_cmd &= cpu_to_le16(~mask);
 567                 *virt_cmd |= cpu_to_le16(new_cmd & mask);
 568         }
 569
 570         /* Emulate INTx disable */
 571         if (offset >= PCI_COMMAND && offset <= PCI_COMMAND + 1) {
 572                 bool virt_intx_disable;
 573
 574                 virt_intx_disable = !!(le16_to_cpu(*virt_cmd) &
 575                                        PCI_COMMAND_INTX_DISABLE);
 576
 577                 if (virt_intx_disable && !vdev->virq_disabled) {
 578                         vdev->virq_disabled = true;
 579                         vfio_pci_intx_mask(vdev);
 580                 } else if (!virt_intx_disable && vdev->virq_disabled) {
 581                         vdev->virq_disabled = false;
 582                         vfio_pci_intx_unmask(vdev);
 583                 }
 584         }
 585
 586         if (is_bar(offset))
 587                 vdev->bardirty = true;
 588
 589         return count;
 590 }
 591
 592 /* Permissions for the Basic PCI Header */
 593 static int __init init_pci_cap_basic_perm(struct perm_bits *perm)
 594 {
 595         if (alloc_perm_bits(perm, PCI_STD_HEADER_SIZEOF))
 596                 return -ENOMEM;
 597
 598         perm->readfn = vfio_basic_config_read;
 599         perm->writefn = vfio_basic_config_write;
 600
 601         /* Virtualized for SR-IOV functions, which just have FFFF */
 602         p_setw(perm, PCI_VENDOR_ID, (u16)ALL_VIRT, NO_WRITE);
 603         p_setw(perm, PCI_DEVICE_ID, (u16)ALL_VIRT, NO_WRITE);
 604
 605         /*
 606          * Virtualize INTx disable, we use it internally for interrupt
 607          * control and can emulate it for non-PCI 2.3 devices.
 608          */
 609         p_setw(perm, PCI_COMMAND, PCI_COMMAND_INTX_DISABLE, (u16)ALL_WRITE);
 610
 611         /* Virtualize capability list, we might want to skip/disable */
 612         p_setw(perm, PCI_STATUS, PCI_STATUS_CAP_LIST, NO_WRITE);
 613
 614         /* No harm to write */
 615         p_setb(perm, PCI_CACHE_LINE_SIZE, NO_VIRT, (u8)ALL_WRITE);
 616         p_setb(perm, PCI_LATENCY_TIMER, NO_VIRT, (u8)ALL_WRITE);
 617         p_setb(perm, PCI_BIST, NO_VIRT, (u8)ALL_WRITE);
 618
 619         /* Virtualize all bars, can't touch the real ones */
 620         p_setd(perm, PCI_BASE_ADDRESS_0, ALL_VIRT, ALL_WRITE);
 621         p_setd(perm, PCI_BASE_ADDRESS_1, ALL_VIRT, ALL_WRITE);
 622         p_setd(perm, PCI_BASE_ADDRESS_2, ALL_VIRT, ALL_WRITE);
 623         p_setd(perm, PCI_BASE_ADDRESS_3, ALL_VIRT, ALL_WRITE);
 624         p_setd(perm, PCI_BASE_ADDRESS_4, ALL_VIRT, ALL_WRITE);
 625         p_setd(perm, PCI_BASE_ADDRESS_5, ALL_VIRT, ALL_WRITE);
 626         p_setd(perm, PCI_ROM_ADDRESS, ALL_VIRT, ALL_WRITE);
 627
 628         /* Allow us to adjust capability chain */
 629         p_setb(perm, PCI_CAPABILITY_LIST, (u8)ALL_VIRT, NO_WRITE);
 630
 631         /* Sometimes used by sw, just virtualize */
 632         p_setb(perm, PCI_INTERRUPT_LINE, (u8)ALL_VIRT, (u8)ALL_WRITE);
 633
 634         /* Virtualize interrupt pin to allow hiding INTx */
 635         p_setb(perm, PCI_INTERRUPT_PIN, (u8)ALL_VIRT, (u8)NO_WRITE);
 636
 637         return 0;
 638 }
 639
 640 static int vfio_pm_config_write(struct vfio_pci_device *vdev, int pos,
 641                                 int count, struct perm_bits *perm,
 642                                 int offset, __le32 val)
 643 {
 644         count = vfio_default_config_write(vdev, pos, count, perm, offset, val);
 645         if (count < 0)
 646                 return count;
 647
 648         if (offset == PCI_PM_CTRL) {
 649                 pci_power_t state;
 650
 651                 switch (le32_to_cpu(val) & PCI_PM_CTRL_STATE_MASK) {
 652                 case 0:
 653                         state = PCI_D0;
 654                         break;
 655                 case 1:
 656                         state = PCI_D1;
 657                         break;
 658                 case 2:
 659                         state = PCI_D2;
 660                         break;
 661                 case 3:
 662                         state = PCI_D3hot;
 663                         break;
 664                 }
 665
 666                 pci_set_power_state(vdev->pdev, state);
 667         }
 668
 669         return count;
 670 }
 671
 672 /* Permissions for the Power Management capability */
 673 static int __init init_pci_cap_pm_perm(struct perm_bits *perm)
 674 {
 675         if (alloc_perm_bits(perm, pci_cap_length[PCI_CAP_ID_PM]))
 676                 return -ENOMEM;
 677
 678         perm->writefn = vfio_pm_config_write;
 679
 680         /*
 681          * We always virtualize the next field so we can remove
 682          * capabilities from the chain if we want to.
 683          */
 684         p_setb(perm, PCI_CAP_LIST_NEXT, (u8)ALL_VIRT, NO_WRITE);
 685
 686         /*
 687          * Power management is defined *per function*, so we can let
 688          * the user change power state, but we trap and initiate the
 689          * change ourselves, so the state bits are read-only.
 690          */
 691         p_setd(perm, PCI_PM_CTRL, NO_VIRT, ~PCI_PM_CTRL_STATE_MASK);
 692         return 0;
 693 }
 694
 695 static int vfio_vpd_config_write(struct vfio_pci_device *vdev, int pos,
 696                                  int count, struct perm_bits *perm,
 697                                  int offset, __le32 val)
 698 {
 699         struct pci_dev *pdev = vdev->pdev;
 700         __le16 *paddr = (__le16 *)(vdev->vconfig + pos - offset + PCI_VPD_ADDR);
 701         __le32 *pdata = (__le32 *)(vdev->vconfig + pos - offset + PCI_VPD_DATA);
 702         u16 addr;
 703         u32 data;
 704
 705         /*
 706          * Write through to emulation.  If the write includes the upper byte
 707          * of PCI_VPD_ADDR, then the PCI_VPD_ADDR_F bit is written and we
 708          * have work to do.
 709          */
 710         count = vfio_default_config_write(vdev, pos, count, perm, offset, val);
 711         if (count < 0 || offset > PCI_VPD_ADDR + 1 ||
 712             offset + count <= PCI_VPD_ADDR + 1)
 713                 return count;
 714
 715         addr = le16_to_cpu(*paddr);
 716
 717         if (addr & PCI_VPD_ADDR_F) {
 718                 data = le32_to_cpu(*pdata);
 719                 if (pci_write_vpd(pdev, addr & ~PCI_VPD_ADDR_F, 4, &data) != 4)
 720                         return count;
 721         } else {
 722                 if (pci_read_vpd(pdev, addr, 4, &data) != 4)
 723                         return count;
 724                 *pdata = cpu_to_le32(data);
 725         }
 726
 727         /*
 728          * Toggle PCI_VPD_ADDR_F in the emulated PCI_VPD_ADDR register to
 729          * signal completion.  If an error occurs above, we assume that not
 730          * toggling this bit will induce a driver timeout.
 731          */
 732         addr ^= PCI_VPD_ADDR_F;
 733         *paddr = cpu_to_le16(addr);
 734
 735         return count;
 736 }
 737
 738 /* Permissions for Vital Product Data capability */
 739 static int __init init_pci_cap_vpd_perm(struct perm_bits *perm)
 740 {
 741         if (alloc_perm_bits(perm, pci_cap_length[PCI_CAP_ID_VPD]))
 742                 return -ENOMEM;
 743
 744         perm->writefn = vfio_vpd_config_write;
 745
 746         /*
 747          * We always virtualize the next field so we can remove
 748          * capabilities from the chain if we want to.
 749          */
 750         p_setb(perm, PCI_CAP_LIST_NEXT, (u8)ALL_VIRT, NO_WRITE);
 751
 752         /*
 753          * Both the address and data registers are virtualized to
 754          * enable access through the pci_vpd_read/write functions
 755          */
 756         p_setw(perm, PCI_VPD_ADDR, (u16)ALL_VIRT, (u16)ALL_WRITE);
 757         p_setd(perm, PCI_VPD_DATA, ALL_VIRT, ALL_WRITE);
 758
 759         return 0;
 760 }
 761
 762 /* Permissions for PCI-X capability */
 763 static int __init init_pci_cap_pcix_perm(struct perm_bits *perm)
 764 {
 765         /* Alloc 24, but only 8 are used in v0 */
 766         if (alloc_perm_bits(perm, PCI_CAP_PCIX_SIZEOF_V2))
 767                 return -ENOMEM;
 768
 769         p_setb(perm, PCI_CAP_LIST_NEXT, (u8)ALL_VIRT, NO_WRITE);
 770
 771         p_setw(perm, PCI_X_CMD, NO_VIRT, (u16)ALL_WRITE);
 772         p_setd(perm, PCI_X_ECC_CSR, NO_VIRT, ALL_WRITE);
 773         return 0;
 774 }
 775
 776 /* Permissions for PCI Express capability */
 777 static int __init init_pci_cap_exp_perm(struct perm_bits *perm)
 778 {
 779         /* Alloc larger of two possible sizes */
 780         if (alloc_perm_bits(perm, PCI_CAP_EXP_ENDPOINT_SIZEOF_V2))
 781                 return -ENOMEM;
 782
 783         p_setb(perm, PCI_CAP_LIST_NEXT, (u8)ALL_VIRT, NO_WRITE);
 784
 785         /*
 786          * Allow writes to device control fields (includes FLR!)
 787          * but not to devctl_phantom which could confuse IOMMU
 788          * or to the ARI bit in devctl2 which is set at probe time
 789          */
 790         p_setw(perm, PCI_EXP_DEVCTL, NO_VIRT, ~PCI_EXP_DEVCTL_PHANTOM);
 791         p_setw(perm, PCI_EXP_DEVCTL2, NO_VIRT, ~PCI_EXP_DEVCTL2_ARI);
 792         return 0;
 793 }
 794
 795 /* Permissions for Advanced Function capability */
 796 static int __init init_pci_cap_af_perm(struct perm_bits *perm)
 797 {
 798         if (alloc_perm_bits(perm, pci_cap_length[PCI_CAP_ID_AF]))
 799                 return -ENOMEM;
 800
 801         p_setb(perm, PCI_CAP_LIST_NEXT, (u8)ALL_VIRT, NO_WRITE);
 802         p_setb(perm, PCI_AF_CTRL, NO_VIRT, PCI_AF_CTRL_FLR);
 803         return 0;
 804 }
 805
 806 /* Permissions for Advanced Error Reporting extended capability */
 807 static int __init init_pci_ext_cap_err_perm(struct perm_bits *perm)
 808 {
 809         u32 mask;
 810
 811         if (alloc_perm_bits(perm, pci_ext_cap_length[PCI_EXT_CAP_ID_ERR]))
 812                 return -ENOMEM;
 813
 814         /*
 815          * Virtualize the first dword of all express capabilities
 816          * because it includes the next pointer.  This lets us later
 817          * remove capabilities from the chain if we need to.
 818          */
 819         p_setd(perm, 0, ALL_VIRT, NO_WRITE);
 820
 821         /* Writable bits mask */
 822         mask =  PCI_ERR_UNC_UND |               /* Undefined */
 823                 PCI_ERR_UNC_DLP |               /* Data Link Protocol */
 824                 PCI_ERR_UNC_SURPDN |            /* Surprise Down */
 825                 PCI_ERR_UNC_POISON_TLP |        /* Poisoned TLP */
 826                 PCI_ERR_UNC_FCP |               /* Flow Control Protocol */
 827                 PCI_ERR_UNC_COMP_TIME |         /* Completion Timeout */
 828                 PCI_ERR_UNC_COMP_ABORT |        /* Completer Abort */
 829                 PCI_ERR_UNC_UNX_COMP |          /* Unexpected Completion */
 830                 PCI_ERR_UNC_RX_OVER |           /* Receiver Overflow */
 831                 PCI_ERR_UNC_MALF_TLP |          /* Malformed TLP */
 832                 PCI_ERR_UNC_ECRC |              /* ECRC Error Status */
 833                 PCI_ERR_UNC_UNSUP |             /* Unsupported Request */
 834                 PCI_ERR_UNC_ACSV |              /* ACS Violation */
 835                 PCI_ERR_UNC_INTN |              /* internal error */
 836                 PCI_ERR_UNC_MCBTLP |            /* MC blocked TLP */
 837                 PCI_ERR_UNC_ATOMEG |            /* Atomic egress blocked */
 838                 PCI_ERR_UNC_TLPPRE;             /* TLP prefix blocked */
 839         p_setd(perm, PCI_ERR_UNCOR_STATUS, NO_VIRT, mask);
 840         p_setd(perm, PCI_ERR_UNCOR_MASK, NO_VIRT, mask);
 841         p_setd(perm, PCI_ERR_UNCOR_SEVER, NO_VIRT, mask);
 842
 843         mask =  PCI_ERR_COR_RCVR |              /* Receiver Error Status */
 844                 PCI_ERR_COR_BAD_TLP |           /* Bad TLP Status */
 845                 PCI_ERR_COR_BAD_DLLP |          /* Bad DLLP Status */
 846                 PCI_ERR_COR_REP_ROLL |          /* REPLAY_NUM Rollover */
 847                 PCI_ERR_COR_REP_TIMER |         /* Replay Timer Timeout */
 848                 PCI_ERR_COR_ADV_NFAT |          /* Advisory Non-Fatal */
 849                 PCI_ERR_COR_INTERNAL |          /* Corrected Internal */
 850                 PCI_ERR_COR_LOG_OVER;           /* Header Log Overflow */
 851         p_setd(perm, PCI_ERR_COR_STATUS, NO_VIRT, mask);
 852         p_setd(perm, PCI_ERR_COR_MASK, NO_VIRT, mask);
 853
 854         mask =  PCI_ERR_CAP_ECRC_GENE |         /* ECRC Generation Enable */
 855                 PCI_ERR_CAP_ECRC_CHKE;          /* ECRC Check Enable */
 856         p_setd(perm, PCI_ERR_CAP, NO_VIRT, mask);
 857         return 0;
 858 }
 859
 860 /* Permissions for Power Budgeting extended capability */
 861 static int __init init_pci_ext_cap_pwr_perm(struct perm_bits *perm)
 862 {
 863         if (alloc_perm_bits(perm, pci_ext_cap_length[PCI_EXT_CAP_ID_PWR]))
 864                 return -ENOMEM;
 865
 866         p_setd(perm, 0, ALL_VIRT, NO_WRITE);
 867
 868         /* Writing the data selector is OK, the info is still read-only */
 869         p_setb(perm, PCI_PWR_DATA, NO_VIRT, (u8)ALL_WRITE);
 870         return 0;
 871 }
 872
 873 /*
 874  * Initialize the shared permission tables
 875  */
 876 void vfio_pci_uninit_perm_bits(void)
 877 {
 878         free_perm_bits(&cap_perms[PCI_CAP_ID_BASIC]);
 879
 880         free_perm_bits(&cap_perms[PCI_CAP_ID_PM]);
 881         free_perm_bits(&cap_perms[PCI_CAP_ID_VPD]);
 882         free_perm_bits(&cap_perms[PCI_CAP_ID_PCIX]);
 883         free_perm_bits(&cap_perms[PCI_CAP_ID_EXP]);
 884         free_perm_bits(&cap_perms[PCI_CAP_ID_AF]);
 885
 886         free_perm_bits(&ecap_perms[PCI_EXT_CAP_ID_ERR]);
 887         free_perm_bits(&ecap_perms[PCI_EXT_CAP_ID_PWR]);
 888 }
 889
 890 int __init vfio_pci_init_perm_bits(void)
 891 {
 892         int ret;
 893
 894         /* Basic config space */
 895         ret = init_pci_cap_basic_perm(&cap_perms[PCI_CAP_ID_BASIC]);
 896
 897         /* Capabilities */
 898         ret |= init_pci_cap_pm_perm(&cap_perms[PCI_CAP_ID_PM]);
 899         ret |= init_pci_cap_vpd_perm(&cap_perms[PCI_CAP_ID_VPD]);
 900         ret |= init_pci_cap_pcix_perm(&cap_perms[PCI_CAP_ID_PCIX]);
 901         cap_perms[PCI_CAP_ID_VNDR].writefn = vfio_raw_config_write;
 902         ret |= init_pci_cap_exp_perm(&cap_perms[PCI_CAP_ID_EXP]);
 903         ret |= init_pci_cap_af_perm(&cap_perms[PCI_CAP_ID_AF]);
 904
 905         /* Extended capabilities */
 906         ret |= init_pci_ext_cap_err_perm(&ecap_perms[PCI_EXT_CAP_ID_ERR]);
 907         ret |= init_pci_ext_cap_pwr_perm(&ecap_perms[PCI_EXT_CAP_ID_PWR]);
 908         ecap_perms[PCI_EXT_CAP_ID_VNDR].writefn = vfio_raw_config_write;
 909
 910         if (ret)
 911                 vfio_pci_uninit_perm_bits();
 912
 913         return ret;
 914 }
 915
 916 static int vfio_find_cap_start(struct vfio_pci_device *vdev, int pos)
 917 {
 918         u8 cap;
 919         int base = (pos >= PCI_CFG_SPACE_SIZE) ? PCI_CFG_SPACE_SIZE :
 920                                                  PCI_STD_HEADER_SIZEOF;
 921         cap = vdev->pci_config_map[pos];
 922
 923         if (cap == PCI_CAP_ID_BASIC)
 924                 return 0;
 925
 926         /* XXX Can we have to abutting capabilities of the same type? */
 927         while (pos - 1 >= base && vdev->pci_config_map[pos - 1] == cap)
 928                 pos--;
 929
 930         return pos;
 931 }
 932
 933 static int vfio_msi_config_read(struct vfio_pci_device *vdev, int pos,
 934                                 int count, struct perm_bits *perm,
 935                                 int offset, __le32 *val)
 936 {
 937         /* Update max available queue size from msi_qmax */
 938         if (offset <= PCI_MSI_FLAGS && offset + count >= PCI_MSI_FLAGS) {
 939                 __le16 *flags;
 940                 int start;
 941
 942                 start = vfio_find_cap_start(vdev, pos);
 943
 944                 flags = (__le16 *)&vdev->vconfig[start];
 945
 946                 *flags &= cpu_to_le16(~PCI_MSI_FLAGS_QMASK);
 947                 *flags |= cpu_to_le16(vdev->msi_qmax << 1);
 948         }
 949
 950         return vfio_default_config_read(vdev, pos, count, perm, offset, val);
 951 }
 952
 953 static int vfio_msi_config_write(struct vfio_pci_device *vdev, int pos,
 954                                  int count, struct perm_bits *perm,
 955                                  int offset, __le32 val)
 956 {
 957         count = vfio_default_config_write(vdev, pos, count, perm, offset, val);
 958         if (count < 0)
 959                 return count;
 960
 961         /* Fixup and write configured queue size and enable to hardware */
 962         if (offset <= PCI_MSI_FLAGS && offset + count >= PCI_MSI_FLAGS) {
 963                 __le16 *pflags;
 964                 u16 flags;
 965                 int start, ret;
 966
 967                 start = vfio_find_cap_start(vdev, pos);
 968
 969                 pflags = (__le16 *)&vdev->vconfig[start + PCI_MSI_FLAGS];
 970
 971                 flags = le16_to_cpu(*pflags);
 972
 973                 /* MSI is enabled via ioctl */
 974                 if  (!is_msi(vdev))
 975                         flags &= ~PCI_MSI_FLAGS_ENABLE;
 976
 977                 /* Check queue size */
 978                 if ((flags & PCI_MSI_FLAGS_QSIZE) >> 4 > vdev->msi_qmax) {
 979                         flags &= ~PCI_MSI_FLAGS_QSIZE;
 980                         flags |= vdev->msi_qmax << 4;
 981                 }
 982
 983                 /* Write back to virt and to hardware */
 984                 *pflags = cpu_to_le16(flags);
 985                 ret = pci_user_write_config_word(vdev->pdev,
 986                                                  start + PCI_MSI_FLAGS,
 987                                                  flags);
 988                 if (ret)
 989                         return pcibios_err_to_errno(ret);
 990         }
 991
 992         return count;
 993 }
 994
 995 /*
 996  * MSI determination is per-device, so this routine gets used beyond
 997  * initialization time. Don't add __init
 998  */
 999 static int init_pci_cap_msi_perm(struct perm_bits *perm, int len, u16 flags)
1000 {
1001         if (alloc_perm_bits(perm, len))
1002                 return -ENOMEM;
1003
1004         perm->readfn = vfio_msi_config_read;
1005         perm->writefn = vfio_msi_config_write;
1006
1007         p_setb(perm, PCI_CAP_LIST_NEXT, (u8)ALL_VIRT, NO_WRITE);
1008
1009         /*
1010          * The upper byte of the control register is reserved,
1011          * just setup the lower byte.
1012          */
1013         p_setb(perm, PCI_MSI_FLAGS, (u8)ALL_VIRT, (u8)ALL_WRITE);
1014         p_setd(perm, PCI_MSI_ADDRESS_LO, ALL_VIRT, ALL_WRITE);
1015         if (flags & PCI_MSI_FLAGS_64BIT) {
1016                 p_setd(perm, PCI_MSI_ADDRESS_HI, ALL_VIRT, ALL_WRITE);
1017                 p_setw(perm, PCI_MSI_DATA_64, (u16)ALL_VIRT, (u16)ALL_WRITE);
1018                 if (flags & PCI_MSI_FLAGS_MASKBIT) {
1019                         p_setd(perm, PCI_MSI_MASK_64, NO_VIRT, ALL_WRITE);
1020                         p_setd(perm, PCI_MSI_PENDING_64, NO_VIRT, ALL_WRITE);
1021                 }
1022         } else {
1023                 p_setw(perm, PCI_MSI_DATA_32, (u16)ALL_VIRT, (u16)ALL_WRITE);
1024                 if (flags & PCI_MSI_FLAGS_MASKBIT) {
1025                         p_setd(perm, PCI_MSI_MASK_32, NO_VIRT, ALL_WRITE);
1026                         p_setd(perm, PCI_MSI_PENDING_32, NO_VIRT, ALL_WRITE);
1027                 }
1028         }
1029         return 0;
1030 }
1031
1032 /* Determine MSI CAP field length; initialize msi_perms on 1st call per vdev */
1033 static int vfio_msi_cap_len(struct vfio_pci_device *vdev, u8 pos)
1034 {
1035         struct pci_dev *pdev = vdev->pdev;
1036         int len, ret;
1037         u16 flags;
1038
1039         ret = pci_read_config_word(pdev, pos + PCI_MSI_FLAGS, &flags);
1040         if (ret)
1041                 return pcibios_err_to_errno(ret);
1042
1043         len = 10; /* Minimum size */
1044         if (flags & PCI_MSI_FLAGS_64BIT)
1045                 len += 4;
1046         if (flags & PCI_MSI_FLAGS_MASKBIT)
1047                 len += 10;
1048
1049         if (vdev->msi_perm)
1050                 return len;
1051
1052         vdev->msi_perm = kmalloc(sizeof(struct perm_bits), GFP_KERNEL);
1053         if (!vdev->msi_perm)
1054                 return -ENOMEM;
1055
1056         ret = init_pci_cap_msi_perm(vdev->msi_perm, len, flags);
1057         if (ret)
1058                 return ret;
1059
1060         return len;
1061 }
1062
1063 /* Determine extended capability length for VC (2 & 9) and MFVC */
1064 static int vfio_vc_cap_len(struct vfio_pci_device *vdev, u16 pos)
1065 {
1066         struct pci_dev *pdev = vdev->pdev;
1067         u32 tmp;
1068         int ret, evcc, phases, vc_arb;
1069         int len = PCI_CAP_VC_BASE_SIZEOF;
1070
1071         ret = pci_read_config_dword(pdev, pos + PCI_VC_PORT_CAP1, &tmp);
1072         if (ret)
1073                 return pcibios_err_to_errno(ret);
1074
1075         evcc = tmp & PCI_VC_CAP1_EVCC; /* extended vc count */
1076         ret = pci_read_config_dword(pdev, pos + PCI_VC_PORT_CAP2, &tmp);
1077         if (ret)
1078                 return pcibios_err_to_errno(ret);
1079
1080         if (tmp & PCI_VC_CAP2_128_PHASE)
1081                 phases = 128;
1082         else if (tmp & PCI_VC_CAP2_64_PHASE)
1083                 phases = 64;
1084         else if (tmp & PCI_VC_CAP2_32_PHASE)
1085                 phases = 32;
1086         else
1087                 phases = 0;
1088
1089         vc_arb = phases * 4;
1090
1091         /*
1092          * Port arbitration tables are root & switch only;
1093          * function arbitration tables are function 0 only.
1094          * In either case, we'll never let user write them so
1095          * we don't care how big they are
1096          */
1097         len += (1 + evcc) * PCI_CAP_VC_PER_VC_SIZEOF;
1098         if (vc_arb) {
1099                 len = round_up(len, 16);
1100                 len += vc_arb / 8;
1101         }
1102         return len;
1103 }
1104
1105 static int vfio_cap_len(struct vfio_pci_device *vdev, u8 cap, u8 pos)
1106 {
1107         struct pci_dev *pdev = vdev->pdev;
1108         u32 dword;
1109         u16 word;
1110         u8 byte;
1111         int ret;
1112
1113         switch (cap) {
1114         case PCI_CAP_ID_MSI:
1115                 return vfio_msi_cap_len(vdev, pos);
1116         case PCI_CAP_ID_PCIX:
1117                 ret = pci_read_config_word(pdev, pos + PCI_X_CMD, &word);
1118                 if (ret)
1119                         return pcibios_err_to_errno(ret);
1120
1121                 if (PCI_X_CMD_VERSION(word)) {
1122                         /* Test for extended capabilities */
1123                         pci_read_config_dword(pdev, PCI_CFG_SPACE_SIZE, &dword);
1124                         vdev->extended_caps = (dword != 0);
1125                         return PCI_CAP_PCIX_SIZEOF_V2;
1126                 } else
1127                         return PCI_CAP_PCIX_SIZEOF_V0;
1128         case PCI_CAP_ID_VNDR:
1129                 /* length follows next field */
1130                 ret = pci_read_config_byte(pdev, pos + PCI_CAP_FLAGS, &byte);
1131                 if (ret)
1132                         return pcibios_err_to_errno(ret);
1133
1134                 return byte;
1135         case PCI_CAP_ID_EXP:
1136                 /* Test for extended capabilities */
1137                 pci_read_config_dword(pdev, PCI_CFG_SPACE_SIZE, &dword);
1138                 vdev->extended_caps = (dword != 0);
1139
1140                 /* length based on version */
1141                 if ((pcie_caps_reg(pdev) & PCI_EXP_FLAGS_VERS) == 1)
1142                         return PCI_CAP_EXP_ENDPOINT_SIZEOF_V1;
1143                 else
1144                         return PCI_CAP_EXP_ENDPOINT_SIZEOF_V2;
1145         case PCI_CAP_ID_HT:
1146                 ret = pci_read_config_byte(pdev, pos + 3, &byte);
1147                 if (ret)
1148                         return pcibios_err_to_errno(ret);
1149
1150                 return (byte & HT_3BIT_CAP_MASK) ?
1151                         HT_CAP_SIZEOF_SHORT : HT_CAP_SIZEOF_LONG;
1152         case PCI_CAP_ID_SATA:
1153                 ret = pci_read_config_byte(pdev, pos + PCI_SATA_REGS, &byte);
1154                 if (ret)
1155                         return pcibios_err_to_errno(ret);
1156
1157                 byte &= PCI_SATA_REGS_MASK;
1158                 if (byte == PCI_SATA_REGS_INLINE)
1159                         return PCI_SATA_SIZEOF_LONG;
1160                 else
1161                         return PCI_SATA_SIZEOF_SHORT;
1162         default:
1163                 pr_warn("%s: %s unknown length for pci cap 0x%x@0x%x\n",
1164                         dev_name(&pdev->dev), __func__, cap, pos);
1165         }
1166
1167         return 0;
1168 }
1169
1170 static int vfio_ext_cap_len(struct vfio_pci_device *vdev, u16 ecap, u16 epos)
1171 {
1172         struct pci_dev *pdev = vdev->pdev;
1173         u8 byte;
1174         u32 dword;
1175         int ret;
1176
1177         switch (ecap) {
1178         case PCI_EXT_CAP_ID_VNDR:
1179                 ret = pci_read_config_dword(pdev, epos + PCI_VSEC_HDR, &dword);
1180                 if (ret)
1181                         return pcibios_err_to_errno(ret);
1182
1183                 return dword >> PCI_VSEC_HDR_LEN_SHIFT;
1184         case PCI_EXT_CAP_ID_VC:
1185         case PCI_EXT_CAP_ID_VC9:
1186         case PCI_EXT_CAP_ID_MFVC:
1187                 return vfio_vc_cap_len(vdev, epos);
1188         case PCI_EXT_CAP_ID_ACS:
1189                 ret = pci_read_config_byte(pdev, epos + PCI_ACS_CAP, &byte);
1190                 if (ret)
1191                         return pcibios_err_to_errno(ret);
1192
1193                 if (byte & PCI_ACS_EC) {
1194                         int bits;
1195
1196                         ret = pci_read_config_byte(pdev,
1197                                                    epos + PCI_ACS_EGRESS_BITS,
1198                                                    &byte);
1199                         if (ret)
1200                                 return pcibios_err_to_errno(ret);
1201
1202                         bits = byte ? round_up(byte, 32) : 256;
1203                         return 8 + (bits / 8);
1204                 }
1205                 return 8;
1206
1207         case PCI_EXT_CAP_ID_REBAR:
1208                 ret = pci_read_config_byte(pdev, epos + PCI_REBAR_CTRL, &byte);
1209                 if (ret)
1210                         return pcibios_err_to_errno(ret);
1211
1212                 byte &= PCI_REBAR_CTRL_NBAR_MASK;
1213                 byte >>= PCI_REBAR_CTRL_NBAR_SHIFT;
1214
1215                 return 4 + (byte * 8);
1216         case PCI_EXT_CAP_ID_DPA:
1217                 ret = pci_read_config_byte(pdev, epos + PCI_DPA_CAP, &byte);
1218                 if (ret)
1219                         return pcibios_err_to_errno(ret);
1220
1221                 byte &= PCI_DPA_CAP_SUBSTATE_MASK;
1222                 return PCI_DPA_BASE_SIZEOF + byte + 1;
1223         case PCI_EXT_CAP_ID_TPH:
1224                 ret = pci_read_config_dword(pdev, epos + PCI_TPH_CAP, &dword);
1225                 if (ret)
1226                         return pcibios_err_to_errno(ret);
1227
1228                 if ((dword & PCI_TPH_CAP_LOC_MASK) == PCI_TPH_LOC_CAP) {
1229                         int sts;
1230
1231                         sts = dword & PCI_TPH_CAP_ST_MASK;
1232                         sts >>= PCI_TPH_CAP_ST_SHIFT;
1233                         return PCI_TPH_BASE_SIZEOF + (sts * 2) + 2;
1234                 }
1235                 return PCI_TPH_BASE_SIZEOF;
1236         default:
1237                 pr_warn("%s: %s unknown length for pci ecap 0x%x@0x%x\n",
1238                         dev_name(&pdev->dev), __func__, ecap, epos);
1239         }
1240
1241         return 0;
1242 }
1243
1244 static int vfio_fill_vconfig_bytes(struct vfio_pci_device *vdev,
1245                                    int offset, int size)
1246 {
1247         struct pci_dev *pdev = vdev->pdev;
1248         int ret = 0;
1249
1250         /*
1251          * We try to read physical config space in the largest chunks
1252          * we can, assuming that all of the fields support dword access.
1253          * pci_save_state() makes this same assumption and seems to do ok.
1254          */
1255         while (size) {
1256                 int filled;
1257
1258                 if (size >= 4 && !(offset % 4)) {
1259                         __le32 *dwordp = (__le32 *)&vdev->vconfig[offset];
1260                         u32 dword;
1261
1262                         ret = pci_read_config_dword(pdev, offset, &dword);
1263                         if (ret)
1264                                 return ret;
1265                         *dwordp = cpu_to_le32(dword);
1266                         filled = 4;
1267                 } else if (size >= 2 && !(offset % 2)) {
1268                         __le16 *wordp = (__le16 *)&vdev->vconfig[offset];
1269                         u16 word;
1270
1271                         ret = pci_read_config_word(pdev, offset, &word);
1272                         if (ret)
1273                                 return ret;
1274                         *wordp = cpu_to_le16(word);
1275                         filled = 2;
1276                 } else {
1277                         u8 *byte = &vdev->vconfig[offset];
1278                         ret = pci_read_config_byte(pdev, offset, byte);
1279                         if (ret)
1280                                 return ret;
1281                         filled = 1;
1282                 }
1283
1284                 offset += filled;
1285                 size -= filled;
1286         }
1287
1288         return ret;
1289 }
1290
1291 static int vfio_cap_init(struct vfio_pci_device *vdev)
1292 {
1293         struct pci_dev *pdev = vdev->pdev;
1294         u8 *map = vdev->pci_config_map;
1295         u16 status;
1296         u8 pos, *prev, cap;
1297         int loops, ret, caps = 0;
1298
1299         /* Any capabilities? */
1300         ret = pci_read_config_word(pdev, PCI_STATUS, &status);
1301         if (ret)
1302                 return ret;
1303
1304         if (!(status & PCI_STATUS_CAP_LIST))
1305                 return 0; /* Done */
1306
1307         ret = pci_read_config_byte(pdev, PCI_CAPABILITY_LIST, &pos);
1308         if (ret)
1309                 return ret;
1310
1311         /* Mark the previous position in case we want to skip a capability */
1312         prev = &vdev->vconfig[PCI_CAPABILITY_LIST];
1313
1314         /* We can bound our loop, capabilities are dword aligned */
1315         loops = (PCI_CFG_SPACE_SIZE - PCI_STD_HEADER_SIZEOF) / PCI_CAP_SIZEOF;
1316         while (pos && loops--) {
1317                 u8 next;
1318                 int i, len = 0;
1319
1320                 ret = pci_read_config_byte(pdev, pos, &cap);
1321                 if (ret)
1322                         return ret;
1323
1324                 ret = pci_read_config_byte(pdev,
1325                                            pos + PCI_CAP_LIST_NEXT, &next);
1326                 if (ret)
1327                         return ret;
1328
1329                 if (cap <= PCI_CAP_ID_MAX) {
1330                         len = pci_cap_length[cap];
1331                         if (len == 0xFF) { /* Variable length */
1332                                 len = vfio_cap_len(vdev, cap, pos);
1333                                 if (len < 0)
1334                                         return len;
1335                         }
1336                 }
1337
1338                 if (!len) {
1339                         pr_info("%s: %s hiding cap 0x%x\n",
1340                                 __func__, dev_name(&pdev->dev), cap);
1341                         *prev = next;
1342                         pos = next;
1343                         continue;
1344                 }
1345
1346                 /* Sanity check, do we overlap other capabilities? */
1347                 for (i = 0; i < len; i++) {
1348                         if (likely(map[pos + i] == PCI_CAP_ID_INVALID))
1349                                 continue;
1350
1351                         pr_warn("%s: %s pci config conflict @0x%x, was cap 0x%x now cap 0x%x\n",
1352                                 __func__, dev_name(&pdev->dev),
1353                                 pos + i, map[pos + i], cap);
1354                 }
1355
1356                 BUILD_BUG_ON(PCI_CAP_ID_MAX >= PCI_CAP_ID_INVALID_VIRT);
1357
1358                 memset(map + pos, cap, len);
1359                 ret = vfio_fill_vconfig_bytes(vdev, pos, len);
1360                 if (ret)
1361                         return ret;
1362
1363                 prev = &vdev->vconfig[pos + PCI_CAP_LIST_NEXT];
1364                 pos = next;
1365                 caps++;
1366         }
1367
1368         /* If we didn't fill any capabilities, clear the status flag */
1369         if (!caps) {
1370                 __le16 *vstatus = (__le16 *)&vdev->vconfig[PCI_STATUS];
1371                 *vstatus &= ~cpu_to_le16(PCI_STATUS_CAP_LIST);
1372         }
1373
1374         return 0;
1375 }
1376
1377 static int vfio_ecap_init(struct vfio_pci_device *vdev)
1378 {
1379         struct pci_dev *pdev = vdev->pdev;
1380         u8 *map = vdev->pci_config_map;
1381         u16 epos;
1382         __le32 *prev = NULL;
1383         int loops, ret, ecaps = 0;
1384
1385         if (!vdev->extended_caps)
1386                 return 0;
1387
1388         epos = PCI_CFG_SPACE_SIZE;
1389
1390         loops = (pdev->cfg_size - PCI_CFG_SPACE_SIZE) / PCI_CAP_SIZEOF;
1391
1392         while (loops-- && epos >= PCI_CFG_SPACE_SIZE) {
1393                 u32 header;
1394                 u16 ecap;
1395                 int i, len = 0;
1396                 bool hidden = false;
1397
1398                 ret = pci_read_config_dword(pdev, epos, &header);
1399                 if (ret)
1400                         return ret;
1401
1402                 ecap = PCI_EXT_CAP_ID(header);
1403
1404                 if (ecap <= PCI_EXT_CAP_ID_MAX) {
1405                         len = pci_ext_cap_length[ecap];
1406                         if (len == 0xFF) {
1407                                 len = vfio_ext_cap_len(vdev, ecap, epos);
1408                                 if (len < 0)
1409                                         return ret;
1410                         }
1411                 }
1412
1413                 if (!len) {
1414                         pr_info("%s: %s hiding ecap 0x%x@0x%x\n",
1415                                 __func__, dev_name(&pdev->dev), ecap, epos);
1416
1417                         /* If not the first in the chain, we can skip over it */
1418                         if (prev) {
1419                                 u32 val = epos = PCI_EXT_CAP_NEXT(header);
1420                                 *prev &= cpu_to_le32(~(0xffcU << 20));
1421                                 *prev |= cpu_to_le32(val << 20);
1422                                 continue;
1423                         }
1424
1425                         /*
1426                          * Otherwise, fill in a placeholder, the direct
1427                          * readfn will virtualize this automatically
1428                          */
1429                         len = PCI_CAP_SIZEOF;
1430                         hidden = true;
1431                 }
1432
1433                 for (i = 0; i < len; i++) {
1434                         if (likely(map[epos + i] == PCI_CAP_ID_INVALID))
1435                                 continue;
1436
1437                         pr_warn("%s: %s pci config conflict @0x%x, was ecap 0x%x now ecap 0x%x\n",
1438                                 __func__, dev_name(&pdev->dev),
1439                                 epos + i, map[epos + i], ecap);
1440                 }
1441
1442                 /*
1443                  * Even though ecap is 2 bytes, we're currently a long way
1444                  * from exceeding 1 byte capabilities.  If we ever make it
1445                  * up to 0xFE we'll need to up this to a two-byte, byte map.
1446                  */
1447                 BUILD_BUG_ON(PCI_EXT_CAP_ID_MAX >= PCI_CAP_ID_INVALID_VIRT);
1448
1449                 memset(map + epos, ecap, len);
1450                 ret = vfio_fill_vconfig_bytes(vdev, epos, len);
1451                 if (ret)
1452                         return ret;
1453
1454                 /*
1455                  * If we're just using this capability to anchor the list,
1456                  * hide the real ID.  Only count real ecaps.  XXX PCI spec
1457                  * indicates to use cap id = 0, version = 0, next = 0 if
1458                  * ecaps are absent, hope users check all the way to next.
1459                  */
1460                 if (hidden)
1461                         *(__le32 *)&vdev->vconfig[epos] &=
1462                                 cpu_to_le32((0xffcU << 20));
1463                 else
1464                         ecaps++;
1465
1466                 prev = (__le32 *)&vdev->vconfig[epos];
1467                 epos = PCI_EXT_CAP_NEXT(header);
1468         }
1469
1470         if (!ecaps)
1471                 *(u32 *)&vdev->vconfig[PCI_CFG_SPACE_SIZE] = 0;
1472
1473         return 0;
1474 }
1475
1476 /*
1477  * For each device we allocate a pci_config_map that indicates the
1478  * capability occupying each dword and thus the struct perm_bits we
1479  * use for read and write.  We also allocate a virtualized config
1480  * space which tracks reads and writes to bits that we emulate for
1481  * the user.  Initial values filled from device.
1482  *
1483  * Using shared stuct perm_bits between all vfio-pci devices saves
1484  * us from allocating cfg_size buffers for virt and write for every
1485  * device.  We could remove vconfig and allocate individual buffers
1486  * for each area requring emulated bits, but the array of pointers
1487  * would be comparable in size (at least for standard config space).
1488  */
1489 int vfio_config_init(struct vfio_pci_device *vdev)
1490 {
1491         struct pci_dev *pdev = vdev->pdev;
1492         u8 *map, *vconfig;
1493         int ret;
1494
1495         /*
1496          * Config space, caps and ecaps are all dword aligned, so we could
1497          * use one byte per dword to record the type.  However, there are
1498          * no requiremenst on the length of a capability, so the gap between
1499          * capabilities needs byte granularity.
1500          */
1501         map = kmalloc(pdev->cfg_size, GFP_KERNEL);
1502         if (!map)
1503                 return -ENOMEM;
1504
1505         vconfig = kmalloc(pdev->cfg_size, GFP_KERNEL);
1506         if (!vconfig) {
1507                 kfree(map);
1508                 return -ENOMEM;
1509         }
1510
1511         vdev->pci_config_map = map;
1512         vdev->vconfig = vconfig;
1513
1514         memset(map, PCI_CAP_ID_BASIC, PCI_STD_HEADER_SIZEOF);
1515         memset(map + PCI_STD_HEADER_SIZEOF, PCI_CAP_ID_INVALID,
1516                pdev->cfg_size - PCI_STD_HEADER_SIZEOF);
1517
1518         ret = vfio_fill_vconfig_bytes(vdev, 0, PCI_STD_HEADER_SIZEOF);
1519         if (ret)
1520                 goto out;
1521
1522         vdev->bardirty = true;
1523
1524         /*
1525          * XXX can we just pci_load_saved_state/pci_restore_state?
1526          * may need to rebuild vconfig after that
1527          */
1528
1529         /* For restore after reset */
1530         vdev->rbar[0] = le32_to_cpu(*(__le32 *)&vconfig[PCI_BASE_ADDRESS_0]);
1531         vdev->rbar[1] = le32_to_cpu(*(__le32 *)&vconfig[PCI_BASE_ADDRESS_1]);
1532         vdev->rbar[2] = le32_to_cpu(*(__le32 *)&vconfig[PCI_BASE_ADDRESS_2]);
1533         vdev->rbar[3] = le32_to_cpu(*(__le32 *)&vconfig[PCI_BASE_ADDRESS_3]);
1534         vdev->rbar[4] = le32_to_cpu(*(__le32 *)&vconfig[PCI_BASE_ADDRESS_4]);
1535         vdev->rbar[5] = le32_to_cpu(*(__le32 *)&vconfig[PCI_BASE_ADDRESS_5]);
1536         vdev->rbar[6] = le32_to_cpu(*(__le32 *)&vconfig[PCI_ROM_ADDRESS]);
1537
1538         if (pdev->is_virtfn) {
1539                 *(__le16 *)&vconfig[PCI_VENDOR_ID] = cpu_to_le16(pdev->vendor);
1540                 *(__le16 *)&vconfig[PCI_DEVICE_ID] = cpu_to_le16(pdev->device);
1541         }
1542
1543         if (!IS_ENABLED(CONFIG_VFIO_PCI_INTX))
1544                 vconfig[PCI_INTERRUPT_PIN] = 0;
1545
1546         ret = vfio_cap_init(vdev);
1547         if (ret)
1548                 goto out;
1549
1550         ret = vfio_ecap_init(vdev);
1551         if (ret)
1552                 goto out;
1553
1554         return 0;
1555
1556 out:
1557         kfree(map);
1558         vdev->pci_config_map = NULL;
1559         kfree(vconfig);
1560         vdev->vconfig = NULL;
1561         return pcibios_err_to_errno(ret);
1562 }
1563
1564 void vfio_config_free(struct vfio_pci_device *vdev)
1565 {
1566         kfree(vdev->vconfig);
1567         vdev->vconfig = NULL;
1568         kfree(vdev->pci_config_map);
1569         vdev->pci_config_map = NULL;
1570         kfree(vdev->msi_perm);
1571         vdev->msi_perm = NULL;
1572 }
1573
1574 /*
1575  * Find the remaining number of bytes in a dword that match the given
1576  * position.  Stop at either the end of the capability or the dword boundary.
1577  */
1578 static size_t vfio_pci_cap_remaining_dword(struct vfio_pci_device *vdev,
1579                                            loff_t pos)
1580 {
1581         u8 cap = vdev->pci_config_map[pos];
1582         size_t i;
1583
1584         for (i = 1; (pos + i) % 4 && vdev->pci_config_map[pos + i] == cap; i++)
1585                 /* nop */;
1586
1587         return i;
1588 }
1589
1590 static ssize_t vfio_config_do_rw(struct vfio_pci_device *vdev, char __user *buf,
1591                                  size_t count, loff_t *ppos, bool iswrite)
1592 {
1593         struct pci_dev *pdev = vdev->pdev;
1594         struct perm_bits *perm;
1595         __le32 val = 0;
1596         int cap_start = 0, offset;
1597         u8 cap_id;
1598         ssize_t ret;
1599
1600         if (*ppos < 0 || *ppos >= pdev->cfg_size ||
1601             *ppos + count > pdev->cfg_size)
1602                 return -EFAULT;
1603
1604         /*
1605          * Chop accesses into aligned chunks containing no more than a
1606          * single capability.  Caller increments to the next chunk.
1607          */
1608         count = min(count, vfio_pci_cap_remaining_dword(vdev, *ppos));
1609         if (count >= 4 && !(*ppos % 4))
1610                 count = 4;
1611         else if (count >= 2 && !(*ppos % 2))
1612                 count = 2;
1613         else
1614                 count = 1;
1615
1616         ret = count;
1617
1618         cap_id = vdev->pci_config_map[*ppos];
1619
1620         if (cap_id == PCI_CAP_ID_INVALID) {
1621                 perm = &unassigned_perms;
1622                 cap_start = *ppos;
1623         } else if (cap_id == PCI_CAP_ID_INVALID_VIRT) {
1624                 perm = &virt_perms;
1625                 cap_start = *ppos;
1626         } else {
1627                 if (*ppos >= PCI_CFG_SPACE_SIZE) {
1628                         WARN_ON(cap_id > PCI_EXT_CAP_ID_MAX);
1629
1630                         perm = &ecap_perms[cap_id];
1631                         cap_start = vfio_find_cap_start(vdev, *ppos);
1632                 } else {
1633                         WARN_ON(cap_id > PCI_CAP_ID_MAX);
1634
1635                         perm = &cap_perms[cap_id];
1636
1637                         if (cap_id == PCI_CAP_ID_MSI)
1638                                 perm = vdev->msi_perm;
1639
1640                         if (cap_id > PCI_CAP_ID_BASIC)
1641                                 cap_start = vfio_find_cap_start(vdev, *ppos);
1642                 }
1643         }
1644
1645         WARN_ON(!cap_start && cap_id != PCI_CAP_ID_BASIC);
1646         WARN_ON(cap_start > *ppos);
1647
1648         offset = *ppos - cap_start;
1649
1650         if (iswrite) {
1651                 if (!perm->writefn)
1652                         return ret;
1653
1654                 if (copy_from_user(&val, buf, count))
1655                         return -EFAULT;
1656
1657                 ret = perm->writefn(vdev, *ppos, count, perm, offset, val);
1658         } else {
1659                 if (perm->readfn) {
1660                         ret = perm->readfn(vdev, *ppos, count,
1661                                            perm, offset, &val);
1662                         if (ret < 0)
1663                                 return ret;
1664                 }
1665
1666                 if (copy_to_user(buf, &val, count))
1667                         return -EFAULT;
1668         }
1669
1670         return ret;
1671 }
1672
1673 ssize_t vfio_pci_config_rw(struct vfio_pci_device *vdev, char __user *buf,
1674                            size_t count, loff_t *ppos, bool iswrite)
1675 {
1676         size_t done = 0;
1677         int ret = 0;
1678         loff_t pos = *ppos;
1679
1680         pos &= VFIO_PCI_OFFSET_MASK;
1681
1682         while (count) {
1683                 ret = vfio_config_do_rw(vdev, buf, count, &pos, iswrite);
1684                 if (ret < 0)
1685                         return ret;
1686
1687                 count -= ret;
1688                 done += ret;
1689                 buf += ret;
1690                 pos += ret;
1691         }
1692
1693         *ppos += done;
1694
1695         return done;
1696 }