include/linux/mlx4/device.h

   1 /*
   2  * Copyright (c) 2006, 2007 Cisco Systems, Inc.  All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32
  33 #ifndef MLX4_DEVICE_H
  34 #define MLX4_DEVICE_H
  35
  36 #include <linux/if_ether.h>
  37 #include <linux/pci.h>
  38 #include <linux/completion.h>
  39 #include <linux/radix-tree.h>
  40 #include <linux/cpu_rmap.h>
  41 #include <linux/crash_dump.h>
  42
  43 #include <linux/atomic.h>
  44
  45 #include <linux/clocksource.h>
  46
  47 #define MAX_MSIX_P_PORT         17
  48 #define MAX_MSIX                64
  49 #define MSIX_LEGACY_SZ          4
  50 #define MIN_MSIX_P_PORT         5
  51
  52 #define MLX4_NUM_UP                     8
  53 #define MLX4_NUM_TC                     8
  54 #define MLX4_MAX_100M_UNITS_VAL         255     /*
  55                                                  * work around: can't set values
  56                                                  * greater then this value when
  57                                                  * using 100 Mbps units.
  58                                                  */
  59 #define MLX4_RATELIMIT_100M_UNITS       3       /* 100 Mbps */
  60 #define MLX4_RATELIMIT_1G_UNITS         4       /* 1 Gbps */
  61 #define MLX4_RATELIMIT_DEFAULT          0x00ff
  62
  63 #define MLX4_ROCE_MAX_GIDS      128
  64 #define MLX4_ROCE_PF_GIDS       16
  65
  66 enum {
  67         MLX4_FLAG_MSI_X         = 1 << 0,
  68         MLX4_FLAG_OLD_PORT_CMDS = 1 << 1,
  69         MLX4_FLAG_MASTER        = 1 << 2,
  70         MLX4_FLAG_SLAVE         = 1 << 3,
  71         MLX4_FLAG_SRIOV         = 1 << 4,
  72         MLX4_FLAG_OLD_REG_MAC   = 1 << 6,
  73 };
  74
  75 enum {
  76         MLX4_PORT_CAP_IS_SM     = 1 << 1,
  77         MLX4_PORT_CAP_DEV_MGMT_SUP = 1 << 19,
  78 };
  79
  80 enum {
  81         MLX4_MAX_PORTS          = 2,
  82         MLX4_MAX_PORT_PKEYS     = 128
  83 };
  84
  85 /* base qkey for use in sriov tunnel-qp/proxy-qp communication.
  86  * These qkeys must not be allowed for general use. This is a 64k range,
  87  * and to test for violation, we use the mask (protect against future chg).
  88  */
  89 #define MLX4_RESERVED_QKEY_BASE  (0xFFFF0000)
  90 #define MLX4_RESERVED_QKEY_MASK  (0xFFFF0000)
  91
  92 enum {
  93         MLX4_BOARD_ID_LEN = 64
  94 };
  95
  96 enum {
  97         MLX4_MAX_NUM_PF         = 16,
  98         MLX4_MAX_NUM_VF         = 64,
  99         MLX4_MAX_NUM_VF_P_PORT  = 64,
 100         MLX4_MFUNC_MAX          = 80,
 101         MLX4_MAX_EQ_NUM         = 1024,
 102         MLX4_MFUNC_EQ_NUM       = 4,
 103         MLX4_MFUNC_MAX_EQES     = 8,
 104         MLX4_MFUNC_EQE_MASK     = (MLX4_MFUNC_MAX_EQES - 1)
 105 };
 106
 107 /* Driver supports 3 diffrent device methods to manage traffic steering:
 108  *      -device managed - High level API for ib and eth flow steering. FW is
 109  *                        managing flow steering tables.
 110  *      - B0 steering mode - Common low level API for ib and (if supported) eth.
 111  *      - A0 steering mode - Limited low level API for eth. In case of IB,
 112  *                           B0 mode is in use.
 113  */
 114 enum {
 115         MLX4_STEERING_MODE_A0,
 116         MLX4_STEERING_MODE_B0,
 117         MLX4_STEERING_MODE_DEVICE_MANAGED
 118 };
 119
 120 static inline const char *mlx4_steering_mode_str(int steering_mode)
 121 {
 122         switch (steering_mode) {
 123         case MLX4_STEERING_MODE_A0:
 124                 return "A0 steering";
 125
 126         case MLX4_STEERING_MODE_B0:
 127                 return "B0 steering";
 128
 129         case MLX4_STEERING_MODE_DEVICE_MANAGED:
 130                 return "Device managed flow steering";
 131
 132         default:
 133                 return "Unrecognize steering mode";
 134         }
 135 }
 136
 137 enum {
 138         MLX4_TUNNEL_OFFLOAD_MODE_NONE,
 139         MLX4_TUNNEL_OFFLOAD_MODE_VXLAN
 140 };
 141
 142 enum {
 143         MLX4_DEV_CAP_FLAG_RC            = 1LL <<  0,
 144         MLX4_DEV_CAP_FLAG_UC            = 1LL <<  1,
 145         MLX4_DEV_CAP_FLAG_UD            = 1LL <<  2,
 146         MLX4_DEV_CAP_FLAG_XRC           = 1LL <<  3,
 147         MLX4_DEV_CAP_FLAG_SRQ           = 1LL <<  6,
 148         MLX4_DEV_CAP_FLAG_IPOIB_CSUM    = 1LL <<  7,
 149         MLX4_DEV_CAP_FLAG_BAD_PKEY_CNTR = 1LL <<  8,
 150         MLX4_DEV_CAP_FLAG_BAD_QKEY_CNTR = 1LL <<  9,
 151         MLX4_DEV_CAP_FLAG_DPDP          = 1LL << 12,
 152         MLX4_DEV_CAP_FLAG_BLH           = 1LL << 15,
 153         MLX4_DEV_CAP_FLAG_MEM_WINDOW    = 1LL << 16,
 154         MLX4_DEV_CAP_FLAG_APM           = 1LL << 17,
 155         MLX4_DEV_CAP_FLAG_ATOMIC        = 1LL << 18,
 156         MLX4_DEV_CAP_FLAG_RAW_MCAST     = 1LL << 19,
 157         MLX4_DEV_CAP_FLAG_UD_AV_PORT    = 1LL << 20,
 158         MLX4_DEV_CAP_FLAG_UD_MCAST      = 1LL << 21,
 159         MLX4_DEV_CAP_FLAG_IBOE          = 1LL << 30,
 160         MLX4_DEV_CAP_FLAG_UC_LOOPBACK   = 1LL << 32,
 161         MLX4_DEV_CAP_FLAG_FCS_KEEP      = 1LL << 34,
 162         MLX4_DEV_CAP_FLAG_WOL_PORT1     = 1LL << 37,
 163         MLX4_DEV_CAP_FLAG_WOL_PORT2     = 1LL << 38,
 164         MLX4_DEV_CAP_FLAG_UDP_RSS       = 1LL << 40,
 165         MLX4_DEV_CAP_FLAG_VEP_UC_STEER  = 1LL << 41,
 166         MLX4_DEV_CAP_FLAG_VEP_MC_STEER  = 1LL << 42,
 167         MLX4_DEV_CAP_FLAG_COUNTERS      = 1LL << 48,
 168         MLX4_DEV_CAP_FLAG_SET_ETH_SCHED = 1LL << 53,
 169         MLX4_DEV_CAP_FLAG_SENSE_SUPPORT = 1LL << 55,
 170         MLX4_DEV_CAP_FLAG_PORT_MNG_CHG_EV = 1LL << 59,
 171         MLX4_DEV_CAP_FLAG_64B_EQE       = 1LL << 61,
 172         MLX4_DEV_CAP_FLAG_64B_CQE       = 1LL << 62
 173 };
 174
 175 enum {
 176         MLX4_DEV_CAP_FLAG2_RSS                  = 1LL <<  0,
 177         MLX4_DEV_CAP_FLAG2_RSS_TOP              = 1LL <<  1,
 178         MLX4_DEV_CAP_FLAG2_RSS_XOR              = 1LL <<  2,
 179         MLX4_DEV_CAP_FLAG2_FS_EN                = 1LL <<  3,
 180         MLX4_DEV_CAP_FLAG2_REASSIGN_MAC_EN      = 1LL <<  4,
 181         MLX4_DEV_CAP_FLAG2_TS                   = 1LL <<  5,
 182         MLX4_DEV_CAP_FLAG2_VLAN_CONTROL         = 1LL <<  6,
 183         MLX4_DEV_CAP_FLAG2_FSM                  = 1LL <<  7,
 184         MLX4_DEV_CAP_FLAG2_UPDATE_QP            = 1LL <<  8,
 185         MLX4_DEV_CAP_FLAG2_DMFS_IPOIB           = 1LL <<  9,
 186         MLX4_DEV_CAP_FLAG2_VXLAN_OFFLOADS       = 1LL <<  10,
 187         MLX4_DEV_CAP_FLAG2_MAD_DEMUX            = 1LL <<  11,
 188         MLX4_DEV_CAP_FLAG2_CQE_STRIDE           = 1LL <<  12,
 189         MLX4_DEV_CAP_FLAG2_EQE_STRIDE           = 1LL <<  13
 190 };
 191
 192 enum {
 193         MLX4_DEV_CAP_64B_EQE_ENABLED    = 1LL << 0,
 194         MLX4_DEV_CAP_64B_CQE_ENABLED    = 1LL << 1,
 195         MLX4_DEV_CAP_CQE_STRIDE_ENABLED = 1LL << 2,
 196         MLX4_DEV_CAP_EQE_STRIDE_ENABLED = 1LL << 3
 197 };
 198
 199 enum {
 200         MLX4_USER_DEV_CAP_LARGE_CQE     = 1L << 0
 201 };
 202
 203 enum {
 204         MLX4_FUNC_CAP_64B_EQE_CQE       = 1L << 0,
 205         MLX4_FUNC_CAP_EQE_CQE_STRIDE    = 1L << 1
 206 };
 207
 208
 209 #define MLX4_ATTR_EXTENDED_PORT_INFO    cpu_to_be16(0xff90)
 210
 211 enum {
 212         MLX4_BMME_FLAG_WIN_TYPE_2B      = 1 <<  1,
 213         MLX4_BMME_FLAG_LOCAL_INV        = 1 <<  6,
 214         MLX4_BMME_FLAG_REMOTE_INV       = 1 <<  7,
 215         MLX4_BMME_FLAG_TYPE_2_WIN       = 1 <<  9,
 216         MLX4_BMME_FLAG_RESERVED_LKEY    = 1 << 10,
 217         MLX4_BMME_FLAG_FAST_REG_WR      = 1 << 11,
 218         MLX4_BMME_FLAG_VSD_INIT2RTR     = 1 << 28,
 219 };
 220
 221 enum mlx4_event {
 222         MLX4_EVENT_TYPE_COMP               = 0x00,
 223         MLX4_EVENT_TYPE_PATH_MIG           = 0x01,
 224         MLX4_EVENT_TYPE_COMM_EST           = 0x02,
 225         MLX4_EVENT_TYPE_SQ_DRAINED         = 0x03,
 226         MLX4_EVENT_TYPE_SRQ_QP_LAST_WQE    = 0x13,
 227         MLX4_EVENT_TYPE_SRQ_LIMIT          = 0x14,
 228         MLX4_EVENT_TYPE_CQ_ERROR           = 0x04,
 229         MLX4_EVENT_TYPE_WQ_CATAS_ERROR     = 0x05,
 230         MLX4_EVENT_TYPE_EEC_CATAS_ERROR    = 0x06,
 231         MLX4_EVENT_TYPE_PATH_MIG_FAILED    = 0x07,
 232         MLX4_EVENT_TYPE_WQ_INVAL_REQ_ERROR = 0x10,
 233         MLX4_EVENT_TYPE_WQ_ACCESS_ERROR    = 0x11,
 234         MLX4_EVENT_TYPE_SRQ_CATAS_ERROR    = 0x12,
 235         MLX4_EVENT_TYPE_LOCAL_CATAS_ERROR  = 0x08,
 236         MLX4_EVENT_TYPE_PORT_CHANGE        = 0x09,
 237         MLX4_EVENT_TYPE_EQ_OVERFLOW        = 0x0f,
 238         MLX4_EVENT_TYPE_ECC_DETECT         = 0x0e,
 239         MLX4_EVENT_TYPE_CMD                = 0x0a,
 240         MLX4_EVENT_TYPE_VEP_UPDATE         = 0x19,
 241         MLX4_EVENT_TYPE_COMM_CHANNEL       = 0x18,
 242         MLX4_EVENT_TYPE_OP_REQUIRED        = 0x1a,
 243         MLX4_EVENT_TYPE_FATAL_WARNING      = 0x1b,
 244         MLX4_EVENT_TYPE_FLR_EVENT          = 0x1c,
 245         MLX4_EVENT_TYPE_PORT_MNG_CHG_EVENT = 0x1d,
 246         MLX4_EVENT_TYPE_NONE               = 0xff,
 247 };
 248
 249 enum {
 250         MLX4_PORT_CHANGE_SUBTYPE_DOWN   = 1,
 251         MLX4_PORT_CHANGE_SUBTYPE_ACTIVE = 4
 252 };
 253
 254 enum {
 255         MLX4_FATAL_WARNING_SUBTYPE_WARMING = 0,
 256 };
 257
 258 enum slave_port_state {
 259         SLAVE_PORT_DOWN = 0,
 260         SLAVE_PENDING_UP,
 261         SLAVE_PORT_UP,
 262 };
 263
 264 enum slave_port_gen_event {
 265         SLAVE_PORT_GEN_EVENT_DOWN = 0,
 266         SLAVE_PORT_GEN_EVENT_UP,
 267         SLAVE_PORT_GEN_EVENT_NONE,
 268 };
 269
 270 enum slave_port_state_event {
 271         MLX4_PORT_STATE_DEV_EVENT_PORT_DOWN,
 272         MLX4_PORT_STATE_DEV_EVENT_PORT_UP,
 273         MLX4_PORT_STATE_IB_PORT_STATE_EVENT_GID_VALID,
 274         MLX4_PORT_STATE_IB_EVENT_GID_INVALID,
 275 };
 276
 277 enum {
 278         MLX4_PERM_LOCAL_READ    = 1 << 10,
 279         MLX4_PERM_LOCAL_WRITE   = 1 << 11,
 280         MLX4_PERM_REMOTE_READ   = 1 << 12,
 281         MLX4_PERM_REMOTE_WRITE  = 1 << 13,
 282         MLX4_PERM_ATOMIC        = 1 << 14,
 283         MLX4_PERM_BIND_MW       = 1 << 15,
 284         MLX4_PERM_MASK          = 0xFC00
 285 };
 286
 287 enum {
 288         MLX4_OPCODE_NOP                 = 0x00,
 289         MLX4_OPCODE_SEND_INVAL          = 0x01,
 290         MLX4_OPCODE_RDMA_WRITE          = 0x08,
 291         MLX4_OPCODE_RDMA_WRITE_IMM      = 0x09,
 292         MLX4_OPCODE_SEND                = 0x0a,
 293         MLX4_OPCODE_SEND_IMM            = 0x0b,
 294         MLX4_OPCODE_LSO                 = 0x0e,
 295         MLX4_OPCODE_RDMA_READ           = 0x10,
 296         MLX4_OPCODE_ATOMIC_CS           = 0x11,
 297         MLX4_OPCODE_ATOMIC_FA           = 0x12,
 298         MLX4_OPCODE_MASKED_ATOMIC_CS    = 0x14,
 299         MLX4_OPCODE_MASKED_ATOMIC_FA    = 0x15,
 300         MLX4_OPCODE_BIND_MW             = 0x18,
 301         MLX4_OPCODE_FMR                 = 0x19,
 302         MLX4_OPCODE_LOCAL_INVAL         = 0x1b,
 303         MLX4_OPCODE_CONFIG_CMD          = 0x1f,
 304
 305         MLX4_RECV_OPCODE_RDMA_WRITE_IMM = 0x00,
 306         MLX4_RECV_OPCODE_SEND           = 0x01,
 307         MLX4_RECV_OPCODE_SEND_IMM       = 0x02,
 308         MLX4_RECV_OPCODE_SEND_INVAL     = 0x03,
 309
 310         MLX4_CQE_OPCODE_ERROR           = 0x1e,
 311         MLX4_CQE_OPCODE_RESIZE          = 0x16,
 312 };
 313
 314 enum {
 315         MLX4_STAT_RATE_OFFSET   = 5
 316 };
 317
 318 enum mlx4_protocol {
 319         MLX4_PROT_IB_IPV6 = 0,
 320         MLX4_PROT_ETH,
 321         MLX4_PROT_IB_IPV4,
 322         MLX4_PROT_FCOE
 323 };
 324
 325 enum {
 326         MLX4_MTT_FLAG_PRESENT           = 1
 327 };
 328
 329 enum mlx4_qp_region {
 330         MLX4_QP_REGION_FW = 0,
 331         MLX4_QP_REGION_ETH_ADDR,
 332         MLX4_QP_REGION_FC_ADDR,
 333         MLX4_QP_REGION_FC_EXCH,
 334         MLX4_NUM_QP_REGION
 335 };
 336
 337 enum mlx4_port_type {
 338         MLX4_PORT_TYPE_NONE     = 0,
 339         MLX4_PORT_TYPE_IB       = 1,
 340         MLX4_PORT_TYPE_ETH      = 2,
 341         MLX4_PORT_TYPE_AUTO     = 3
 342 };
 343
 344 enum mlx4_special_vlan_idx {
 345         MLX4_NO_VLAN_IDX        = 0,
 346         MLX4_VLAN_MISS_IDX,
 347         MLX4_VLAN_REGULAR
 348 };
 349
 350 enum mlx4_steer_type {
 351         MLX4_MC_STEER = 0,
 352         MLX4_UC_STEER,
 353         MLX4_NUM_STEERS
 354 };
 355
 356 enum {
 357         MLX4_NUM_FEXCH          = 64 * 1024,
 358 };
 359
 360 enum {
 361         MLX4_MAX_FAST_REG_PAGES = 511,
 362 };
 363
 364 enum {
 365         MLX4_DEV_PMC_SUBTYPE_GUID_INFO   = 0x14,
 366         MLX4_DEV_PMC_SUBTYPE_PORT_INFO   = 0x15,
 367         MLX4_DEV_PMC_SUBTYPE_PKEY_TABLE  = 0x16,
 368 };
 369
 370 /* Port mgmt change event handling */
 371 enum {
 372         MLX4_EQ_PORT_INFO_MSTR_SM_LID_CHANGE_MASK       = 1 << 0,
 373         MLX4_EQ_PORT_INFO_GID_PFX_CHANGE_MASK           = 1 << 1,
 374         MLX4_EQ_PORT_INFO_LID_CHANGE_MASK               = 1 << 2,
 375         MLX4_EQ_PORT_INFO_CLIENT_REREG_MASK             = 1 << 3,
 376         MLX4_EQ_PORT_INFO_MSTR_SM_SL_CHANGE_MASK        = 1 << 4,
 377 };
 378
 379 #define MSTR_SM_CHANGE_MASK (MLX4_EQ_PORT_INFO_MSTR_SM_SL_CHANGE_MASK | \
 380                              MLX4_EQ_PORT_INFO_MSTR_SM_LID_CHANGE_MASK)
 381
 382 enum mlx4_module_id {
 383         MLX4_MODULE_ID_SFP              = 0x3,
 384         MLX4_MODULE_ID_QSFP             = 0xC,
 385         MLX4_MODULE_ID_QSFP_PLUS        = 0xD,
 386         MLX4_MODULE_ID_QSFP28           = 0x11,
 387 };
 388
 389 static inline u64 mlx4_fw_ver(u64 major, u64 minor, u64 subminor)
 390 {
 391         return (major << 32) | (minor << 16) | subminor;
 392 }
 393
 394 struct mlx4_phys_caps {
 395         u32                     gid_phys_table_len[MLX4_MAX_PORTS + 1];
 396         u32                     pkey_phys_table_len[MLX4_MAX_PORTS + 1];
 397         u32                     num_phys_eqs;
 398         u32                     base_sqpn;
 399         u32                     base_proxy_sqpn;
 400         u32                     base_tunnel_sqpn;
 401 };
 402
 403 struct mlx4_caps {
 404         u64                     fw_ver;
 405         u32                     function;
 406         int                     num_ports;
 407         int                     vl_cap[MLX4_MAX_PORTS + 1];
 408         int                     ib_mtu_cap[MLX4_MAX_PORTS + 1];
 409         __be32                  ib_port_def_cap[MLX4_MAX_PORTS + 1];
 410         u64                     def_mac[MLX4_MAX_PORTS + 1];
 411         int                     eth_mtu_cap[MLX4_MAX_PORTS + 1];
 412         int                     gid_table_len[MLX4_MAX_PORTS + 1];
 413         int                     pkey_table_len[MLX4_MAX_PORTS + 1];
 414         int                     trans_type[MLX4_MAX_PORTS + 1];
 415         int                     vendor_oui[MLX4_MAX_PORTS + 1];
 416         int                     wavelength[MLX4_MAX_PORTS + 1];
 417         u64                     trans_code[MLX4_MAX_PORTS + 1];
 418         int                     local_ca_ack_delay;
 419         int                     num_uars;
 420         u32                     uar_page_size;
 421         int                     bf_reg_size;
 422         int                     bf_regs_per_page;
 423         int                     max_sq_sg;
 424         int                     max_rq_sg;
 425         int                     num_qps;
 426         int                     max_wqes;
 427         int                     max_sq_desc_sz;
 428         int                     max_rq_desc_sz;
 429         int                     max_qp_init_rdma;
 430         int                     max_qp_dest_rdma;
 431         u32                     *qp0_qkey;
 432         u32                     *qp0_proxy;
 433         u32                     *qp1_proxy;
 434         u32                     *qp0_tunnel;
 435         u32                     *qp1_tunnel;
 436         int                     num_srqs;
 437         int                     max_srq_wqes;
 438         int                     max_srq_sge;
 439         int                     reserved_srqs;
 440         int                     num_cqs;
 441         int                     max_cqes;
 442         int                     reserved_cqs;
 443         int                     num_eqs;
 444         int                     reserved_eqs;
 445         int                     num_comp_vectors;
 446         int                     comp_pool;
 447         int                     num_mpts;
 448         int                     max_fmr_maps;
 449         int                     num_mtts;
 450         int                     fmr_reserved_mtts;
 451         int                     reserved_mtts;
 452         int                     reserved_mrws;
 453         int                     reserved_uars;
 454         int                     num_mgms;
 455         int                     num_amgms;
 456         int                     reserved_mcgs;
 457         int                     num_qp_per_mgm;
 458         int                     steering_mode;
 459         int                     fs_log_max_ucast_qp_range_size;
 460         int                     num_pds;
 461         int                     reserved_pds;
 462         int                     max_xrcds;
 463         int                     reserved_xrcds;
 464         int                     mtt_entry_sz;
 465         u32                     max_msg_sz;
 466         u32                     page_size_cap;
 467         u64                     flags;
 468         u64                     flags2;
 469         u32                     bmme_flags;
 470         u32                     reserved_lkey;
 471         u16                     stat_rate_support;
 472         u8                      port_width_cap[MLX4_MAX_PORTS + 1];
 473         int                     max_gso_sz;
 474         int                     max_rss_tbl_sz;
 475         int                     reserved_qps_cnt[MLX4_NUM_QP_REGION];
 476         int                     reserved_qps;
 477         int                     reserved_qps_base[MLX4_NUM_QP_REGION];
 478         int                     log_num_macs;
 479         int                     log_num_vlans;
 480         enum mlx4_port_type     port_type[MLX4_MAX_PORTS + 1];
 481         u8                      supported_type[MLX4_MAX_PORTS + 1];
 482         u8                      suggested_type[MLX4_MAX_PORTS + 1];
 483         u8                      default_sense[MLX4_MAX_PORTS + 1];
 484         u32                     port_mask[MLX4_MAX_PORTS + 1];
 485         enum mlx4_port_type     possible_type[MLX4_MAX_PORTS + 1];
 486         u32                     max_counters;
 487         u8                      port_ib_mtu[MLX4_MAX_PORTS + 1];
 488         u16                     sqp_demux;
 489         u32                     eqe_size;
 490         u32                     cqe_size;
 491         u8                      eqe_factor;
 492         u32                     userspace_caps; /* userspace must be aware of these */
 493         u32                     function_caps;  /* VFs must be aware of these */
 494         u16                     hca_core_clock;
 495         u64                     phys_port_id[MLX4_MAX_PORTS + 1];
 496         int                     tunnel_offload_mode;
 497 };
 498
 499 struct mlx4_buf_list {
 500         void                   *buf;
 501         dma_addr_t              map;
 502 };
 503
 504 struct mlx4_buf {
 505         struct mlx4_buf_list    direct;
 506         struct mlx4_buf_list   *page_list;
 507         int                     nbufs;
 508         int                     npages;
 509         int                     page_shift;
 510 };
 511
 512 struct mlx4_mtt {
 513         u32                     offset;
 514         int                     order;
 515         int                     page_shift;
 516 };
 517
 518 enum {
 519         MLX4_DB_PER_PAGE = PAGE_SIZE / 4
 520 };
 521
 522 struct mlx4_db_pgdir {
 523         struct list_head        list;
 524         DECLARE_BITMAP(order0, MLX4_DB_PER_PAGE);
 525         DECLARE_BITMAP(order1, MLX4_DB_PER_PAGE / 2);
 526         unsigned long          *bits[2];
 527         __be32                 *db_page;
 528         dma_addr_t              db_dma;
 529 };
 530
 531 struct mlx4_ib_user_db_page;
 532
 533 struct mlx4_db {
 534         __be32                  *db;
 535         union {
 536                 struct mlx4_db_pgdir            *pgdir;
 537                 struct mlx4_ib_user_db_page     *user_page;
 538         }                       u;
 539         dma_addr_t              dma;
 540         int                     index;
 541         int                     order;
 542 };
 543
 544 struct mlx4_hwq_resources {
 545         struct mlx4_db          db;
 546         struct mlx4_mtt         mtt;
 547         struct mlx4_buf         buf;
 548 };
 549
 550 struct mlx4_mr {
 551         struct mlx4_mtt         mtt;
 552         u64                     iova;
 553         u64                     size;
 554         u32                     key;
 555         u32                     pd;
 556         u32                     access;
 557         int                     enabled;
 558 };
 559
 560 enum mlx4_mw_type {
 561         MLX4_MW_TYPE_1 = 1,
 562         MLX4_MW_TYPE_2 = 2,
 563 };
 564
 565 struct mlx4_mw {
 566         u32                     key;
 567         u32                     pd;
 568         enum mlx4_mw_type       type;
 569         int                     enabled;
 570 };
 571
 572 struct mlx4_fmr {
 573         struct mlx4_mr          mr;
 574         struct mlx4_mpt_entry  *mpt;
 575         __be64                 *mtts;
 576         dma_addr_t              dma_handle;
 577         int                     max_pages;
 578         int                     max_maps;
 579         int                     maps;
 580         u8                      page_shift;
 581 };
 582
 583 struct mlx4_uar {
 584         unsigned long           pfn;
 585         int                     index;
 586         struct list_head        bf_list;
 587         unsigned                free_bf_bmap;
 588         void __iomem           *map;
 589         void __iomem           *bf_map;
 590 };
 591
 592 struct mlx4_bf {
 593         unsigned int            offset;
 594         int                     buf_size;
 595         struct mlx4_uar        *uar;
 596         void __iomem           *reg;
 597 };
 598
 599 struct mlx4_cq {
 600         void (*comp)            (struct mlx4_cq *);
 601         void (*event)           (struct mlx4_cq *, enum mlx4_event);
 602
 603         struct mlx4_uar        *uar;
 604
 605         u32                     cons_index;
 606
 607         u16                     irq;
 608         __be32                 *set_ci_db;
 609         __be32                 *arm_db;
 610         int                     arm_sn;
 611
 612         int                     cqn;
 613         unsigned                vector;
 614
 615         atomic_t                refcount;
 616         struct completion       free;
 617 };
 618
 619 struct mlx4_qp {
 620         void (*event)           (struct mlx4_qp *, enum mlx4_event);
 621
 622         int                     qpn;
 623
 624         atomic_t                refcount;
 625         struct completion       free;
 626 };
 627
 628 struct mlx4_srq {
 629         void (*event)           (struct mlx4_srq *, enum mlx4_event);
 630
 631         int                     srqn;
 632         int                     max;
 633         int                     max_gs;
 634         int                     wqe_shift;
 635
 636         atomic_t                refcount;
 637         struct completion       free;
 638 };
 639
 640 struct mlx4_av {
 641         __be32                  port_pd;
 642         u8                      reserved1;
 643         u8                      g_slid;
 644         __be16                  dlid;
 645         u8                      reserved2;
 646         u8                      gid_index;
 647         u8                      stat_rate;
 648         u8                      hop_limit;
 649         __be32                  sl_tclass_flowlabel;
 650         u8                      dgid[16];
 651 };
 652
 653 struct mlx4_eth_av {
 654         __be32          port_pd;
 655         u8              reserved1;
 656         u8              smac_idx;
 657         u16             reserved2;
 658         u8              reserved3;
 659         u8              gid_index;
 660         u8              stat_rate;
 661         u8              hop_limit;
 662         __be32          sl_tclass_flowlabel;
 663         u8              dgid[16];
 664         u8              s_mac[6];
 665         u8              reserved4[2];
 666         __be16          vlan;
 667         u8              mac[ETH_ALEN];
 668 };
 669
 670 union mlx4_ext_av {
 671         struct mlx4_av          ib;
 672         struct mlx4_eth_av      eth;
 673 };
 674
 675 struct mlx4_counter {
 676         u8      reserved1[3];
 677         u8      counter_mode;
 678         __be32  num_ifc;
 679         u32     reserved2[2];
 680         __be64  rx_frames;
 681         __be64  rx_bytes;
 682         __be64  tx_frames;
 683         __be64  tx_bytes;
 684 };
 685
 686 struct mlx4_quotas {
 687         int qp;
 688         int cq;
 689         int srq;
 690         int mpt;
 691         int mtt;
 692         int counter;
 693         int xrcd;
 694 };
 695
 696 struct mlx4_vf_dev {
 697         u8                      min_port;
 698         u8                      n_ports;
 699 };
 700
 701 struct mlx4_dev {
 702         struct pci_dev         *pdev;
 703         unsigned long           flags;
 704         unsigned long           num_slaves;
 705         struct mlx4_caps        caps;
 706         struct mlx4_phys_caps   phys_caps;
 707         struct mlx4_quotas      quotas;
 708         struct radix_tree_root  qp_table_tree;
 709         u8                      rev_id;
 710         char                    board_id[MLX4_BOARD_ID_LEN];
 711         int                     num_vfs;
 712         int                     numa_node;
 713         int                     oper_log_mgm_entry_size;
 714         u64                     regid_promisc_array[MLX4_MAX_PORTS + 1];
 715         u64                     regid_allmulti_array[MLX4_MAX_PORTS + 1];
 716         struct mlx4_vf_dev     *dev_vfs;
 717         int                     nvfs[MLX4_MAX_PORTS + 1];
 718 };
 719
 720 struct mlx4_eqe {
 721         u8                      reserved1;
 722         u8                      type;
 723         u8                      reserved2;
 724         u8                      subtype;
 725         union {
 726                 u32             raw[6];
 727                 struct {
 728                         __be32  cqn;
 729                 } __packed comp;
 730                 struct {
 731                         u16     reserved1;
 732                         __be16  token;
 733                         u32     reserved2;
 734                         u8      reserved3[3];
 735                         u8      status;
 736                         __be64  out_param;
 737                 } __packed cmd;
 738                 struct {
 739                         __be32  qpn;
 740                 } __packed qp;
 741                 struct {
 742                         __be32  srqn;
 743                 } __packed srq;
 744                 struct {
 745                         __be32  cqn;
 746                         u32     reserved1;
 747                         u8      reserved2[3];
 748                         u8      syndrome;
 749                 } __packed cq_err;
 750                 struct {
 751                         u32     reserved1[2];
 752                         __be32  port;
 753                 } __packed port_change;
 754                 struct {
 755                         #define COMM_CHANNEL_BIT_ARRAY_SIZE     4
 756                         u32 reserved;
 757                         u32 bit_vec[COMM_CHANNEL_BIT_ARRAY_SIZE];
 758                 } __packed comm_channel_arm;
 759                 struct {
 760                         u8      port;
 761                         u8      reserved[3];
 762                         __be64  mac;
 763                 } __packed mac_update;
 764                 struct {
 765                         __be32  slave_id;
 766                 } __packed flr_event;
 767                 struct {
 768                         __be16  current_temperature;
 769                         __be16  warning_threshold;
 770                 } __packed warming;
 771                 struct {
 772                         u8 reserved[3];
 773                         u8 port;
 774                         union {
 775                                 struct {
 776                                         __be16 mstr_sm_lid;
 777                                         __be16 port_lid;
 778                                         __be32 changed_attr;
 779                                         u8 reserved[3];
 780                                         u8 mstr_sm_sl;
 781                                         __be64 gid_prefix;
 782                                 } __packed port_info;
 783                                 struct {
 784                                         __be32 block_ptr;
 785                                         __be32 tbl_entries_mask;
 786                                 } __packed tbl_change_info;
 787                         } params;
 788                 } __packed port_mgmt_change;
 789         }                       event;
 790         u8                      slave_id;
 791         u8                      reserved3[2];
 792         u8                      owner;
 793 } __packed;
 794
 795 struct mlx4_init_port_param {
 796         int                     set_guid0;
 797         int                     set_node_guid;
 798         int                     set_si_guid;
 799         u16                     mtu;
 800         int                     port_width_cap;
 801         u16                     vl_cap;
 802         u16                     max_gid;
 803         u16                     max_pkey;
 804         u64                     guid0;
 805         u64                     node_guid;
 806         u64                     si_guid;
 807 };
 808
 809 #define MAD_IFC_DATA_SZ 192
 810 /* MAD IFC Mailbox */
 811 struct mlx4_mad_ifc {
 812         u8      base_version;
 813         u8      mgmt_class;
 814         u8      class_version;
 815         u8      method;
 816         __be16  status;
 817         __be16  class_specific;
 818         __be64  tid;
 819         __be16  attr_id;
 820         __be16  resv;
 821         __be32  attr_mod;
 822         __be64  mkey;
 823         __be16  dr_slid;
 824         __be16  dr_dlid;
 825         u8      reserved[28];
 826         u8      data[MAD_IFC_DATA_SZ];
 827 } __packed;
 828
 829 #define mlx4_foreach_port(port, dev, type)                              \
 830         for ((port) = 1; (port) <= (dev)->caps.num_ports; (port)++)     \
 831                 if ((type) == (dev)->caps.port_mask[(port)])
 832
 833 #define mlx4_foreach_non_ib_transport_port(port, dev)                     \
 834         for ((port) = 1; (port) <= (dev)->caps.num_ports; (port)++)       \
 835                 if (((dev)->caps.port_mask[port] != MLX4_PORT_TYPE_IB))
 836
 837 #define mlx4_foreach_ib_transport_port(port, dev)                         \
 838         for ((port) = 1; (port) <= (dev)->caps.num_ports; (port)++)       \
 839                 if (((dev)->caps.port_mask[port] == MLX4_PORT_TYPE_IB) || \
 840                         ((dev)->caps.flags & MLX4_DEV_CAP_FLAG_IBOE))
 841
 842 #define MLX4_INVALID_SLAVE_ID   0xFF
 843
 844 void handle_port_mgmt_change_event(struct work_struct *work);
 845
 846 static inline int mlx4_master_func_num(struct mlx4_dev *dev)
 847 {
 848         return dev->caps.function;
 849 }
 850
 851 static inline int mlx4_is_master(struct mlx4_dev *dev)
 852 {
 853         return dev->flags & MLX4_FLAG_MASTER;
 854 }
 855
 856 static inline int mlx4_num_reserved_sqps(struct mlx4_dev *dev)
 857 {
 858         return dev->phys_caps.base_sqpn + 8 +
 859                 16 * MLX4_MFUNC_MAX * !!mlx4_is_master(dev);
 860 }
 861
 862 static inline int mlx4_is_qp_reserved(struct mlx4_dev *dev, u32 qpn)
 863 {
 864         return (qpn < dev->phys_caps.base_sqpn + 8 +
 865                 16 * MLX4_MFUNC_MAX * !!mlx4_is_master(dev));
 866 }
 867
 868 static inline int mlx4_is_guest_proxy(struct mlx4_dev *dev, int slave, u32 qpn)
 869 {
 870         int guest_proxy_base = dev->phys_caps.base_proxy_sqpn + slave * 8;
 871
 872         if (qpn >= guest_proxy_base && qpn < guest_proxy_base + 8)
 873                 return 1;
 874
 875         return 0;
 876 }
 877
 878 static inline int mlx4_is_mfunc(struct mlx4_dev *dev)
 879 {
 880         return dev->flags & (MLX4_FLAG_SLAVE | MLX4_FLAG_MASTER);
 881 }
 882
 883 static inline int mlx4_is_slave(struct mlx4_dev *dev)
 884 {
 885         return dev->flags & MLX4_FLAG_SLAVE;
 886 }
 887
 888 int mlx4_buf_alloc(struct mlx4_dev *dev, int size, int max_direct,
 889                    struct mlx4_buf *buf, gfp_t gfp);
 890 void mlx4_buf_free(struct mlx4_dev *dev, int size, struct mlx4_buf *buf);
 891 static inline void *mlx4_buf_offset(struct mlx4_buf *buf, int offset)
 892 {
 893         if (BITS_PER_LONG == 64 || buf->nbufs == 1)
 894                 return buf->direct.buf + offset;
 895         else
 896                 return buf->page_list[offset >> PAGE_SHIFT].buf +
 897                         (offset & (PAGE_SIZE - 1));
 898 }
 899
 900 int mlx4_pd_alloc(struct mlx4_dev *dev, u32 *pdn);
 901 void mlx4_pd_free(struct mlx4_dev *dev, u32 pdn);
 902 int mlx4_xrcd_alloc(struct mlx4_dev *dev, u32 *xrcdn);
 903 void mlx4_xrcd_free(struct mlx4_dev *dev, u32 xrcdn);
 904
 905 int mlx4_uar_alloc(struct mlx4_dev *dev, struct mlx4_uar *uar);
 906 void mlx4_uar_free(struct mlx4_dev *dev, struct mlx4_uar *uar);
 907 int mlx4_bf_alloc(struct mlx4_dev *dev, struct mlx4_bf *bf, int node);
 908 void mlx4_bf_free(struct mlx4_dev *dev, struct mlx4_bf *bf);
 909
 910 int mlx4_mtt_init(struct mlx4_dev *dev, int npages, int page_shift,
 911                   struct mlx4_mtt *mtt);
 912 void mlx4_mtt_cleanup(struct mlx4_dev *dev, struct mlx4_mtt *mtt);
 913 u64 mlx4_mtt_addr(struct mlx4_dev *dev, struct mlx4_mtt *mtt);
 914
 915 int mlx4_mr_alloc(struct mlx4_dev *dev, u32 pd, u64 iova, u64 size, u32 access,
 916                   int npages, int page_shift, struct mlx4_mr *mr);
 917 int mlx4_mr_free(struct mlx4_dev *dev, struct mlx4_mr *mr);
 918 int mlx4_mr_enable(struct mlx4_dev *dev, struct mlx4_mr *mr);
 919 int mlx4_mw_alloc(struct mlx4_dev *dev, u32 pd, enum mlx4_mw_type type,
 920                   struct mlx4_mw *mw);
 921 void mlx4_mw_free(struct mlx4_dev *dev, struct mlx4_mw *mw);
 922 int mlx4_mw_enable(struct mlx4_dev *dev, struct mlx4_mw *mw);
 923 int mlx4_write_mtt(struct mlx4_dev *dev, struct mlx4_mtt *mtt,
 924                    int start_index, int npages, u64 *page_list);
 925 int mlx4_buf_write_mtt(struct mlx4_dev *dev, struct mlx4_mtt *mtt,
 926                        struct mlx4_buf *buf, gfp_t gfp);
 927
 928 int mlx4_db_alloc(struct mlx4_dev *dev, struct mlx4_db *db, int order,
 929                   gfp_t gfp);
 930 void mlx4_db_free(struct mlx4_dev *dev, struct mlx4_db *db);
 931
 932 int mlx4_alloc_hwq_res(struct mlx4_dev *dev, struct mlx4_hwq_resources *wqres,
 933                        int size, int max_direct);
 934 void mlx4_free_hwq_res(struct mlx4_dev *mdev, struct mlx4_hwq_resources *wqres,
 935                        int size);
 936
 937 int mlx4_cq_alloc(struct mlx4_dev *dev, int nent, struct mlx4_mtt *mtt,
 938                   struct mlx4_uar *uar, u64 db_rec, struct mlx4_cq *cq,
 939                   unsigned vector, int collapsed, int timestamp_en);
 940 void mlx4_cq_free(struct mlx4_dev *dev, struct mlx4_cq *cq);
 941
 942 int mlx4_qp_reserve_range(struct mlx4_dev *dev, int cnt, int align, int *base);
 943 void mlx4_qp_release_range(struct mlx4_dev *dev, int base_qpn, int cnt);
 944
 945 int mlx4_qp_alloc(struct mlx4_dev *dev, int qpn, struct mlx4_qp *qp,
 946                   gfp_t gfp);
 947 void mlx4_qp_free(struct mlx4_dev *dev, struct mlx4_qp *qp);
 948
 949 int mlx4_srq_alloc(struct mlx4_dev *dev, u32 pdn, u32 cqn, u16 xrcdn,
 950                    struct mlx4_mtt *mtt, u64 db_rec, struct mlx4_srq *srq);
 951 void mlx4_srq_free(struct mlx4_dev *dev, struct mlx4_srq *srq);
 952 int mlx4_srq_arm(struct mlx4_dev *dev, struct mlx4_srq *srq, int limit_watermark);
 953 int mlx4_srq_query(struct mlx4_dev *dev, struct mlx4_srq *srq, int *limit_watermark);
 954
 955 int mlx4_INIT_PORT(struct mlx4_dev *dev, int port);
 956 int mlx4_CLOSE_PORT(struct mlx4_dev *dev, int port);
 957
 958 int mlx4_unicast_attach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
 959                         int block_mcast_loopback, enum mlx4_protocol prot);
 960 int mlx4_unicast_detach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
 961                         enum mlx4_protocol prot);
 962 int mlx4_multicast_attach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
 963                           u8 port, int block_mcast_loopback,
 964                           enum mlx4_protocol protocol, u64 *reg_id);
 965 int mlx4_multicast_detach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
 966                           enum mlx4_protocol protocol, u64 reg_id);
 967
 968 enum {
 969         MLX4_DOMAIN_UVERBS      = 0x1000,
 970         MLX4_DOMAIN_ETHTOOL     = 0x2000,
 971         MLX4_DOMAIN_RFS         = 0x3000,
 972         MLX4_DOMAIN_NIC    = 0x5000,
 973 };
 974
 975 enum mlx4_net_trans_rule_id {
 976         MLX4_NET_TRANS_RULE_ID_ETH = 0,
 977         MLX4_NET_TRANS_RULE_ID_IB,
 978         MLX4_NET_TRANS_RULE_ID_IPV6,
 979         MLX4_NET_TRANS_RULE_ID_IPV4,
 980         MLX4_NET_TRANS_RULE_ID_TCP,
 981         MLX4_NET_TRANS_RULE_ID_UDP,
 982         MLX4_NET_TRANS_RULE_ID_VXLAN,
 983         MLX4_NET_TRANS_RULE_NUM, /* should be last */
 984 };
 985
 986 extern const u16 __sw_id_hw[];
 987
 988 static inline int map_hw_to_sw_id(u16 header_id)
 989 {
 990
 991         int i;
 992         for (i = 0; i < MLX4_NET_TRANS_RULE_NUM; i++) {
 993                 if (header_id == __sw_id_hw[i])
 994                         return i;
 995         }
 996         return -EINVAL;
 997 }
 998
 999 enum mlx4_net_trans_promisc_mode {
1000         MLX4_FS_REGULAR = 1,
1001         MLX4_FS_ALL_DEFAULT,
1002         MLX4_FS_MC_DEFAULT,
1003         MLX4_FS_UC_SNIFFER,
1004         MLX4_FS_MC_SNIFFER,
1005         MLX4_FS_MODE_NUM, /* should be last */
1006 };
1007
1008 struct mlx4_spec_eth {
1009         u8      dst_mac[ETH_ALEN];
1010         u8      dst_mac_msk[ETH_ALEN];
1011         u8      src_mac[ETH_ALEN];
1012         u8      src_mac_msk[ETH_ALEN];
1013         u8      ether_type_enable;
1014         __be16  ether_type;
1015         __be16  vlan_id_msk;
1016         __be16  vlan_id;
1017 };
1018
1019 struct mlx4_spec_tcp_udp {
1020         __be16 dst_port;
1021         __be16 dst_port_msk;
1022         __be16 src_port;
1023         __be16 src_port_msk;
1024 };
1025
1026 struct mlx4_spec_ipv4 {
1027         __be32 dst_ip;
1028         __be32 dst_ip_msk;
1029         __be32 src_ip;
1030         __be32 src_ip_msk;
1031 };
1032
1033 struct mlx4_spec_ib {
1034         __be32  l3_qpn;
1035         __be32  qpn_msk;
1036         u8      dst_gid[16];
1037         u8      dst_gid_msk[16];
1038 };
1039
1040 struct mlx4_spec_vxlan {
1041         __be32 vni;
1042         __be32 vni_mask;
1043
1044 };
1045
1046 struct mlx4_spec_list {
1047         struct  list_head list;
1048         enum    mlx4_net_trans_rule_id id;
1049         union {
1050                 struct mlx4_spec_eth eth;
1051                 struct mlx4_spec_ib ib;
1052                 struct mlx4_spec_ipv4 ipv4;
1053                 struct mlx4_spec_tcp_udp tcp_udp;
1054                 struct mlx4_spec_vxlan vxlan;
1055         };
1056 };
1057
1058 enum mlx4_net_trans_hw_rule_queue {
1059         MLX4_NET_TRANS_Q_FIFO,
1060         MLX4_NET_TRANS_Q_LIFO,
1061 };
1062
1063 struct mlx4_net_trans_rule {
1064         struct  list_head list;
1065         enum    mlx4_net_trans_hw_rule_queue queue_mode;
1066         bool    exclusive;
1067         bool    allow_loopback;
1068         enum    mlx4_net_trans_promisc_mode promisc_mode;
1069         u8      port;
1070         u16     priority;
1071         u32     qpn;
1072 };
1073
1074 struct mlx4_net_trans_rule_hw_ctrl {
1075         __be16 prio;
1076         u8 type;
1077         u8 flags;
1078         u8 rsvd1;
1079         u8 funcid;
1080         u8 vep;
1081         u8 port;
1082         __be32 qpn;
1083         __be32 rsvd2;
1084 };
1085
1086 struct mlx4_net_trans_rule_hw_ib {
1087         u8 size;
1088         u8 rsvd1;
1089         __be16 id;
1090         u32 rsvd2;
1091         __be32 l3_qpn;
1092         __be32 qpn_mask;
1093         u8 dst_gid[16];
1094         u8 dst_gid_msk[16];
1095 } __packed;
1096
1097 struct mlx4_net_trans_rule_hw_eth {
1098         u8      size;
1099         u8      rsvd;
1100         __be16  id;
1101         u8      rsvd1[6];
1102         u8      dst_mac[6];
1103         u16     rsvd2;
1104         u8      dst_mac_msk[6];
1105         u16     rsvd3;
1106         u8      src_mac[6];
1107         u16     rsvd4;
1108         u8      src_mac_msk[6];
1109         u8      rsvd5;
1110         u8      ether_type_enable;
1111         __be16  ether_type;
1112         __be16  vlan_tag_msk;
1113         __be16  vlan_tag;
1114 } __packed;
1115
1116 struct mlx4_net_trans_rule_hw_tcp_udp {
1117         u8      size;
1118         u8      rsvd;
1119         __be16  id;
1120         __be16  rsvd1[3];
1121         __be16  dst_port;
1122         __be16  rsvd2;
1123         __be16  dst_port_msk;
1124         __be16  rsvd3;
1125         __be16  src_port;
1126         __be16  rsvd4;
1127         __be16  src_port_msk;
1128 } __packed;
1129
1130 struct mlx4_net_trans_rule_hw_ipv4 {
1131         u8      size;
1132         u8      rsvd;
1133         __be16  id;
1134         __be32  rsvd1;
1135         __be32  dst_ip;
1136         __be32  dst_ip_msk;
1137         __be32  src_ip;
1138         __be32  src_ip_msk;
1139 } __packed;
1140
1141 struct mlx4_net_trans_rule_hw_vxlan {
1142         u8      size;
1143         u8      rsvd;
1144         __be16  id;
1145         __be32  rsvd1;
1146         __be32  vni;
1147         __be32  vni_mask;
1148 } __packed;
1149
1150 struct _rule_hw {
1151         union {
1152                 struct {
1153                         u8 size;
1154                         u8 rsvd;
1155                         __be16 id;
1156                 };
1157                 struct mlx4_net_trans_rule_hw_eth eth;
1158                 struct mlx4_net_trans_rule_hw_ib ib;
1159                 struct mlx4_net_trans_rule_hw_ipv4 ipv4;
1160                 struct mlx4_net_trans_rule_hw_tcp_udp tcp_udp;
1161                 struct mlx4_net_trans_rule_hw_vxlan vxlan;
1162         };
1163 };
1164
1165 enum {
1166         VXLAN_STEER_BY_OUTER_MAC        = 1 << 0,
1167         VXLAN_STEER_BY_OUTER_VLAN       = 1 << 1,
1168         VXLAN_STEER_BY_VSID_VNI         = 1 << 2,
1169         VXLAN_STEER_BY_INNER_MAC        = 1 << 3,
1170         VXLAN_STEER_BY_INNER_VLAN       = 1 << 4,
1171 };
1172
1173
1174 int mlx4_flow_steer_promisc_add(struct mlx4_dev *dev, u8 port, u32 qpn,
1175                                 enum mlx4_net_trans_promisc_mode mode);
1176 int mlx4_flow_steer_promisc_remove(struct mlx4_dev *dev, u8 port,
1177                                    enum mlx4_net_trans_promisc_mode mode);
1178 int mlx4_multicast_promisc_add(struct mlx4_dev *dev, u32 qpn, u8 port);
1179 int mlx4_multicast_promisc_remove(struct mlx4_dev *dev, u32 qpn, u8 port);
1180 int mlx4_unicast_promisc_add(struct mlx4_dev *dev, u32 qpn, u8 port);
1181 int mlx4_unicast_promisc_remove(struct mlx4_dev *dev, u32 qpn, u8 port);
1182 int mlx4_SET_MCAST_FLTR(struct mlx4_dev *dev, u8 port, u64 mac, u64 clear, u8 mode);
1183
1184 int mlx4_register_mac(struct mlx4_dev *dev, u8 port, u64 mac);
1185 void mlx4_unregister_mac(struct mlx4_dev *dev, u8 port, u64 mac);
1186 int mlx4_get_base_qpn(struct mlx4_dev *dev, u8 port);
1187 int __mlx4_replace_mac(struct mlx4_dev *dev, u8 port, int qpn, u64 new_mac);
1188 void mlx4_set_stats_bitmap(struct mlx4_dev *dev, u64 *stats_bitmap);
1189 int mlx4_SET_PORT_general(struct mlx4_dev *dev, u8 port, int mtu,
1190                           u8 pptx, u8 pfctx, u8 pprx, u8 pfcrx);
1191 int mlx4_SET_PORT_qpn_calc(struct mlx4_dev *dev, u8 port, u32 base_qpn,
1192                            u8 promisc);
1193 int mlx4_SET_PORT_PRIO2TC(struct mlx4_dev *dev, u8 port, u8 *prio2tc);
1194 int mlx4_SET_PORT_SCHEDULER(struct mlx4_dev *dev, u8 port, u8 *tc_tx_bw,
1195                 u8 *pg, u16 *ratelimit);
1196 int mlx4_SET_PORT_VXLAN(struct mlx4_dev *dev, u8 port, u8 steering, int enable);
1197 int mlx4_find_cached_mac(struct mlx4_dev *dev, u8 port, u64 mac, int *idx);
1198 int mlx4_find_cached_vlan(struct mlx4_dev *dev, u8 port, u16 vid, int *idx);
1199 int mlx4_register_vlan(struct mlx4_dev *dev, u8 port, u16 vlan, int *index);
1200 void mlx4_unregister_vlan(struct mlx4_dev *dev, u8 port, u16 vlan);
1201
1202 int mlx4_map_phys_fmr(struct mlx4_dev *dev, struct mlx4_fmr *fmr, u64 *page_list,
1203                       int npages, u64 iova, u32 *lkey, u32 *rkey);
1204 int mlx4_fmr_alloc(struct mlx4_dev *dev, u32 pd, u32 access, int max_pages,
1205                    int max_maps, u8 page_shift, struct mlx4_fmr *fmr);
1206 int mlx4_fmr_enable(struct mlx4_dev *dev, struct mlx4_fmr *fmr);
1207 void mlx4_fmr_unmap(struct mlx4_dev *dev, struct mlx4_fmr *fmr,
1208                     u32 *lkey, u32 *rkey);
1209 int mlx4_fmr_free(struct mlx4_dev *dev, struct mlx4_fmr *fmr);
1210 int mlx4_SYNC_TPT(struct mlx4_dev *dev);
1211 int mlx4_test_interrupts(struct mlx4_dev *dev);
1212 int mlx4_assign_eq(struct mlx4_dev *dev, char *name, struct cpu_rmap *rmap,
1213                    int *vector);
1214 void mlx4_release_eq(struct mlx4_dev *dev, int vec);
1215
1216 int mlx4_eq_get_irq(struct mlx4_dev *dev, int vec);
1217
1218 int mlx4_get_phys_port_id(struct mlx4_dev *dev);
1219 int mlx4_wol_read(struct mlx4_dev *dev, u64 *config, int port);
1220 int mlx4_wol_write(struct mlx4_dev *dev, u64 config, int port);
1221
1222 int mlx4_counter_alloc(struct mlx4_dev *dev, u32 *idx);
1223 void mlx4_counter_free(struct mlx4_dev *dev, u32 idx);
1224
1225 int mlx4_flow_attach(struct mlx4_dev *dev,
1226                      struct mlx4_net_trans_rule *rule, u64 *reg_id);
1227 int mlx4_flow_detach(struct mlx4_dev *dev, u64 reg_id);
1228 int mlx4_map_sw_to_hw_steering_mode(struct mlx4_dev *dev,
1229                                     enum mlx4_net_trans_promisc_mode flow_type);
1230 int mlx4_map_sw_to_hw_steering_id(struct mlx4_dev *dev,
1231                                   enum mlx4_net_trans_rule_id id);
1232 int mlx4_hw_rule_sz(struct mlx4_dev *dev, enum mlx4_net_trans_rule_id id);
1233
1234 int mlx4_tunnel_steer_add(struct mlx4_dev *dev, unsigned char *addr,
1235                           int port, int qpn, u16 prio, u64 *reg_id);
1236
1237 void mlx4_sync_pkey_table(struct mlx4_dev *dev, int slave, int port,
1238                           int i, int val);
1239
1240 int mlx4_get_parav_qkey(struct mlx4_dev *dev, u32 qpn, u32 *qkey);
1241
1242 int mlx4_is_slave_active(struct mlx4_dev *dev, int slave);
1243 int mlx4_gen_pkey_eqe(struct mlx4_dev *dev, int slave, u8 port);
1244 int mlx4_gen_guid_change_eqe(struct mlx4_dev *dev, int slave, u8 port);
1245 int mlx4_gen_slaves_port_mgt_ev(struct mlx4_dev *dev, u8 port, int attr);
1246 int mlx4_gen_port_state_change_eqe(struct mlx4_dev *dev, int slave, u8 port, u8 port_subtype_change);
1247 enum slave_port_state mlx4_get_slave_port_state(struct mlx4_dev *dev, int slave, u8 port);
1248 int set_and_calc_slave_port_state(struct mlx4_dev *dev, int slave, u8 port, int event, enum slave_port_gen_event *gen_event);
1249
1250 void mlx4_put_slave_node_guid(struct mlx4_dev *dev, int slave, __be64 guid);
1251 __be64 mlx4_get_slave_node_guid(struct mlx4_dev *dev, int slave);
1252
1253 int mlx4_get_slave_from_roce_gid(struct mlx4_dev *dev, int port, u8 *gid,
1254                                  int *slave_id);
1255 int mlx4_get_roce_gid_from_slave(struct mlx4_dev *dev, int port, int slave_id,
1256                                  u8 *gid);
1257
1258 int mlx4_FLOW_STEERING_IB_UC_QP_RANGE(struct mlx4_dev *dev, u32 min_range_qpn,
1259                                       u32 max_range_qpn);
1260
1261 cycle_t mlx4_read_clock(struct mlx4_dev *dev);
1262
1263 struct mlx4_active_ports {
1264         DECLARE_BITMAP(ports, MLX4_MAX_PORTS);
1265 };
1266 /* Returns a bitmap of the physical ports which are assigned to slave */
1267 struct mlx4_active_ports mlx4_get_active_ports(struct mlx4_dev *dev, int slave);
1268
1269 /* Returns the physical port that represents the virtual port of the slave, */
1270 /* or a value < 0 in case of an error. If a slave has 2 ports, the identity */
1271 /* mapping is returned.                                                     */
1272 int mlx4_slave_convert_port(struct mlx4_dev *dev, int slave, int port);
1273
1274 struct mlx4_slaves_pport {
1275         DECLARE_BITMAP(slaves, MLX4_MFUNC_MAX);
1276 };
1277 /* Returns a bitmap of all slaves that are assigned to port. */
1278 struct mlx4_slaves_pport mlx4_phys_to_slaves_pport(struct mlx4_dev *dev,
1279                                                    int port);
1280
1281 /* Returns a bitmap of all slaves that are assigned exactly to all the */
1282 /* the ports that are set in crit_ports.                               */
1283 struct mlx4_slaves_pport mlx4_phys_to_slaves_pport_actv(
1284                 struct mlx4_dev *dev,
1285                 const struct mlx4_active_ports *crit_ports);
1286
1287 /* Returns the slave's virtual port that represents the physical port. */
1288 int mlx4_phys_to_slave_port(struct mlx4_dev *dev, int slave, int port);
1289
1290 int mlx4_get_base_gid_ix(struct mlx4_dev *dev, int slave, int port);
1291
1292 int mlx4_config_vxlan_port(struct mlx4_dev *dev, __be16 udp_port);
1293 int mlx4_vf_smi_enabled(struct mlx4_dev *dev, int slave, int port);
1294 int mlx4_vf_get_enable_smi_admin(struct mlx4_dev *dev, int slave, int port);
1295 int mlx4_vf_set_enable_smi_admin(struct mlx4_dev *dev, int slave, int port,
1296                                  int enable);
1297 int mlx4_mr_hw_get_mpt(struct mlx4_dev *dev, struct mlx4_mr *mmr,
1298                        struct mlx4_mpt_entry ***mpt_entry);
1299 int mlx4_mr_hw_write_mpt(struct mlx4_dev *dev, struct mlx4_mr *mmr,
1300                          struct mlx4_mpt_entry **mpt_entry);
1301 int mlx4_mr_hw_change_pd(struct mlx4_dev *dev, struct mlx4_mpt_entry *mpt_entry,
1302                          u32 pdn);
1303 int mlx4_mr_hw_change_access(struct mlx4_dev *dev,
1304                              struct mlx4_mpt_entry *mpt_entry,
1305                              u32 access);
1306 void mlx4_mr_hw_put_mpt(struct mlx4_dev *dev,
1307                         struct mlx4_mpt_entry **mpt_entry);
1308 void mlx4_mr_rereg_mem_cleanup(struct mlx4_dev *dev, struct mlx4_mr *mr);
1309 int mlx4_mr_rereg_mem_write(struct mlx4_dev *dev, struct mlx4_mr *mr,
1310                             u64 iova, u64 size, int npages,
1311                             int page_shift, struct mlx4_mpt_entry *mpt_entry);
1312
1313 int mlx4_get_module_info(struct mlx4_dev *dev, u8 port,
1314                          u16 offset, u16 size, u8 *data);
1315
1316 /* Returns true if running in low memory profile (kdump kernel) */
1317 static inline bool mlx4_low_memory_profile(void)
1318 {
1319         return is_kdump_kernel();
1320 }
1321
1322 #endif /* MLX4_DEVICE_H */