include/linux/mlx4/device.h

   1 /*
   2  * Copyright (c) 2006, 2007 Cisco Systems, Inc.  All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32
  33 #ifndef MLX4_DEVICE_H
  34 #define MLX4_DEVICE_H
  35
  36 #include <linux/if_ether.h>
  37 #include <linux/pci.h>
  38 #include <linux/completion.h>
  39 #include <linux/radix-tree.h>
  40 #include <linux/cpu_rmap.h>
  41 #include <linux/crash_dump.h>
  42
  43 #include <linux/atomic.h>
  44
  45 #include <linux/timecounter.h>
  46
  47 #define MAX_MSIX_P_PORT         17
  48 #define MAX_MSIX                64
  49 #define MSIX_LEGACY_SZ          4
  50 #define MIN_MSIX_P_PORT         5
  51
  52 #define MLX4_NUM_UP                     8
  53 #define MLX4_NUM_TC                     8
  54 #define MLX4_MAX_100M_UNITS_VAL         255     /*
  55                                                  * work around: can't set values
  56                                                  * greater then this value when
  57                                                  * using 100 Mbps units.
  58                                                  */
  59 #define MLX4_RATELIMIT_100M_UNITS       3       /* 100 Mbps */
  60 #define MLX4_RATELIMIT_1G_UNITS         4       /* 1 Gbps */
  61 #define MLX4_RATELIMIT_DEFAULT          0x00ff
  62
  63 #define MLX4_ROCE_MAX_GIDS      128
  64 #define MLX4_ROCE_PF_GIDS       16
  65
  66 enum {
  67         MLX4_FLAG_MSI_X         = 1 << 0,
  68         MLX4_FLAG_OLD_PORT_CMDS = 1 << 1,
  69         MLX4_FLAG_MASTER        = 1 << 2,
  70         MLX4_FLAG_SLAVE         = 1 << 3,
  71         MLX4_FLAG_SRIOV         = 1 << 4,
  72         MLX4_FLAG_OLD_REG_MAC   = 1 << 6,
  73 };
  74
  75 enum {
  76         MLX4_PORT_CAP_IS_SM     = 1 << 1,
  77         MLX4_PORT_CAP_DEV_MGMT_SUP = 1 << 19,
  78 };
  79
  80 enum {
  81         MLX4_MAX_PORTS          = 2,
  82         MLX4_MAX_PORT_PKEYS     = 128
  83 };
  84
  85 /* base qkey for use in sriov tunnel-qp/proxy-qp communication.
  86  * These qkeys must not be allowed for general use. This is a 64k range,
  87  * and to test for violation, we use the mask (protect against future chg).
  88  */
  89 #define MLX4_RESERVED_QKEY_BASE  (0xFFFF0000)
  90 #define MLX4_RESERVED_QKEY_MASK  (0xFFFF0000)
  91
  92 enum {
  93         MLX4_BOARD_ID_LEN = 64
  94 };
  95
  96 enum {
  97         MLX4_MAX_NUM_PF         = 16,
  98         MLX4_MAX_NUM_VF         = 126,
  99         MLX4_MAX_NUM_VF_P_PORT  = 64,
 100         MLX4_MFUNC_MAX          = 80,
 101         MLX4_MAX_EQ_NUM         = 1024,
 102         MLX4_MFUNC_EQ_NUM       = 4,
 103         MLX4_MFUNC_MAX_EQES     = 8,
 104         MLX4_MFUNC_EQE_MASK     = (MLX4_MFUNC_MAX_EQES - 1)
 105 };
 106
 107 /* Driver supports 3 diffrent device methods to manage traffic steering:
 108  *      -device managed - High level API for ib and eth flow steering. FW is
 109  *                        managing flow steering tables.
 110  *      - B0 steering mode - Common low level API for ib and (if supported) eth.
 111  *      - A0 steering mode - Limited low level API for eth. In case of IB,
 112  *                           B0 mode is in use.
 113  */
 114 enum {
 115         MLX4_STEERING_MODE_A0,
 116         MLX4_STEERING_MODE_B0,
 117         MLX4_STEERING_MODE_DEVICE_MANAGED
 118 };
 119
 120 enum {
 121         MLX4_STEERING_DMFS_A0_DEFAULT,
 122         MLX4_STEERING_DMFS_A0_DYNAMIC,
 123         MLX4_STEERING_DMFS_A0_STATIC,
 124         MLX4_STEERING_DMFS_A0_DISABLE,
 125         MLX4_STEERING_DMFS_A0_NOT_SUPPORTED
 126 };
 127
 128 static inline const char *mlx4_steering_mode_str(int steering_mode)
 129 {
 130         switch (steering_mode) {
 131         case MLX4_STEERING_MODE_A0:
 132                 return "A0 steering";
 133
 134         case MLX4_STEERING_MODE_B0:
 135                 return "B0 steering";
 136
 137         case MLX4_STEERING_MODE_DEVICE_MANAGED:
 138                 return "Device managed flow steering";
 139
 140         default:
 141                 return "Unrecognize steering mode";
 142         }
 143 }
 144
 145 enum {
 146         MLX4_TUNNEL_OFFLOAD_MODE_NONE,
 147         MLX4_TUNNEL_OFFLOAD_MODE_VXLAN
 148 };
 149
 150 enum {
 151         MLX4_DEV_CAP_FLAG_RC            = 1LL <<  0,
 152         MLX4_DEV_CAP_FLAG_UC            = 1LL <<  1,
 153         MLX4_DEV_CAP_FLAG_UD            = 1LL <<  2,
 154         MLX4_DEV_CAP_FLAG_XRC           = 1LL <<  3,
 155         MLX4_DEV_CAP_FLAG_SRQ           = 1LL <<  6,
 156         MLX4_DEV_CAP_FLAG_IPOIB_CSUM    = 1LL <<  7,
 157         MLX4_DEV_CAP_FLAG_BAD_PKEY_CNTR = 1LL <<  8,
 158         MLX4_DEV_CAP_FLAG_BAD_QKEY_CNTR = 1LL <<  9,
 159         MLX4_DEV_CAP_FLAG_DPDP          = 1LL << 12,
 160         MLX4_DEV_CAP_FLAG_BLH           = 1LL << 15,
 161         MLX4_DEV_CAP_FLAG_MEM_WINDOW    = 1LL << 16,
 162         MLX4_DEV_CAP_FLAG_APM           = 1LL << 17,
 163         MLX4_DEV_CAP_FLAG_ATOMIC        = 1LL << 18,
 164         MLX4_DEV_CAP_FLAG_RAW_MCAST     = 1LL << 19,
 165         MLX4_DEV_CAP_FLAG_UD_AV_PORT    = 1LL << 20,
 166         MLX4_DEV_CAP_FLAG_UD_MCAST      = 1LL << 21,
 167         MLX4_DEV_CAP_FLAG_IBOE          = 1LL << 30,
 168         MLX4_DEV_CAP_FLAG_UC_LOOPBACK   = 1LL << 32,
 169         MLX4_DEV_CAP_FLAG_FCS_KEEP      = 1LL << 34,
 170         MLX4_DEV_CAP_FLAG_WOL_PORT1     = 1LL << 37,
 171         MLX4_DEV_CAP_FLAG_WOL_PORT2     = 1LL << 38,
 172         MLX4_DEV_CAP_FLAG_UDP_RSS       = 1LL << 40,
 173         MLX4_DEV_CAP_FLAG_VEP_UC_STEER  = 1LL << 41,
 174         MLX4_DEV_CAP_FLAG_VEP_MC_STEER  = 1LL << 42,
 175         MLX4_DEV_CAP_FLAG_COUNTERS      = 1LL << 48,
 176         MLX4_DEV_CAP_FLAG_SET_ETH_SCHED = 1LL << 53,
 177         MLX4_DEV_CAP_FLAG_SENSE_SUPPORT = 1LL << 55,
 178         MLX4_DEV_CAP_FLAG_PORT_MNG_CHG_EV = 1LL << 59,
 179         MLX4_DEV_CAP_FLAG_64B_EQE       = 1LL << 61,
 180         MLX4_DEV_CAP_FLAG_64B_CQE       = 1LL << 62
 181 };
 182
 183 enum {
 184         MLX4_DEV_CAP_FLAG2_RSS                  = 1LL <<  0,
 185         MLX4_DEV_CAP_FLAG2_RSS_TOP              = 1LL <<  1,
 186         MLX4_DEV_CAP_FLAG2_RSS_XOR              = 1LL <<  2,
 187         MLX4_DEV_CAP_FLAG2_FS_EN                = 1LL <<  3,
 188         MLX4_DEV_CAP_FLAG2_REASSIGN_MAC_EN      = 1LL <<  4,
 189         MLX4_DEV_CAP_FLAG2_TS                   = 1LL <<  5,
 190         MLX4_DEV_CAP_FLAG2_VLAN_CONTROL         = 1LL <<  6,
 191         MLX4_DEV_CAP_FLAG2_FSM                  = 1LL <<  7,
 192         MLX4_DEV_CAP_FLAG2_UPDATE_QP            = 1LL <<  8,
 193         MLX4_DEV_CAP_FLAG2_DMFS_IPOIB           = 1LL <<  9,
 194         MLX4_DEV_CAP_FLAG2_VXLAN_OFFLOADS       = 1LL <<  10,
 195         MLX4_DEV_CAP_FLAG2_MAD_DEMUX            = 1LL <<  11,
 196         MLX4_DEV_CAP_FLAG2_CQE_STRIDE           = 1LL <<  12,
 197         MLX4_DEV_CAP_FLAG2_EQE_STRIDE           = 1LL <<  13,
 198         MLX4_DEV_CAP_FLAG2_ETH_PROT_CTRL        = 1LL <<  14,
 199         MLX4_DEV_CAP_FLAG2_ETH_BACKPL_AN_REP    = 1LL <<  15,
 200         MLX4_DEV_CAP_FLAG2_CONFIG_DEV           = 1LL <<  16,
 201         MLX4_DEV_CAP_FLAG2_SYS_EQS              = 1LL <<  17,
 202         MLX4_DEV_CAP_FLAG2_80_VFS               = 1LL <<  18,
 203         MLX4_DEV_CAP_FLAG2_FS_A0                = 1LL <<  19
 204 };
 205
 206 enum {
 207         MLX4_QUERY_FUNC_FLAGS_BF_RES_QP         = 1LL << 0,
 208         MLX4_QUERY_FUNC_FLAGS_A0_RES_QP         = 1LL << 1
 209 };
 210
 211 /* bit enums for an 8-bit flags field indicating special use
 212  * QPs which require special handling in qp_reserve_range.
 213  * Currently, this only includes QPs used by the ETH interface,
 214  * where we expect to use blueflame.  These QPs must not have
 215  * bits 6 and 7 set in their qp number.
 216  *
 217  * This enum may use only bits 0..7.
 218  */
 219 enum {
 220         MLX4_RESERVE_A0_QP      = 1 << 6,
 221         MLX4_RESERVE_ETH_BF_QP  = 1 << 7,
 222 };
 223
 224 enum {
 225         MLX4_DEV_CAP_64B_EQE_ENABLED    = 1LL << 0,
 226         MLX4_DEV_CAP_64B_CQE_ENABLED    = 1LL << 1,
 227         MLX4_DEV_CAP_CQE_STRIDE_ENABLED = 1LL << 2,
 228         MLX4_DEV_CAP_EQE_STRIDE_ENABLED = 1LL << 3
 229 };
 230
 231 enum {
 232         MLX4_USER_DEV_CAP_LARGE_CQE     = 1L << 0
 233 };
 234
 235 enum {
 236         MLX4_FUNC_CAP_64B_EQE_CQE       = 1L << 0,
 237         MLX4_FUNC_CAP_EQE_CQE_STRIDE    = 1L << 1,
 238         MLX4_FUNC_CAP_DMFS_A0_STATIC    = 1L << 2
 239 };
 240
 241
 242 #define MLX4_ATTR_EXTENDED_PORT_INFO    cpu_to_be16(0xff90)
 243
 244 enum {
 245         MLX4_BMME_FLAG_WIN_TYPE_2B      = 1 <<  1,
 246         MLX4_BMME_FLAG_LOCAL_INV        = 1 <<  6,
 247         MLX4_BMME_FLAG_REMOTE_INV       = 1 <<  7,
 248         MLX4_BMME_FLAG_TYPE_2_WIN       = 1 <<  9,
 249         MLX4_BMME_FLAG_RESERVED_LKEY    = 1 << 10,
 250         MLX4_BMME_FLAG_FAST_REG_WR      = 1 << 11,
 251         MLX4_BMME_FLAG_VSD_INIT2RTR     = 1 << 28,
 252 };
 253
 254 enum mlx4_event {
 255         MLX4_EVENT_TYPE_COMP               = 0x00,
 256         MLX4_EVENT_TYPE_PATH_MIG           = 0x01,
 257         MLX4_EVENT_TYPE_COMM_EST           = 0x02,
 258         MLX4_EVENT_TYPE_SQ_DRAINED         = 0x03,
 259         MLX4_EVENT_TYPE_SRQ_QP_LAST_WQE    = 0x13,
 260         MLX4_EVENT_TYPE_SRQ_LIMIT          = 0x14,
 261         MLX4_EVENT_TYPE_CQ_ERROR           = 0x04,
 262         MLX4_EVENT_TYPE_WQ_CATAS_ERROR     = 0x05,
 263         MLX4_EVENT_TYPE_EEC_CATAS_ERROR    = 0x06,
 264         MLX4_EVENT_TYPE_PATH_MIG_FAILED    = 0x07,
 265         MLX4_EVENT_TYPE_WQ_INVAL_REQ_ERROR = 0x10,
 266         MLX4_EVENT_TYPE_WQ_ACCESS_ERROR    = 0x11,
 267         MLX4_EVENT_TYPE_SRQ_CATAS_ERROR    = 0x12,
 268         MLX4_EVENT_TYPE_LOCAL_CATAS_ERROR  = 0x08,
 269         MLX4_EVENT_TYPE_PORT_CHANGE        = 0x09,
 270         MLX4_EVENT_TYPE_EQ_OVERFLOW        = 0x0f,
 271         MLX4_EVENT_TYPE_ECC_DETECT         = 0x0e,
 272         MLX4_EVENT_TYPE_CMD                = 0x0a,
 273         MLX4_EVENT_TYPE_VEP_UPDATE         = 0x19,
 274         MLX4_EVENT_TYPE_COMM_CHANNEL       = 0x18,
 275         MLX4_EVENT_TYPE_OP_REQUIRED        = 0x1a,
 276         MLX4_EVENT_TYPE_FATAL_WARNING      = 0x1b,
 277         MLX4_EVENT_TYPE_FLR_EVENT          = 0x1c,
 278         MLX4_EVENT_TYPE_PORT_MNG_CHG_EVENT = 0x1d,
 279         MLX4_EVENT_TYPE_NONE               = 0xff,
 280 };
 281
 282 enum {
 283         MLX4_PORT_CHANGE_SUBTYPE_DOWN   = 1,
 284         MLX4_PORT_CHANGE_SUBTYPE_ACTIVE = 4
 285 };
 286
 287 enum {
 288         MLX4_FATAL_WARNING_SUBTYPE_WARMING = 0,
 289 };
 290
 291 enum slave_port_state {
 292         SLAVE_PORT_DOWN = 0,
 293         SLAVE_PENDING_UP,
 294         SLAVE_PORT_UP,
 295 };
 296
 297 enum slave_port_gen_event {
 298         SLAVE_PORT_GEN_EVENT_DOWN = 0,
 299         SLAVE_PORT_GEN_EVENT_UP,
 300         SLAVE_PORT_GEN_EVENT_NONE,
 301 };
 302
 303 enum slave_port_state_event {
 304         MLX4_PORT_STATE_DEV_EVENT_PORT_DOWN,
 305         MLX4_PORT_STATE_DEV_EVENT_PORT_UP,
 306         MLX4_PORT_STATE_IB_PORT_STATE_EVENT_GID_VALID,
 307         MLX4_PORT_STATE_IB_EVENT_GID_INVALID,
 308 };
 309
 310 enum {
 311         MLX4_PERM_LOCAL_READ    = 1 << 10,
 312         MLX4_PERM_LOCAL_WRITE   = 1 << 11,
 313         MLX4_PERM_REMOTE_READ   = 1 << 12,
 314         MLX4_PERM_REMOTE_WRITE  = 1 << 13,
 315         MLX4_PERM_ATOMIC        = 1 << 14,
 316         MLX4_PERM_BIND_MW       = 1 << 15,
 317         MLX4_PERM_MASK          = 0xFC00
 318 };
 319
 320 enum {
 321         MLX4_OPCODE_NOP                 = 0x00,
 322         MLX4_OPCODE_SEND_INVAL          = 0x01,
 323         MLX4_OPCODE_RDMA_WRITE          = 0x08,
 324         MLX4_OPCODE_RDMA_WRITE_IMM      = 0x09,
 325         MLX4_OPCODE_SEND                = 0x0a,
 326         MLX4_OPCODE_SEND_IMM            = 0x0b,
 327         MLX4_OPCODE_LSO                 = 0x0e,
 328         MLX4_OPCODE_RDMA_READ           = 0x10,
 329         MLX4_OPCODE_ATOMIC_CS           = 0x11,
 330         MLX4_OPCODE_ATOMIC_FA           = 0x12,
 331         MLX4_OPCODE_MASKED_ATOMIC_CS    = 0x14,
 332         MLX4_OPCODE_MASKED_ATOMIC_FA    = 0x15,
 333         MLX4_OPCODE_BIND_MW             = 0x18,
 334         MLX4_OPCODE_FMR                 = 0x19,
 335         MLX4_OPCODE_LOCAL_INVAL         = 0x1b,
 336         MLX4_OPCODE_CONFIG_CMD          = 0x1f,
 337
 338         MLX4_RECV_OPCODE_RDMA_WRITE_IMM = 0x00,
 339         MLX4_RECV_OPCODE_SEND           = 0x01,
 340         MLX4_RECV_OPCODE_SEND_IMM       = 0x02,
 341         MLX4_RECV_OPCODE_SEND_INVAL     = 0x03,
 342
 343         MLX4_CQE_OPCODE_ERROR           = 0x1e,
 344         MLX4_CQE_OPCODE_RESIZE          = 0x16,
 345 };
 346
 347 enum {
 348         MLX4_STAT_RATE_OFFSET   = 5
 349 };
 350
 351 enum mlx4_protocol {
 352         MLX4_PROT_IB_IPV6 = 0,
 353         MLX4_PROT_ETH,
 354         MLX4_PROT_IB_IPV4,
 355         MLX4_PROT_FCOE
 356 };
 357
 358 enum {
 359         MLX4_MTT_FLAG_PRESENT           = 1
 360 };
 361
 362 enum mlx4_qp_region {
 363         MLX4_QP_REGION_FW = 0,
 364         MLX4_QP_REGION_RSS_RAW_ETH,
 365         MLX4_QP_REGION_BOTTOM = MLX4_QP_REGION_RSS_RAW_ETH,
 366         MLX4_QP_REGION_ETH_ADDR,
 367         MLX4_QP_REGION_FC_ADDR,
 368         MLX4_QP_REGION_FC_EXCH,
 369         MLX4_NUM_QP_REGION
 370 };
 371
 372 enum mlx4_port_type {
 373         MLX4_PORT_TYPE_NONE     = 0,
 374         MLX4_PORT_TYPE_IB       = 1,
 375         MLX4_PORT_TYPE_ETH      = 2,
 376         MLX4_PORT_TYPE_AUTO     = 3
 377 };
 378
 379 enum mlx4_special_vlan_idx {
 380         MLX4_NO_VLAN_IDX        = 0,
 381         MLX4_VLAN_MISS_IDX,
 382         MLX4_VLAN_REGULAR
 383 };
 384
 385 enum mlx4_steer_type {
 386         MLX4_MC_STEER = 0,
 387         MLX4_UC_STEER,
 388         MLX4_NUM_STEERS
 389 };
 390
 391 enum {
 392         MLX4_NUM_FEXCH          = 64 * 1024,
 393 };
 394
 395 enum {
 396         MLX4_MAX_FAST_REG_PAGES = 511,
 397 };
 398
 399 enum {
 400         MLX4_DEV_PMC_SUBTYPE_GUID_INFO   = 0x14,
 401         MLX4_DEV_PMC_SUBTYPE_PORT_INFO   = 0x15,
 402         MLX4_DEV_PMC_SUBTYPE_PKEY_TABLE  = 0x16,
 403 };
 404
 405 /* Port mgmt change event handling */
 406 enum {
 407         MLX4_EQ_PORT_INFO_MSTR_SM_LID_CHANGE_MASK       = 1 << 0,
 408         MLX4_EQ_PORT_INFO_GID_PFX_CHANGE_MASK           = 1 << 1,
 409         MLX4_EQ_PORT_INFO_LID_CHANGE_MASK               = 1 << 2,
 410         MLX4_EQ_PORT_INFO_CLIENT_REREG_MASK             = 1 << 3,
 411         MLX4_EQ_PORT_INFO_MSTR_SM_SL_CHANGE_MASK        = 1 << 4,
 412 };
 413
 414 enum {
 415         MLX4_DEVICE_STATE_UP                    = 1 << 0,
 416         MLX4_DEVICE_STATE_INTERNAL_ERROR        = 1 << 1,
 417 };
 418
 419 #define MSTR_SM_CHANGE_MASK (MLX4_EQ_PORT_INFO_MSTR_SM_SL_CHANGE_MASK | \
 420                              MLX4_EQ_PORT_INFO_MSTR_SM_LID_CHANGE_MASK)
 421
 422 enum mlx4_module_id {
 423         MLX4_MODULE_ID_SFP              = 0x3,
 424         MLX4_MODULE_ID_QSFP             = 0xC,
 425         MLX4_MODULE_ID_QSFP_PLUS        = 0xD,
 426         MLX4_MODULE_ID_QSFP28           = 0x11,
 427 };
 428
 429 static inline u64 mlx4_fw_ver(u64 major, u64 minor, u64 subminor)
 430 {
 431         return (major << 32) | (minor << 16) | subminor;
 432 }
 433
 434 struct mlx4_phys_caps {
 435         u32                     gid_phys_table_len[MLX4_MAX_PORTS + 1];
 436         u32                     pkey_phys_table_len[MLX4_MAX_PORTS + 1];
 437         u32                     num_phys_eqs;
 438         u32                     base_sqpn;
 439         u32                     base_proxy_sqpn;
 440         u32                     base_tunnel_sqpn;
 441 };
 442
 443 struct mlx4_caps {
 444         u64                     fw_ver;
 445         u32                     function;
 446         int                     num_ports;
 447         int                     vl_cap[MLX4_MAX_PORTS + 1];
 448         int                     ib_mtu_cap[MLX4_MAX_PORTS + 1];
 449         __be32                  ib_port_def_cap[MLX4_MAX_PORTS + 1];
 450         u64                     def_mac[MLX4_MAX_PORTS + 1];
 451         int                     eth_mtu_cap[MLX4_MAX_PORTS + 1];
 452         int                     gid_table_len[MLX4_MAX_PORTS + 1];
 453         int                     pkey_table_len[MLX4_MAX_PORTS + 1];
 454         int                     trans_type[MLX4_MAX_PORTS + 1];
 455         int                     vendor_oui[MLX4_MAX_PORTS + 1];
 456         int                     wavelength[MLX4_MAX_PORTS + 1];
 457         u64                     trans_code[MLX4_MAX_PORTS + 1];
 458         int                     local_ca_ack_delay;
 459         int                     num_uars;
 460         u32                     uar_page_size;
 461         int                     bf_reg_size;
 462         int                     bf_regs_per_page;
 463         int                     max_sq_sg;
 464         int                     max_rq_sg;
 465         int                     num_qps;
 466         int                     max_wqes;
 467         int                     max_sq_desc_sz;
 468         int                     max_rq_desc_sz;
 469         int                     max_qp_init_rdma;
 470         int                     max_qp_dest_rdma;
 471         u32                     *qp0_qkey;
 472         u32                     *qp0_proxy;
 473         u32                     *qp1_proxy;
 474         u32                     *qp0_tunnel;
 475         u32                     *qp1_tunnel;
 476         int                     num_srqs;
 477         int                     max_srq_wqes;
 478         int                     max_srq_sge;
 479         int                     reserved_srqs;
 480         int                     num_cqs;
 481         int                     max_cqes;
 482         int                     reserved_cqs;
 483         int                     num_sys_eqs;
 484         int                     num_eqs;
 485         int                     reserved_eqs;
 486         int                     num_comp_vectors;
 487         int                     comp_pool;
 488         int                     num_mpts;
 489         int                     max_fmr_maps;
 490         int                     num_mtts;
 491         int                     fmr_reserved_mtts;
 492         int                     reserved_mtts;
 493         int                     reserved_mrws;
 494         int                     reserved_uars;
 495         int                     num_mgms;
 496         int                     num_amgms;
 497         int                     reserved_mcgs;
 498         int                     num_qp_per_mgm;
 499         int                     steering_mode;
 500         int                     dmfs_high_steer_mode;
 501         int                     fs_log_max_ucast_qp_range_size;
 502         int                     num_pds;
 503         int                     reserved_pds;
 504         int                     max_xrcds;
 505         int                     reserved_xrcds;
 506         int                     mtt_entry_sz;
 507         u32                     max_msg_sz;
 508         u32                     page_size_cap;
 509         u64                     flags;
 510         u64                     flags2;
 511         u32                     bmme_flags;
 512         u32                     reserved_lkey;
 513         u16                     stat_rate_support;
 514         u8                      port_width_cap[MLX4_MAX_PORTS + 1];
 515         int                     max_gso_sz;
 516         int                     max_rss_tbl_sz;
 517         int                     reserved_qps_cnt[MLX4_NUM_QP_REGION];
 518         int                     reserved_qps;
 519         int                     reserved_qps_base[MLX4_NUM_QP_REGION];
 520         int                     log_num_macs;
 521         int                     log_num_vlans;
 522         enum mlx4_port_type     port_type[MLX4_MAX_PORTS + 1];
 523         u8                      supported_type[MLX4_MAX_PORTS + 1];
 524         u8                      suggested_type[MLX4_MAX_PORTS + 1];
 525         u8                      default_sense[MLX4_MAX_PORTS + 1];
 526         u32                     port_mask[MLX4_MAX_PORTS + 1];
 527         enum mlx4_port_type     possible_type[MLX4_MAX_PORTS + 1];
 528         u32                     max_counters;
 529         u8                      port_ib_mtu[MLX4_MAX_PORTS + 1];
 530         u16                     sqp_demux;
 531         u32                     eqe_size;
 532         u32                     cqe_size;
 533         u8                      eqe_factor;
 534         u32                     userspace_caps; /* userspace must be aware of these */
 535         u32                     function_caps;  /* VFs must be aware of these */
 536         u16                     hca_core_clock;
 537         u64                     phys_port_id[MLX4_MAX_PORTS + 1];
 538         int                     tunnel_offload_mode;
 539         u8                      rx_checksum_flags_port[MLX4_MAX_PORTS + 1];
 540         u8                      alloc_res_qp_mask;
 541         u32                     dmfs_high_rate_qpn_base;
 542         u32                     dmfs_high_rate_qpn_range;
 543 };
 544
 545 struct mlx4_buf_list {
 546         void                   *buf;
 547         dma_addr_t              map;
 548 };
 549
 550 struct mlx4_buf {
 551         struct mlx4_buf_list    direct;
 552         struct mlx4_buf_list   *page_list;
 553         int                     nbufs;
 554         int                     npages;
 555         int                     page_shift;
 556 };
 557
 558 struct mlx4_mtt {
 559         u32                     offset;
 560         int                     order;
 561         int                     page_shift;
 562 };
 563
 564 enum {
 565         MLX4_DB_PER_PAGE = PAGE_SIZE / 4
 566 };
 567
 568 struct mlx4_db_pgdir {
 569         struct list_head        list;
 570         DECLARE_BITMAP(order0, MLX4_DB_PER_PAGE);
 571         DECLARE_BITMAP(order1, MLX4_DB_PER_PAGE / 2);
 572         unsigned long          *bits[2];
 573         __be32                 *db_page;
 574         dma_addr_t              db_dma;
 575 };
 576
 577 struct mlx4_ib_user_db_page;
 578
 579 struct mlx4_db {
 580         __be32                  *db;
 581         union {
 582                 struct mlx4_db_pgdir            *pgdir;
 583                 struct mlx4_ib_user_db_page     *user_page;
 584         }                       u;
 585         dma_addr_t              dma;
 586         int                     index;
 587         int                     order;
 588 };
 589
 590 struct mlx4_hwq_resources {
 591         struct mlx4_db          db;
 592         struct mlx4_mtt         mtt;
 593         struct mlx4_buf         buf;
 594 };
 595
 596 struct mlx4_mr {
 597         struct mlx4_mtt         mtt;
 598         u64                     iova;
 599         u64                     size;
 600         u32                     key;
 601         u32                     pd;
 602         u32                     access;
 603         int                     enabled;
 604 };
 605
 606 enum mlx4_mw_type {
 607         MLX4_MW_TYPE_1 = 1,
 608         MLX4_MW_TYPE_2 = 2,
 609 };
 610
 611 struct mlx4_mw {
 612         u32                     key;
 613         u32                     pd;
 614         enum mlx4_mw_type       type;
 615         int                     enabled;
 616 };
 617
 618 struct mlx4_fmr {
 619         struct mlx4_mr          mr;
 620         struct mlx4_mpt_entry  *mpt;
 621         __be64                 *mtts;
 622         dma_addr_t              dma_handle;
 623         int                     max_pages;
 624         int                     max_maps;
 625         int                     maps;
 626         u8                      page_shift;
 627 };
 628
 629 struct mlx4_uar {
 630         unsigned long           pfn;
 631         int                     index;
 632         struct list_head        bf_list;
 633         unsigned                free_bf_bmap;
 634         void __iomem           *map;
 635         void __iomem           *bf_map;
 636 };
 637
 638 struct mlx4_bf {
 639         unsigned int            offset;
 640         int                     buf_size;
 641         struct mlx4_uar        *uar;
 642         void __iomem           *reg;
 643 };
 644
 645 struct mlx4_cq {
 646         void (*comp)            (struct mlx4_cq *);
 647         void (*event)           (struct mlx4_cq *, enum mlx4_event);
 648
 649         struct mlx4_uar        *uar;
 650
 651         u32                     cons_index;
 652
 653         u16                     irq;
 654         __be32                 *set_ci_db;
 655         __be32                 *arm_db;
 656         int                     arm_sn;
 657
 658         int                     cqn;
 659         unsigned                vector;
 660
 661         atomic_t                refcount;
 662         struct completion       free;
 663         struct {
 664                 struct list_head list;
 665                 void (*comp)(struct mlx4_cq *);
 666                 void            *priv;
 667         } tasklet_ctx;
 668 };
 669
 670 struct mlx4_qp {
 671         void (*event)           (struct mlx4_qp *, enum mlx4_event);
 672
 673         int                     qpn;
 674
 675         atomic_t                refcount;
 676         struct completion       free;
 677 };
 678
 679 struct mlx4_srq {
 680         void (*event)           (struct mlx4_srq *, enum mlx4_event);
 681
 682         int                     srqn;
 683         int                     max;
 684         int                     max_gs;
 685         int                     wqe_shift;
 686
 687         atomic_t                refcount;
 688         struct completion       free;
 689 };
 690
 691 struct mlx4_av {
 692         __be32                  port_pd;
 693         u8                      reserved1;
 694         u8                      g_slid;
 695         __be16                  dlid;
 696         u8                      reserved2;
 697         u8                      gid_index;
 698         u8                      stat_rate;
 699         u8                      hop_limit;
 700         __be32                  sl_tclass_flowlabel;
 701         u8                      dgid[16];
 702 };
 703
 704 struct mlx4_eth_av {
 705         __be32          port_pd;
 706         u8              reserved1;
 707         u8              smac_idx;
 708         u16             reserved2;
 709         u8              reserved3;
 710         u8              gid_index;
 711         u8              stat_rate;
 712         u8              hop_limit;
 713         __be32          sl_tclass_flowlabel;
 714         u8              dgid[16];
 715         u8              s_mac[6];
 716         u8              reserved4[2];
 717         __be16          vlan;
 718         u8              mac[ETH_ALEN];
 719 };
 720
 721 union mlx4_ext_av {
 722         struct mlx4_av          ib;
 723         struct mlx4_eth_av      eth;
 724 };
 725
 726 struct mlx4_counter {
 727         u8      reserved1[3];
 728         u8      counter_mode;
 729         __be32  num_ifc;
 730         u32     reserved2[2];
 731         __be64  rx_frames;
 732         __be64  rx_bytes;
 733         __be64  tx_frames;
 734         __be64  tx_bytes;
 735 };
 736
 737 struct mlx4_quotas {
 738         int qp;
 739         int cq;
 740         int srq;
 741         int mpt;
 742         int mtt;
 743         int counter;
 744         int xrcd;
 745 };
 746
 747 struct mlx4_vf_dev {
 748         u8                      min_port;
 749         u8                      n_ports;
 750 };
 751
 752 struct mlx4_dev_persistent {
 753         struct pci_dev         *pdev;
 754         struct mlx4_dev        *dev;
 755         int                     nvfs[MLX4_MAX_PORTS + 1];
 756         int                     num_vfs;
 757         enum mlx4_port_type curr_port_type[MLX4_MAX_PORTS + 1];
 758         enum mlx4_port_type curr_port_poss_type[MLX4_MAX_PORTS + 1];
 759         struct work_struct      catas_work;
 760         struct workqueue_struct *catas_wq;
 761         struct mutex    device_state_mutex; /* protect HW state */
 762         u8              state;
 763 };
 764
 765 struct mlx4_dev {
 766         struct mlx4_dev_persistent *persist;
 767         unsigned long           flags;
 768         unsigned long           num_slaves;
 769         struct mlx4_caps        caps;
 770         struct mlx4_phys_caps   phys_caps;
 771         struct mlx4_quotas      quotas;
 772         struct radix_tree_root  qp_table_tree;
 773         u8                      rev_id;
 774         char                    board_id[MLX4_BOARD_ID_LEN];
 775         int                     numa_node;
 776         int                     oper_log_mgm_entry_size;
 777         u64                     regid_promisc_array[MLX4_MAX_PORTS + 1];
 778         u64                     regid_allmulti_array[MLX4_MAX_PORTS + 1];
 779         struct mlx4_vf_dev     *dev_vfs;
 780 };
 781
 782 struct mlx4_eqe {
 783         u8                      reserved1;
 784         u8                      type;
 785         u8                      reserved2;
 786         u8                      subtype;
 787         union {
 788                 u32             raw[6];
 789                 struct {
 790                         __be32  cqn;
 791                 } __packed comp;
 792                 struct {
 793                         u16     reserved1;
 794                         __be16  token;
 795                         u32     reserved2;
 796                         u8      reserved3[3];
 797                         u8      status;
 798                         __be64  out_param;
 799                 } __packed cmd;
 800                 struct {
 801                         __be32  qpn;
 802                 } __packed qp;
 803                 struct {
 804                         __be32  srqn;
 805                 } __packed srq;
 806                 struct {
 807                         __be32  cqn;
 808                         u32     reserved1;
 809                         u8      reserved2[3];
 810                         u8      syndrome;
 811                 } __packed cq_err;
 812                 struct {
 813                         u32     reserved1[2];
 814                         __be32  port;
 815                 } __packed port_change;
 816                 struct {
 817                         #define COMM_CHANNEL_BIT_ARRAY_SIZE     4
 818                         u32 reserved;
 819                         u32 bit_vec[COMM_CHANNEL_BIT_ARRAY_SIZE];
 820                 } __packed comm_channel_arm;
 821                 struct {
 822                         u8      port;
 823                         u8      reserved[3];
 824                         __be64  mac;
 825                 } __packed mac_update;
 826                 struct {
 827                         __be32  slave_id;
 828                 } __packed flr_event;
 829                 struct {
 830                         __be16  current_temperature;
 831                         __be16  warning_threshold;
 832                 } __packed warming;
 833                 struct {
 834                         u8 reserved[3];
 835                         u8 port;
 836                         union {
 837                                 struct {
 838                                         __be16 mstr_sm_lid;
 839                                         __be16 port_lid;
 840                                         __be32 changed_attr;
 841                                         u8 reserved[3];
 842                                         u8 mstr_sm_sl;
 843                                         __be64 gid_prefix;
 844                                 } __packed port_info;
 845                                 struct {
 846                                         __be32 block_ptr;
 847                                         __be32 tbl_entries_mask;
 848                                 } __packed tbl_change_info;
 849                         } params;
 850                 } __packed port_mgmt_change;
 851         }                       event;
 852         u8                      slave_id;
 853         u8                      reserved3[2];
 854         u8                      owner;
 855 } __packed;
 856
 857 struct mlx4_init_port_param {
 858         int                     set_guid0;
 859         int                     set_node_guid;
 860         int                     set_si_guid;
 861         u16                     mtu;
 862         int                     port_width_cap;
 863         u16                     vl_cap;
 864         u16                     max_gid;
 865         u16                     max_pkey;
 866         u64                     guid0;
 867         u64                     node_guid;
 868         u64                     si_guid;
 869 };
 870
 871 #define MAD_IFC_DATA_SZ 192
 872 /* MAD IFC Mailbox */
 873 struct mlx4_mad_ifc {
 874         u8      base_version;
 875         u8      mgmt_class;
 876         u8      class_version;
 877         u8      method;
 878         __be16  status;
 879         __be16  class_specific;
 880         __be64  tid;
 881         __be16  attr_id;
 882         __be16  resv;
 883         __be32  attr_mod;
 884         __be64  mkey;
 885         __be16  dr_slid;
 886         __be16  dr_dlid;
 887         u8      reserved[28];
 888         u8      data[MAD_IFC_DATA_SZ];
 889 } __packed;
 890
 891 #define mlx4_foreach_port(port, dev, type)                              \
 892         for ((port) = 1; (port) <= (dev)->caps.num_ports; (port)++)     \
 893                 if ((type) == (dev)->caps.port_mask[(port)])
 894
 895 #define mlx4_foreach_non_ib_transport_port(port, dev)                     \
 896         for ((port) = 1; (port) <= (dev)->caps.num_ports; (port)++)       \
 897                 if (((dev)->caps.port_mask[port] != MLX4_PORT_TYPE_IB))
 898
 899 #define mlx4_foreach_ib_transport_port(port, dev)                         \
 900         for ((port) = 1; (port) <= (dev)->caps.num_ports; (port)++)       \
 901                 if (((dev)->caps.port_mask[port] == MLX4_PORT_TYPE_IB) || \
 902                         ((dev)->caps.flags & MLX4_DEV_CAP_FLAG_IBOE))
 903
 904 #define MLX4_INVALID_SLAVE_ID   0xFF
 905
 906 void handle_port_mgmt_change_event(struct work_struct *work);
 907
 908 static inline int mlx4_master_func_num(struct mlx4_dev *dev)
 909 {
 910         return dev->caps.function;
 911 }
 912
 913 static inline int mlx4_is_master(struct mlx4_dev *dev)
 914 {
 915         return dev->flags & MLX4_FLAG_MASTER;
 916 }
 917
 918 static inline int mlx4_num_reserved_sqps(struct mlx4_dev *dev)
 919 {
 920         return dev->phys_caps.base_sqpn + 8 +
 921                 16 * MLX4_MFUNC_MAX * !!mlx4_is_master(dev);
 922 }
 923
 924 static inline int mlx4_is_qp_reserved(struct mlx4_dev *dev, u32 qpn)
 925 {
 926         return (qpn < dev->phys_caps.base_sqpn + 8 +
 927                 16 * MLX4_MFUNC_MAX * !!mlx4_is_master(dev) &&
 928                 qpn >= dev->phys_caps.base_sqpn) ||
 929                (qpn < dev->caps.reserved_qps_cnt[MLX4_QP_REGION_FW]);
 930 }
 931
 932 static inline int mlx4_is_guest_proxy(struct mlx4_dev *dev, int slave, u32 qpn)
 933 {
 934         int guest_proxy_base = dev->phys_caps.base_proxy_sqpn + slave * 8;
 935
 936         if (qpn >= guest_proxy_base && qpn < guest_proxy_base + 8)
 937                 return 1;
 938
 939         return 0;
 940 }
 941
 942 static inline int mlx4_is_mfunc(struct mlx4_dev *dev)
 943 {
 944         return dev->flags & (MLX4_FLAG_SLAVE | MLX4_FLAG_MASTER);
 945 }
 946
 947 static inline int mlx4_is_slave(struct mlx4_dev *dev)
 948 {
 949         return dev->flags & MLX4_FLAG_SLAVE;
 950 }
 951
 952 int mlx4_buf_alloc(struct mlx4_dev *dev, int size, int max_direct,
 953                    struct mlx4_buf *buf, gfp_t gfp);
 954 void mlx4_buf_free(struct mlx4_dev *dev, int size, struct mlx4_buf *buf);
 955 static inline void *mlx4_buf_offset(struct mlx4_buf *buf, int offset)
 956 {
 957         if (BITS_PER_LONG == 64 || buf->nbufs == 1)
 958                 return buf->direct.buf + offset;
 959         else
 960                 return buf->page_list[offset >> PAGE_SHIFT].buf +
 961                         (offset & (PAGE_SIZE - 1));
 962 }
 963
 964 int mlx4_pd_alloc(struct mlx4_dev *dev, u32 *pdn);
 965 void mlx4_pd_free(struct mlx4_dev *dev, u32 pdn);
 966 int mlx4_xrcd_alloc(struct mlx4_dev *dev, u32 *xrcdn);
 967 void mlx4_xrcd_free(struct mlx4_dev *dev, u32 xrcdn);
 968
 969 int mlx4_uar_alloc(struct mlx4_dev *dev, struct mlx4_uar *uar);
 970 void mlx4_uar_free(struct mlx4_dev *dev, struct mlx4_uar *uar);
 971 int mlx4_bf_alloc(struct mlx4_dev *dev, struct mlx4_bf *bf, int node);
 972 void mlx4_bf_free(struct mlx4_dev *dev, struct mlx4_bf *bf);
 973
 974 int mlx4_mtt_init(struct mlx4_dev *dev, int npages, int page_shift,
 975                   struct mlx4_mtt *mtt);
 976 void mlx4_mtt_cleanup(struct mlx4_dev *dev, struct mlx4_mtt *mtt);
 977 u64 mlx4_mtt_addr(struct mlx4_dev *dev, struct mlx4_mtt *mtt);
 978
 979 int mlx4_mr_alloc(struct mlx4_dev *dev, u32 pd, u64 iova, u64 size, u32 access,
 980                   int npages, int page_shift, struct mlx4_mr *mr);
 981 int mlx4_mr_free(struct mlx4_dev *dev, struct mlx4_mr *mr);
 982 int mlx4_mr_enable(struct mlx4_dev *dev, struct mlx4_mr *mr);
 983 int mlx4_mw_alloc(struct mlx4_dev *dev, u32 pd, enum mlx4_mw_type type,
 984                   struct mlx4_mw *mw);
 985 void mlx4_mw_free(struct mlx4_dev *dev, struct mlx4_mw *mw);
 986 int mlx4_mw_enable(struct mlx4_dev *dev, struct mlx4_mw *mw);
 987 int mlx4_write_mtt(struct mlx4_dev *dev, struct mlx4_mtt *mtt,
 988                    int start_index, int npages, u64 *page_list);
 989 int mlx4_buf_write_mtt(struct mlx4_dev *dev, struct mlx4_mtt *mtt,
 990                        struct mlx4_buf *buf, gfp_t gfp);
 991
 992 int mlx4_db_alloc(struct mlx4_dev *dev, struct mlx4_db *db, int order,
 993                   gfp_t gfp);
 994 void mlx4_db_free(struct mlx4_dev *dev, struct mlx4_db *db);
 995
 996 int mlx4_alloc_hwq_res(struct mlx4_dev *dev, struct mlx4_hwq_resources *wqres,
 997                        int size, int max_direct);
 998 void mlx4_free_hwq_res(struct mlx4_dev *mdev, struct mlx4_hwq_resources *wqres,
 999                        int size);
1000
1001 int mlx4_cq_alloc(struct mlx4_dev *dev, int nent, struct mlx4_mtt *mtt,
1002                   struct mlx4_uar *uar, u64 db_rec, struct mlx4_cq *cq,
1003                   unsigned vector, int collapsed, int timestamp_en);
1004 void mlx4_cq_free(struct mlx4_dev *dev, struct mlx4_cq *cq);
1005 int mlx4_qp_reserve_range(struct mlx4_dev *dev, int cnt, int align,
1006                           int *base, u8 flags);
1007 void mlx4_qp_release_range(struct mlx4_dev *dev, int base_qpn, int cnt);
1008
1009 int mlx4_qp_alloc(struct mlx4_dev *dev, int qpn, struct mlx4_qp *qp,
1010                   gfp_t gfp);
1011 void mlx4_qp_free(struct mlx4_dev *dev, struct mlx4_qp *qp);
1012
1013 int mlx4_srq_alloc(struct mlx4_dev *dev, u32 pdn, u32 cqn, u16 xrcdn,
1014                    struct mlx4_mtt *mtt, u64 db_rec, struct mlx4_srq *srq);
1015 void mlx4_srq_free(struct mlx4_dev *dev, struct mlx4_srq *srq);
1016 int mlx4_srq_arm(struct mlx4_dev *dev, struct mlx4_srq *srq, int limit_watermark);
1017 int mlx4_srq_query(struct mlx4_dev *dev, struct mlx4_srq *srq, int *limit_watermark);
1018
1019 int mlx4_INIT_PORT(struct mlx4_dev *dev, int port);
1020 int mlx4_CLOSE_PORT(struct mlx4_dev *dev, int port);
1021
1022 int mlx4_unicast_attach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
1023                         int block_mcast_loopback, enum mlx4_protocol prot);
1024 int mlx4_unicast_detach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
1025                         enum mlx4_protocol prot);
1026 int mlx4_multicast_attach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
1027                           u8 port, int block_mcast_loopback,
1028                           enum mlx4_protocol protocol, u64 *reg_id);
1029 int mlx4_multicast_detach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
1030                           enum mlx4_protocol protocol, u64 reg_id);
1031
1032 enum {
1033         MLX4_DOMAIN_UVERBS      = 0x1000,
1034         MLX4_DOMAIN_ETHTOOL     = 0x2000,
1035         MLX4_DOMAIN_RFS         = 0x3000,
1036         MLX4_DOMAIN_NIC    = 0x5000,
1037 };
1038
1039 enum mlx4_net_trans_rule_id {
1040         MLX4_NET_TRANS_RULE_ID_ETH = 0,
1041         MLX4_NET_TRANS_RULE_ID_IB,
1042         MLX4_NET_TRANS_RULE_ID_IPV6,
1043         MLX4_NET_TRANS_RULE_ID_IPV4,
1044         MLX4_NET_TRANS_RULE_ID_TCP,
1045         MLX4_NET_TRANS_RULE_ID_UDP,
1046         MLX4_NET_TRANS_RULE_ID_VXLAN,
1047         MLX4_NET_TRANS_RULE_NUM, /* should be last */
1048 };
1049
1050 extern const u16 __sw_id_hw[];
1051
1052 static inline int map_hw_to_sw_id(u16 header_id)
1053 {
1054
1055         int i;
1056         for (i = 0; i < MLX4_NET_TRANS_RULE_NUM; i++) {
1057                 if (header_id == __sw_id_hw[i])
1058                         return i;
1059         }
1060         return -EINVAL;
1061 }
1062
1063 enum mlx4_net_trans_promisc_mode {
1064         MLX4_FS_REGULAR = 1,
1065         MLX4_FS_ALL_DEFAULT,
1066         MLX4_FS_MC_DEFAULT,
1067         MLX4_FS_UC_SNIFFER,
1068         MLX4_FS_MC_SNIFFER,
1069         MLX4_FS_MODE_NUM, /* should be last */
1070 };
1071
1072 struct mlx4_spec_eth {
1073         u8      dst_mac[ETH_ALEN];
1074         u8      dst_mac_msk[ETH_ALEN];
1075         u8      src_mac[ETH_ALEN];
1076         u8      src_mac_msk[ETH_ALEN];
1077         u8      ether_type_enable;
1078         __be16  ether_type;
1079         __be16  vlan_id_msk;
1080         __be16  vlan_id;
1081 };
1082
1083 struct mlx4_spec_tcp_udp {
1084         __be16 dst_port;
1085         __be16 dst_port_msk;
1086         __be16 src_port;
1087         __be16 src_port_msk;
1088 };
1089
1090 struct mlx4_spec_ipv4 {
1091         __be32 dst_ip;
1092         __be32 dst_ip_msk;
1093         __be32 src_ip;
1094         __be32 src_ip_msk;
1095 };
1096
1097 struct mlx4_spec_ib {
1098         __be32  l3_qpn;
1099         __be32  qpn_msk;
1100         u8      dst_gid[16];
1101         u8      dst_gid_msk[16];
1102 };
1103
1104 struct mlx4_spec_vxlan {
1105         __be32 vni;
1106         __be32 vni_mask;
1107
1108 };
1109
1110 struct mlx4_spec_list {
1111         struct  list_head list;
1112         enum    mlx4_net_trans_rule_id id;
1113         union {
1114                 struct mlx4_spec_eth eth;
1115                 struct mlx4_spec_ib ib;
1116                 struct mlx4_spec_ipv4 ipv4;
1117                 struct mlx4_spec_tcp_udp tcp_udp;
1118                 struct mlx4_spec_vxlan vxlan;
1119         };
1120 };
1121
1122 enum mlx4_net_trans_hw_rule_queue {
1123         MLX4_NET_TRANS_Q_FIFO,
1124         MLX4_NET_TRANS_Q_LIFO,
1125 };
1126
1127 struct mlx4_net_trans_rule {
1128         struct  list_head list;
1129         enum    mlx4_net_trans_hw_rule_queue queue_mode;
1130         bool    exclusive;
1131         bool    allow_loopback;
1132         enum    mlx4_net_trans_promisc_mode promisc_mode;
1133         u8      port;
1134         u16     priority;
1135         u32     qpn;
1136 };
1137
1138 struct mlx4_net_trans_rule_hw_ctrl {
1139         __be16 prio;
1140         u8 type;
1141         u8 flags;
1142         u8 rsvd1;
1143         u8 funcid;
1144         u8 vep;
1145         u8 port;
1146         __be32 qpn;
1147         __be32 rsvd2;
1148 };
1149
1150 struct mlx4_net_trans_rule_hw_ib {
1151         u8 size;
1152         u8 rsvd1;
1153         __be16 id;
1154         u32 rsvd2;
1155         __be32 l3_qpn;
1156         __be32 qpn_mask;
1157         u8 dst_gid[16];
1158         u8 dst_gid_msk[16];
1159 } __packed;
1160
1161 struct mlx4_net_trans_rule_hw_eth {
1162         u8      size;
1163         u8      rsvd;
1164         __be16  id;
1165         u8      rsvd1[6];
1166         u8      dst_mac[6];
1167         u16     rsvd2;
1168         u8      dst_mac_msk[6];
1169         u16     rsvd3;
1170         u8      src_mac[6];
1171         u16     rsvd4;
1172         u8      src_mac_msk[6];
1173         u8      rsvd5;
1174         u8      ether_type_enable;
1175         __be16  ether_type;
1176         __be16  vlan_tag_msk;
1177         __be16  vlan_tag;
1178 } __packed;
1179
1180 struct mlx4_net_trans_rule_hw_tcp_udp {
1181         u8      size;
1182         u8      rsvd;
1183         __be16  id;
1184         __be16  rsvd1[3];
1185         __be16  dst_port;
1186         __be16  rsvd2;
1187         __be16  dst_port_msk;
1188         __be16  rsvd3;
1189         __be16  src_port;
1190         __be16  rsvd4;
1191         __be16  src_port_msk;
1192 } __packed;
1193
1194 struct mlx4_net_trans_rule_hw_ipv4 {
1195         u8      size;
1196         u8      rsvd;
1197         __be16  id;
1198         __be32  rsvd1;
1199         __be32  dst_ip;
1200         __be32  dst_ip_msk;
1201         __be32  src_ip;
1202         __be32  src_ip_msk;
1203 } __packed;
1204
1205 struct mlx4_net_trans_rule_hw_vxlan {
1206         u8      size;
1207         u8      rsvd;
1208         __be16  id;
1209         __be32  rsvd1;
1210         __be32  vni;
1211         __be32  vni_mask;
1212 } __packed;
1213
1214 struct _rule_hw {
1215         union {
1216                 struct {
1217                         u8 size;
1218                         u8 rsvd;
1219                         __be16 id;
1220                 };
1221                 struct mlx4_net_trans_rule_hw_eth eth;
1222                 struct mlx4_net_trans_rule_hw_ib ib;
1223                 struct mlx4_net_trans_rule_hw_ipv4 ipv4;
1224                 struct mlx4_net_trans_rule_hw_tcp_udp tcp_udp;
1225                 struct mlx4_net_trans_rule_hw_vxlan vxlan;
1226         };
1227 };
1228
1229 enum {
1230         VXLAN_STEER_BY_OUTER_MAC        = 1 << 0,
1231         VXLAN_STEER_BY_OUTER_VLAN       = 1 << 1,
1232         VXLAN_STEER_BY_VSID_VNI         = 1 << 2,
1233         VXLAN_STEER_BY_INNER_MAC        = 1 << 3,
1234         VXLAN_STEER_BY_INNER_VLAN       = 1 << 4,
1235 };
1236
1237
1238 int mlx4_flow_steer_promisc_add(struct mlx4_dev *dev, u8 port, u32 qpn,
1239                                 enum mlx4_net_trans_promisc_mode mode);
1240 int mlx4_flow_steer_promisc_remove(struct mlx4_dev *dev, u8 port,
1241                                    enum mlx4_net_trans_promisc_mode mode);
1242 int mlx4_multicast_promisc_add(struct mlx4_dev *dev, u32 qpn, u8 port);
1243 int mlx4_multicast_promisc_remove(struct mlx4_dev *dev, u32 qpn, u8 port);
1244 int mlx4_unicast_promisc_add(struct mlx4_dev *dev, u32 qpn, u8 port);
1245 int mlx4_unicast_promisc_remove(struct mlx4_dev *dev, u32 qpn, u8 port);
1246 int mlx4_SET_MCAST_FLTR(struct mlx4_dev *dev, u8 port, u64 mac, u64 clear, u8 mode);
1247
1248 int mlx4_register_mac(struct mlx4_dev *dev, u8 port, u64 mac);
1249 void mlx4_unregister_mac(struct mlx4_dev *dev, u8 port, u64 mac);
1250 int mlx4_get_base_qpn(struct mlx4_dev *dev, u8 port);
1251 int __mlx4_replace_mac(struct mlx4_dev *dev, u8 port, int qpn, u64 new_mac);
1252 void mlx4_set_stats_bitmap(struct mlx4_dev *dev, u64 *stats_bitmap);
1253 int mlx4_SET_PORT_general(struct mlx4_dev *dev, u8 port, int mtu,
1254                           u8 pptx, u8 pfctx, u8 pprx, u8 pfcrx);
1255 int mlx4_SET_PORT_qpn_calc(struct mlx4_dev *dev, u8 port, u32 base_qpn,
1256                            u8 promisc);
1257 int mlx4_SET_PORT_PRIO2TC(struct mlx4_dev *dev, u8 port, u8 *prio2tc);
1258 int mlx4_SET_PORT_SCHEDULER(struct mlx4_dev *dev, u8 port, u8 *tc_tx_bw,
1259                 u8 *pg, u16 *ratelimit);
1260 int mlx4_SET_PORT_VXLAN(struct mlx4_dev *dev, u8 port, u8 steering, int enable);
1261 int mlx4_find_cached_mac(struct mlx4_dev *dev, u8 port, u64 mac, int *idx);
1262 int mlx4_find_cached_vlan(struct mlx4_dev *dev, u8 port, u16 vid, int *idx);
1263 int mlx4_register_vlan(struct mlx4_dev *dev, u8 port, u16 vlan, int *index);
1264 void mlx4_unregister_vlan(struct mlx4_dev *dev, u8 port, u16 vlan);
1265
1266 int mlx4_map_phys_fmr(struct mlx4_dev *dev, struct mlx4_fmr *fmr, u64 *page_list,
1267                       int npages, u64 iova, u32 *lkey, u32 *rkey);
1268 int mlx4_fmr_alloc(struct mlx4_dev *dev, u32 pd, u32 access, int max_pages,
1269                    int max_maps, u8 page_shift, struct mlx4_fmr *fmr);
1270 int mlx4_fmr_enable(struct mlx4_dev *dev, struct mlx4_fmr *fmr);
1271 void mlx4_fmr_unmap(struct mlx4_dev *dev, struct mlx4_fmr *fmr,
1272                     u32 *lkey, u32 *rkey);
1273 int mlx4_fmr_free(struct mlx4_dev *dev, struct mlx4_fmr *fmr);
1274 int mlx4_SYNC_TPT(struct mlx4_dev *dev);
1275 int mlx4_test_interrupts(struct mlx4_dev *dev);
1276 int mlx4_assign_eq(struct mlx4_dev *dev, char *name, struct cpu_rmap *rmap,
1277                    int *vector);
1278 void mlx4_release_eq(struct mlx4_dev *dev, int vec);
1279
1280 int mlx4_eq_get_irq(struct mlx4_dev *dev, int vec);
1281
1282 int mlx4_get_phys_port_id(struct mlx4_dev *dev);
1283 int mlx4_wol_read(struct mlx4_dev *dev, u64 *config, int port);
1284 int mlx4_wol_write(struct mlx4_dev *dev, u64 config, int port);
1285
1286 int mlx4_counter_alloc(struct mlx4_dev *dev, u32 *idx);
1287 void mlx4_counter_free(struct mlx4_dev *dev, u32 idx);
1288
1289 int mlx4_flow_attach(struct mlx4_dev *dev,
1290                      struct mlx4_net_trans_rule *rule, u64 *reg_id);
1291 int mlx4_flow_detach(struct mlx4_dev *dev, u64 reg_id);
1292 int mlx4_map_sw_to_hw_steering_mode(struct mlx4_dev *dev,
1293                                     enum mlx4_net_trans_promisc_mode flow_type);
1294 int mlx4_map_sw_to_hw_steering_id(struct mlx4_dev *dev,
1295                                   enum mlx4_net_trans_rule_id id);
1296 int mlx4_hw_rule_sz(struct mlx4_dev *dev, enum mlx4_net_trans_rule_id id);
1297
1298 int mlx4_tunnel_steer_add(struct mlx4_dev *dev, unsigned char *addr,
1299                           int port, int qpn, u16 prio, u64 *reg_id);
1300
1301 void mlx4_sync_pkey_table(struct mlx4_dev *dev, int slave, int port,
1302                           int i, int val);
1303
1304 int mlx4_get_parav_qkey(struct mlx4_dev *dev, u32 qpn, u32 *qkey);
1305
1306 int mlx4_is_slave_active(struct mlx4_dev *dev, int slave);
1307 int mlx4_gen_pkey_eqe(struct mlx4_dev *dev, int slave, u8 port);
1308 int mlx4_gen_guid_change_eqe(struct mlx4_dev *dev, int slave, u8 port);
1309 int mlx4_gen_slaves_port_mgt_ev(struct mlx4_dev *dev, u8 port, int attr);
1310 int mlx4_gen_port_state_change_eqe(struct mlx4_dev *dev, int slave, u8 port, u8 port_subtype_change);
1311 enum slave_port_state mlx4_get_slave_port_state(struct mlx4_dev *dev, int slave, u8 port);
1312 int set_and_calc_slave_port_state(struct mlx4_dev *dev, int slave, u8 port, int event, enum slave_port_gen_event *gen_event);
1313
1314 void mlx4_put_slave_node_guid(struct mlx4_dev *dev, int slave, __be64 guid);
1315 __be64 mlx4_get_slave_node_guid(struct mlx4_dev *dev, int slave);
1316
1317 int mlx4_get_slave_from_roce_gid(struct mlx4_dev *dev, int port, u8 *gid,
1318                                  int *slave_id);
1319 int mlx4_get_roce_gid_from_slave(struct mlx4_dev *dev, int port, int slave_id,
1320                                  u8 *gid);
1321
1322 int mlx4_FLOW_STEERING_IB_UC_QP_RANGE(struct mlx4_dev *dev, u32 min_range_qpn,
1323                                       u32 max_range_qpn);
1324
1325 cycle_t mlx4_read_clock(struct mlx4_dev *dev);
1326
1327 struct mlx4_active_ports {
1328         DECLARE_BITMAP(ports, MLX4_MAX_PORTS);
1329 };
1330 /* Returns a bitmap of the physical ports which are assigned to slave */
1331 struct mlx4_active_ports mlx4_get_active_ports(struct mlx4_dev *dev, int slave);
1332
1333 /* Returns the physical port that represents the virtual port of the slave, */
1334 /* or a value < 0 in case of an error. If a slave has 2 ports, the identity */
1335 /* mapping is returned.                                                     */
1336 int mlx4_slave_convert_port(struct mlx4_dev *dev, int slave, int port);
1337
1338 struct mlx4_slaves_pport {
1339         DECLARE_BITMAP(slaves, MLX4_MFUNC_MAX);
1340 };
1341 /* Returns a bitmap of all slaves that are assigned to port. */
1342 struct mlx4_slaves_pport mlx4_phys_to_slaves_pport(struct mlx4_dev *dev,
1343                                                    int port);
1344
1345 /* Returns a bitmap of all slaves that are assigned exactly to all the */
1346 /* the ports that are set in crit_ports.                               */
1347 struct mlx4_slaves_pport mlx4_phys_to_slaves_pport_actv(
1348                 struct mlx4_dev *dev,
1349                 const struct mlx4_active_ports *crit_ports);
1350
1351 /* Returns the slave's virtual port that represents the physical port. */
1352 int mlx4_phys_to_slave_port(struct mlx4_dev *dev, int slave, int port);
1353
1354 int mlx4_get_base_gid_ix(struct mlx4_dev *dev, int slave, int port);
1355
1356 int mlx4_config_vxlan_port(struct mlx4_dev *dev, __be16 udp_port);
1357 int mlx4_vf_smi_enabled(struct mlx4_dev *dev, int slave, int port);
1358 int mlx4_vf_get_enable_smi_admin(struct mlx4_dev *dev, int slave, int port);
1359 int mlx4_vf_set_enable_smi_admin(struct mlx4_dev *dev, int slave, int port,
1360                                  int enable);
1361 int mlx4_mr_hw_get_mpt(struct mlx4_dev *dev, struct mlx4_mr *mmr,
1362                        struct mlx4_mpt_entry ***mpt_entry);
1363 int mlx4_mr_hw_write_mpt(struct mlx4_dev *dev, struct mlx4_mr *mmr,
1364                          struct mlx4_mpt_entry **mpt_entry);
1365 int mlx4_mr_hw_change_pd(struct mlx4_dev *dev, struct mlx4_mpt_entry *mpt_entry,
1366                          u32 pdn);
1367 int mlx4_mr_hw_change_access(struct mlx4_dev *dev,
1368                              struct mlx4_mpt_entry *mpt_entry,
1369                              u32 access);
1370 void mlx4_mr_hw_put_mpt(struct mlx4_dev *dev,
1371                         struct mlx4_mpt_entry **mpt_entry);
1372 void mlx4_mr_rereg_mem_cleanup(struct mlx4_dev *dev, struct mlx4_mr *mr);
1373 int mlx4_mr_rereg_mem_write(struct mlx4_dev *dev, struct mlx4_mr *mr,
1374                             u64 iova, u64 size, int npages,
1375                             int page_shift, struct mlx4_mpt_entry *mpt_entry);
1376
1377 int mlx4_get_module_info(struct mlx4_dev *dev, u8 port,
1378                          u16 offset, u16 size, u8 *data);
1379
1380 /* Returns true if running in low memory profile (kdump kernel) */
1381 static inline bool mlx4_low_memory_profile(void)
1382 {
1383         return is_kdump_kernel();
1384 }
1385
1386 /* ACCESS REG commands */
1387 enum mlx4_access_reg_method {
1388         MLX4_ACCESS_REG_QUERY = 0x1,
1389         MLX4_ACCESS_REG_WRITE = 0x2,
1390 };
1391
1392 /* ACCESS PTYS Reg command */
1393 enum mlx4_ptys_proto {
1394         MLX4_PTYS_IB = 1<<0,
1395         MLX4_PTYS_EN = 1<<2,
1396 };
1397
1398 struct mlx4_ptys_reg {
1399         u8 resrvd1;
1400         u8 local_port;
1401         u8 resrvd2;
1402         u8 proto_mask;
1403         __be32 resrvd3[2];
1404         __be32 eth_proto_cap;
1405         __be16 ib_width_cap;
1406         __be16 ib_speed_cap;
1407         __be32 resrvd4;
1408         __be32 eth_proto_admin;
1409         __be16 ib_width_admin;
1410         __be16 ib_speed_admin;
1411         __be32 resrvd5;
1412         __be32 eth_proto_oper;
1413         __be16 ib_width_oper;
1414         __be16 ib_speed_oper;
1415         __be32 resrvd6;
1416         __be32 eth_proto_lp_adv;
1417 } __packed;
1418
1419 int mlx4_ACCESS_PTYS_REG(struct mlx4_dev *dev,
1420                          enum mlx4_access_reg_method method,
1421                          struct mlx4_ptys_reg *ptys_reg);
1422
1423 #endif /* MLX4_DEVICE_H */