include/linux/mlx4/device.h

   1 /*
   2  * Copyright (c) 2006, 2007 Cisco Systems, Inc.  All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32
  33 #ifndef MLX4_DEVICE_H
  34 #define MLX4_DEVICE_H
  35
  36 #include <linux/if_ether.h>
  37 #include <linux/pci.h>
  38 #include <linux/completion.h>
  39 #include <linux/radix-tree.h>
  40 #include <linux/cpu_rmap.h>
  41 #include <linux/crash_dump.h>
  42
  43 #include <linux/atomic.h>
  44
  45 #include <linux/clocksource.h>
  46
  47 #define MAX_MSIX_P_PORT         17
  48 #define MAX_MSIX                64
  49 #define MSIX_LEGACY_SZ          4
  50 #define MIN_MSIX_P_PORT         5
  51
  52 #define MLX4_NUM_UP                     8
  53 #define MLX4_NUM_TC                     8
  54 #define MLX4_MAX_100M_UNITS_VAL         255     /*
  55                                                  * work around: can't set values
  56                                                  * greater then this value when
  57                                                  * using 100 Mbps units.
  58                                                  */
  59 #define MLX4_RATELIMIT_100M_UNITS       3       /* 100 Mbps */
  60 #define MLX4_RATELIMIT_1G_UNITS         4       /* 1 Gbps */
  61 #define MLX4_RATELIMIT_DEFAULT          0x00ff
  62
  63 #define MLX4_ROCE_MAX_GIDS      128
  64 #define MLX4_ROCE_PF_GIDS       16
  65
  66 enum {
  67         MLX4_FLAG_MSI_X         = 1 << 0,
  68         MLX4_FLAG_OLD_PORT_CMDS = 1 << 1,
  69         MLX4_FLAG_MASTER        = 1 << 2,
  70         MLX4_FLAG_SLAVE         = 1 << 3,
  71         MLX4_FLAG_SRIOV         = 1 << 4,
  72         MLX4_FLAG_OLD_REG_MAC   = 1 << 6,
  73 };
  74
  75 enum {
  76         MLX4_PORT_CAP_IS_SM     = 1 << 1,
  77         MLX4_PORT_CAP_DEV_MGMT_SUP = 1 << 19,
  78 };
  79
  80 enum {
  81         MLX4_MAX_PORTS          = 2,
  82         MLX4_MAX_PORT_PKEYS     = 128
  83 };
  84
  85 /* base qkey for use in sriov tunnel-qp/proxy-qp communication.
  86  * These qkeys must not be allowed for general use. This is a 64k range,
  87  * and to test for violation, we use the mask (protect against future chg).
  88  */
  89 #define MLX4_RESERVED_QKEY_BASE  (0xFFFF0000)
  90 #define MLX4_RESERVED_QKEY_MASK  (0xFFFF0000)
  91
  92 enum {
  93         MLX4_BOARD_ID_LEN = 64
  94 };
  95
  96 enum {
  97         MLX4_MAX_NUM_PF         = 16,
  98         MLX4_MAX_NUM_VF         = 126,
  99         MLX4_MAX_NUM_VF_P_PORT  = 64,
 100         MLX4_MFUNC_MAX          = 80,
 101         MLX4_MAX_EQ_NUM         = 1024,
 102         MLX4_MFUNC_EQ_NUM       = 4,
 103         MLX4_MFUNC_MAX_EQES     = 8,
 104         MLX4_MFUNC_EQE_MASK     = (MLX4_MFUNC_MAX_EQES - 1)
 105 };
 106
 107 /* Driver supports 3 diffrent device methods to manage traffic steering:
 108  *      -device managed - High level API for ib and eth flow steering. FW is
 109  *                        managing flow steering tables.
 110  *      - B0 steering mode - Common low level API for ib and (if supported) eth.
 111  *      - A0 steering mode - Limited low level API for eth. In case of IB,
 112  *                           B0 mode is in use.
 113  */
 114 enum {
 115         MLX4_STEERING_MODE_A0,
 116         MLX4_STEERING_MODE_B0,
 117         MLX4_STEERING_MODE_DEVICE_MANAGED
 118 };
 119
 120 static inline const char *mlx4_steering_mode_str(int steering_mode)
 121 {
 122         switch (steering_mode) {
 123         case MLX4_STEERING_MODE_A0:
 124                 return "A0 steering";
 125
 126         case MLX4_STEERING_MODE_B0:
 127                 return "B0 steering";
 128
 129         case MLX4_STEERING_MODE_DEVICE_MANAGED:
 130                 return "Device managed flow steering";
 131
 132         default:
 133                 return "Unrecognize steering mode";
 134         }
 135 }
 136
 137 enum {
 138         MLX4_TUNNEL_OFFLOAD_MODE_NONE,
 139         MLX4_TUNNEL_OFFLOAD_MODE_VXLAN
 140 };
 141
 142 enum {
 143         MLX4_DEV_CAP_FLAG_RC            = 1LL <<  0,
 144         MLX4_DEV_CAP_FLAG_UC            = 1LL <<  1,
 145         MLX4_DEV_CAP_FLAG_UD            = 1LL <<  2,
 146         MLX4_DEV_CAP_FLAG_XRC           = 1LL <<  3,
 147         MLX4_DEV_CAP_FLAG_SRQ           = 1LL <<  6,
 148         MLX4_DEV_CAP_FLAG_IPOIB_CSUM    = 1LL <<  7,
 149         MLX4_DEV_CAP_FLAG_BAD_PKEY_CNTR = 1LL <<  8,
 150         MLX4_DEV_CAP_FLAG_BAD_QKEY_CNTR = 1LL <<  9,
 151         MLX4_DEV_CAP_FLAG_DPDP          = 1LL << 12,
 152         MLX4_DEV_CAP_FLAG_BLH           = 1LL << 15,
 153         MLX4_DEV_CAP_FLAG_MEM_WINDOW    = 1LL << 16,
 154         MLX4_DEV_CAP_FLAG_APM           = 1LL << 17,
 155         MLX4_DEV_CAP_FLAG_ATOMIC        = 1LL << 18,
 156         MLX4_DEV_CAP_FLAG_RAW_MCAST     = 1LL << 19,
 157         MLX4_DEV_CAP_FLAG_UD_AV_PORT    = 1LL << 20,
 158         MLX4_DEV_CAP_FLAG_UD_MCAST      = 1LL << 21,
 159         MLX4_DEV_CAP_FLAG_IBOE          = 1LL << 30,
 160         MLX4_DEV_CAP_FLAG_UC_LOOPBACK   = 1LL << 32,
 161         MLX4_DEV_CAP_FLAG_FCS_KEEP      = 1LL << 34,
 162         MLX4_DEV_CAP_FLAG_WOL_PORT1     = 1LL << 37,
 163         MLX4_DEV_CAP_FLAG_WOL_PORT2     = 1LL << 38,
 164         MLX4_DEV_CAP_FLAG_UDP_RSS       = 1LL << 40,
 165         MLX4_DEV_CAP_FLAG_VEP_UC_STEER  = 1LL << 41,
 166         MLX4_DEV_CAP_FLAG_VEP_MC_STEER  = 1LL << 42,
 167         MLX4_DEV_CAP_FLAG_COUNTERS      = 1LL << 48,
 168         MLX4_DEV_CAP_FLAG_SET_ETH_SCHED = 1LL << 53,
 169         MLX4_DEV_CAP_FLAG_SENSE_SUPPORT = 1LL << 55,
 170         MLX4_DEV_CAP_FLAG_PORT_MNG_CHG_EV = 1LL << 59,
 171         MLX4_DEV_CAP_FLAG_64B_EQE       = 1LL << 61,
 172         MLX4_DEV_CAP_FLAG_64B_CQE       = 1LL << 62
 173 };
 174
 175 enum {
 176         MLX4_DEV_CAP_FLAG2_RSS                  = 1LL <<  0,
 177         MLX4_DEV_CAP_FLAG2_RSS_TOP              = 1LL <<  1,
 178         MLX4_DEV_CAP_FLAG2_RSS_XOR              = 1LL <<  2,
 179         MLX4_DEV_CAP_FLAG2_FS_EN                = 1LL <<  3,
 180         MLX4_DEV_CAP_FLAG2_REASSIGN_MAC_EN      = 1LL <<  4,
 181         MLX4_DEV_CAP_FLAG2_TS                   = 1LL <<  5,
 182         MLX4_DEV_CAP_FLAG2_VLAN_CONTROL         = 1LL <<  6,
 183         MLX4_DEV_CAP_FLAG2_FSM                  = 1LL <<  7,
 184         MLX4_DEV_CAP_FLAG2_UPDATE_QP            = 1LL <<  8,
 185         MLX4_DEV_CAP_FLAG2_DMFS_IPOIB           = 1LL <<  9,
 186         MLX4_DEV_CAP_FLAG2_VXLAN_OFFLOADS       = 1LL <<  10,
 187         MLX4_DEV_CAP_FLAG2_MAD_DEMUX            = 1LL <<  11,
 188         MLX4_DEV_CAP_FLAG2_CQE_STRIDE           = 1LL <<  12,
 189         MLX4_DEV_CAP_FLAG2_EQE_STRIDE           = 1LL <<  13,
 190         MLX4_DEV_CAP_FLAG2_ETH_PROT_CTRL        = 1LL <<  14,
 191         MLX4_DEV_CAP_FLAG2_ETH_BACKPL_AN_REP    = 1LL <<  15,
 192         MLX4_DEV_CAP_FLAG2_CONFIG_DEV           = 1LL <<  16,
 193         MLX4_DEV_CAP_FLAG2_SYS_EQS              = 1LL <<  17,
 194         MLX4_DEV_CAP_FLAG2_80_VFS               = 1LL <<  18
 195 };
 196
 197 enum {
 198         MLX4_DEV_CAP_64B_EQE_ENABLED    = 1LL << 0,
 199         MLX4_DEV_CAP_64B_CQE_ENABLED    = 1LL << 1,
 200         MLX4_DEV_CAP_CQE_STRIDE_ENABLED = 1LL << 2,
 201         MLX4_DEV_CAP_EQE_STRIDE_ENABLED = 1LL << 3
 202 };
 203
 204 enum {
 205         MLX4_USER_DEV_CAP_LARGE_CQE     = 1L << 0
 206 };
 207
 208 enum {
 209         MLX4_FUNC_CAP_64B_EQE_CQE       = 1L << 0,
 210         MLX4_FUNC_CAP_EQE_CQE_STRIDE    = 1L << 1
 211 };
 212
 213
 214 #define MLX4_ATTR_EXTENDED_PORT_INFO    cpu_to_be16(0xff90)
 215
 216 enum {
 217         MLX4_BMME_FLAG_WIN_TYPE_2B      = 1 <<  1,
 218         MLX4_BMME_FLAG_LOCAL_INV        = 1 <<  6,
 219         MLX4_BMME_FLAG_REMOTE_INV       = 1 <<  7,
 220         MLX4_BMME_FLAG_TYPE_2_WIN       = 1 <<  9,
 221         MLX4_BMME_FLAG_RESERVED_LKEY    = 1 << 10,
 222         MLX4_BMME_FLAG_FAST_REG_WR      = 1 << 11,
 223         MLX4_BMME_FLAG_VSD_INIT2RTR     = 1 << 28,
 224 };
 225
 226 enum mlx4_event {
 227         MLX4_EVENT_TYPE_COMP               = 0x00,
 228         MLX4_EVENT_TYPE_PATH_MIG           = 0x01,
 229         MLX4_EVENT_TYPE_COMM_EST           = 0x02,
 230         MLX4_EVENT_TYPE_SQ_DRAINED         = 0x03,
 231         MLX4_EVENT_TYPE_SRQ_QP_LAST_WQE    = 0x13,
 232         MLX4_EVENT_TYPE_SRQ_LIMIT          = 0x14,
 233         MLX4_EVENT_TYPE_CQ_ERROR           = 0x04,
 234         MLX4_EVENT_TYPE_WQ_CATAS_ERROR     = 0x05,
 235         MLX4_EVENT_TYPE_EEC_CATAS_ERROR    = 0x06,
 236         MLX4_EVENT_TYPE_PATH_MIG_FAILED    = 0x07,
 237         MLX4_EVENT_TYPE_WQ_INVAL_REQ_ERROR = 0x10,
 238         MLX4_EVENT_TYPE_WQ_ACCESS_ERROR    = 0x11,
 239         MLX4_EVENT_TYPE_SRQ_CATAS_ERROR    = 0x12,
 240         MLX4_EVENT_TYPE_LOCAL_CATAS_ERROR  = 0x08,
 241         MLX4_EVENT_TYPE_PORT_CHANGE        = 0x09,
 242         MLX4_EVENT_TYPE_EQ_OVERFLOW        = 0x0f,
 243         MLX4_EVENT_TYPE_ECC_DETECT         = 0x0e,
 244         MLX4_EVENT_TYPE_CMD                = 0x0a,
 245         MLX4_EVENT_TYPE_VEP_UPDATE         = 0x19,
 246         MLX4_EVENT_TYPE_COMM_CHANNEL       = 0x18,
 247         MLX4_EVENT_TYPE_OP_REQUIRED        = 0x1a,
 248         MLX4_EVENT_TYPE_FATAL_WARNING      = 0x1b,
 249         MLX4_EVENT_TYPE_FLR_EVENT          = 0x1c,
 250         MLX4_EVENT_TYPE_PORT_MNG_CHG_EVENT = 0x1d,
 251         MLX4_EVENT_TYPE_NONE               = 0xff,
 252 };
 253
 254 enum {
 255         MLX4_PORT_CHANGE_SUBTYPE_DOWN   = 1,
 256         MLX4_PORT_CHANGE_SUBTYPE_ACTIVE = 4
 257 };
 258
 259 enum {
 260         MLX4_FATAL_WARNING_SUBTYPE_WARMING = 0,
 261 };
 262
 263 enum slave_port_state {
 264         SLAVE_PORT_DOWN = 0,
 265         SLAVE_PENDING_UP,
 266         SLAVE_PORT_UP,
 267 };
 268
 269 enum slave_port_gen_event {
 270         SLAVE_PORT_GEN_EVENT_DOWN = 0,
 271         SLAVE_PORT_GEN_EVENT_UP,
 272         SLAVE_PORT_GEN_EVENT_NONE,
 273 };
 274
 275 enum slave_port_state_event {
 276         MLX4_PORT_STATE_DEV_EVENT_PORT_DOWN,
 277         MLX4_PORT_STATE_DEV_EVENT_PORT_UP,
 278         MLX4_PORT_STATE_IB_PORT_STATE_EVENT_GID_VALID,
 279         MLX4_PORT_STATE_IB_EVENT_GID_INVALID,
 280 };
 281
 282 enum {
 283         MLX4_PERM_LOCAL_READ    = 1 << 10,
 284         MLX4_PERM_LOCAL_WRITE   = 1 << 11,
 285         MLX4_PERM_REMOTE_READ   = 1 << 12,
 286         MLX4_PERM_REMOTE_WRITE  = 1 << 13,
 287         MLX4_PERM_ATOMIC        = 1 << 14,
 288         MLX4_PERM_BIND_MW       = 1 << 15,
 289         MLX4_PERM_MASK          = 0xFC00
 290 };
 291
 292 enum {
 293         MLX4_OPCODE_NOP                 = 0x00,
 294         MLX4_OPCODE_SEND_INVAL          = 0x01,
 295         MLX4_OPCODE_RDMA_WRITE          = 0x08,
 296         MLX4_OPCODE_RDMA_WRITE_IMM      = 0x09,
 297         MLX4_OPCODE_SEND                = 0x0a,
 298         MLX4_OPCODE_SEND_IMM            = 0x0b,
 299         MLX4_OPCODE_LSO                 = 0x0e,
 300         MLX4_OPCODE_RDMA_READ           = 0x10,
 301         MLX4_OPCODE_ATOMIC_CS           = 0x11,
 302         MLX4_OPCODE_ATOMIC_FA           = 0x12,
 303         MLX4_OPCODE_MASKED_ATOMIC_CS    = 0x14,
 304         MLX4_OPCODE_MASKED_ATOMIC_FA    = 0x15,
 305         MLX4_OPCODE_BIND_MW             = 0x18,
 306         MLX4_OPCODE_FMR                 = 0x19,
 307         MLX4_OPCODE_LOCAL_INVAL         = 0x1b,
 308         MLX4_OPCODE_CONFIG_CMD          = 0x1f,
 309
 310         MLX4_RECV_OPCODE_RDMA_WRITE_IMM = 0x00,
 311         MLX4_RECV_OPCODE_SEND           = 0x01,
 312         MLX4_RECV_OPCODE_SEND_IMM       = 0x02,
 313         MLX4_RECV_OPCODE_SEND_INVAL     = 0x03,
 314
 315         MLX4_CQE_OPCODE_ERROR           = 0x1e,
 316         MLX4_CQE_OPCODE_RESIZE          = 0x16,
 317 };
 318
 319 enum {
 320         MLX4_STAT_RATE_OFFSET   = 5
 321 };
 322
 323 enum mlx4_protocol {
 324         MLX4_PROT_IB_IPV6 = 0,
 325         MLX4_PROT_ETH,
 326         MLX4_PROT_IB_IPV4,
 327         MLX4_PROT_FCOE
 328 };
 329
 330 enum {
 331         MLX4_MTT_FLAG_PRESENT           = 1
 332 };
 333
 334 enum mlx4_qp_region {
 335         MLX4_QP_REGION_FW = 0,
 336         MLX4_QP_REGION_ETH_ADDR,
 337         MLX4_QP_REGION_FC_ADDR,
 338         MLX4_QP_REGION_FC_EXCH,
 339         MLX4_NUM_QP_REGION
 340 };
 341
 342 enum mlx4_port_type {
 343         MLX4_PORT_TYPE_NONE     = 0,
 344         MLX4_PORT_TYPE_IB       = 1,
 345         MLX4_PORT_TYPE_ETH      = 2,
 346         MLX4_PORT_TYPE_AUTO     = 3
 347 };
 348
 349 enum mlx4_special_vlan_idx {
 350         MLX4_NO_VLAN_IDX        = 0,
 351         MLX4_VLAN_MISS_IDX,
 352         MLX4_VLAN_REGULAR
 353 };
 354
 355 enum mlx4_steer_type {
 356         MLX4_MC_STEER = 0,
 357         MLX4_UC_STEER,
 358         MLX4_NUM_STEERS
 359 };
 360
 361 enum {
 362         MLX4_NUM_FEXCH          = 64 * 1024,
 363 };
 364
 365 enum {
 366         MLX4_MAX_FAST_REG_PAGES = 511,
 367 };
 368
 369 enum {
 370         MLX4_DEV_PMC_SUBTYPE_GUID_INFO   = 0x14,
 371         MLX4_DEV_PMC_SUBTYPE_PORT_INFO   = 0x15,
 372         MLX4_DEV_PMC_SUBTYPE_PKEY_TABLE  = 0x16,
 373 };
 374
 375 /* Port mgmt change event handling */
 376 enum {
 377         MLX4_EQ_PORT_INFO_MSTR_SM_LID_CHANGE_MASK       = 1 << 0,
 378         MLX4_EQ_PORT_INFO_GID_PFX_CHANGE_MASK           = 1 << 1,
 379         MLX4_EQ_PORT_INFO_LID_CHANGE_MASK               = 1 << 2,
 380         MLX4_EQ_PORT_INFO_CLIENT_REREG_MASK             = 1 << 3,
 381         MLX4_EQ_PORT_INFO_MSTR_SM_SL_CHANGE_MASK        = 1 << 4,
 382 };
 383
 384 #define MSTR_SM_CHANGE_MASK (MLX4_EQ_PORT_INFO_MSTR_SM_SL_CHANGE_MASK | \
 385                              MLX4_EQ_PORT_INFO_MSTR_SM_LID_CHANGE_MASK)
 386
 387 enum mlx4_module_id {
 388         MLX4_MODULE_ID_SFP              = 0x3,
 389         MLX4_MODULE_ID_QSFP             = 0xC,
 390         MLX4_MODULE_ID_QSFP_PLUS        = 0xD,
 391         MLX4_MODULE_ID_QSFP28           = 0x11,
 392 };
 393
 394 static inline u64 mlx4_fw_ver(u64 major, u64 minor, u64 subminor)
 395 {
 396         return (major << 32) | (minor << 16) | subminor;
 397 }
 398
 399 struct mlx4_phys_caps {
 400         u32                     gid_phys_table_len[MLX4_MAX_PORTS + 1];
 401         u32                     pkey_phys_table_len[MLX4_MAX_PORTS + 1];
 402         u32                     num_phys_eqs;
 403         u32                     base_sqpn;
 404         u32                     base_proxy_sqpn;
 405         u32                     base_tunnel_sqpn;
 406 };
 407
 408 struct mlx4_caps {
 409         u64                     fw_ver;
 410         u32                     function;
 411         int                     num_ports;
 412         int                     vl_cap[MLX4_MAX_PORTS + 1];
 413         int                     ib_mtu_cap[MLX4_MAX_PORTS + 1];
 414         __be32                  ib_port_def_cap[MLX4_MAX_PORTS + 1];
 415         u64                     def_mac[MLX4_MAX_PORTS + 1];
 416         int                     eth_mtu_cap[MLX4_MAX_PORTS + 1];
 417         int                     gid_table_len[MLX4_MAX_PORTS + 1];
 418         int                     pkey_table_len[MLX4_MAX_PORTS + 1];
 419         int                     trans_type[MLX4_MAX_PORTS + 1];
 420         int                     vendor_oui[MLX4_MAX_PORTS + 1];
 421         int                     wavelength[MLX4_MAX_PORTS + 1];
 422         u64                     trans_code[MLX4_MAX_PORTS + 1];
 423         int                     local_ca_ack_delay;
 424         int                     num_uars;
 425         u32                     uar_page_size;
 426         int                     bf_reg_size;
 427         int                     bf_regs_per_page;
 428         int                     max_sq_sg;
 429         int                     max_rq_sg;
 430         int                     num_qps;
 431         int                     max_wqes;
 432         int                     max_sq_desc_sz;
 433         int                     max_rq_desc_sz;
 434         int                     max_qp_init_rdma;
 435         int                     max_qp_dest_rdma;
 436         u32                     *qp0_qkey;
 437         u32                     *qp0_proxy;
 438         u32                     *qp1_proxy;
 439         u32                     *qp0_tunnel;
 440         u32                     *qp1_tunnel;
 441         int                     num_srqs;
 442         int                     max_srq_wqes;
 443         int                     max_srq_sge;
 444         int                     reserved_srqs;
 445         int                     num_cqs;
 446         int                     max_cqes;
 447         int                     reserved_cqs;
 448         int                     num_sys_eqs;
 449         int                     num_eqs;
 450         int                     reserved_eqs;
 451         int                     num_comp_vectors;
 452         int                     comp_pool;
 453         int                     num_mpts;
 454         int                     max_fmr_maps;
 455         int                     num_mtts;
 456         int                     fmr_reserved_mtts;
 457         int                     reserved_mtts;
 458         int                     reserved_mrws;
 459         int                     reserved_uars;
 460         int                     num_mgms;
 461         int                     num_amgms;
 462         int                     reserved_mcgs;
 463         int                     num_qp_per_mgm;
 464         int                     steering_mode;
 465         int                     fs_log_max_ucast_qp_range_size;
 466         int                     num_pds;
 467         int                     reserved_pds;
 468         int                     max_xrcds;
 469         int                     reserved_xrcds;
 470         int                     mtt_entry_sz;
 471         u32                     max_msg_sz;
 472         u32                     page_size_cap;
 473         u64                     flags;
 474         u64                     flags2;
 475         u32                     bmme_flags;
 476         u32                     reserved_lkey;
 477         u16                     stat_rate_support;
 478         u8                      port_width_cap[MLX4_MAX_PORTS + 1];
 479         int                     max_gso_sz;
 480         int                     max_rss_tbl_sz;
 481         int                     reserved_qps_cnt[MLX4_NUM_QP_REGION];
 482         int                     reserved_qps;
 483         int                     reserved_qps_base[MLX4_NUM_QP_REGION];
 484         int                     log_num_macs;
 485         int                     log_num_vlans;
 486         enum mlx4_port_type     port_type[MLX4_MAX_PORTS + 1];
 487         u8                      supported_type[MLX4_MAX_PORTS + 1];
 488         u8                      suggested_type[MLX4_MAX_PORTS + 1];
 489         u8                      default_sense[MLX4_MAX_PORTS + 1];
 490         u32                     port_mask[MLX4_MAX_PORTS + 1];
 491         enum mlx4_port_type     possible_type[MLX4_MAX_PORTS + 1];
 492         u32                     max_counters;
 493         u8                      port_ib_mtu[MLX4_MAX_PORTS + 1];
 494         u16                     sqp_demux;
 495         u32                     eqe_size;
 496         u32                     cqe_size;
 497         u8                      eqe_factor;
 498         u32                     userspace_caps; /* userspace must be aware of these */
 499         u32                     function_caps;  /* VFs must be aware of these */
 500         u16                     hca_core_clock;
 501         u64                     phys_port_id[MLX4_MAX_PORTS + 1];
 502         int                     tunnel_offload_mode;
 503         u8                      rx_checksum_flags_port[MLX4_MAX_PORTS + 1];
 504 };
 505
 506 struct mlx4_buf_list {
 507         void                   *buf;
 508         dma_addr_t              map;
 509 };
 510
 511 struct mlx4_buf {
 512         struct mlx4_buf_list    direct;
 513         struct mlx4_buf_list   *page_list;
 514         int                     nbufs;
 515         int                     npages;
 516         int                     page_shift;
 517 };
 518
 519 struct mlx4_mtt {
 520         u32                     offset;
 521         int                     order;
 522         int                     page_shift;
 523 };
 524
 525 enum {
 526         MLX4_DB_PER_PAGE = PAGE_SIZE / 4
 527 };
 528
 529 struct mlx4_db_pgdir {
 530         struct list_head        list;
 531         DECLARE_BITMAP(order0, MLX4_DB_PER_PAGE);
 532         DECLARE_BITMAP(order1, MLX4_DB_PER_PAGE / 2);
 533         unsigned long          *bits[2];
 534         __be32                 *db_page;
 535         dma_addr_t              db_dma;
 536 };
 537
 538 struct mlx4_ib_user_db_page;
 539
 540 struct mlx4_db {
 541         __be32                  *db;
 542         union {
 543                 struct mlx4_db_pgdir            *pgdir;
 544                 struct mlx4_ib_user_db_page     *user_page;
 545         }                       u;
 546         dma_addr_t              dma;
 547         int                     index;
 548         int                     order;
 549 };
 550
 551 struct mlx4_hwq_resources {
 552         struct mlx4_db          db;
 553         struct mlx4_mtt         mtt;
 554         struct mlx4_buf         buf;
 555 };
 556
 557 struct mlx4_mr {
 558         struct mlx4_mtt         mtt;
 559         u64                     iova;
 560         u64                     size;
 561         u32                     key;
 562         u32                     pd;
 563         u32                     access;
 564         int                     enabled;
 565 };
 566
 567 enum mlx4_mw_type {
 568         MLX4_MW_TYPE_1 = 1,
 569         MLX4_MW_TYPE_2 = 2,
 570 };
 571
 572 struct mlx4_mw {
 573         u32                     key;
 574         u32                     pd;
 575         enum mlx4_mw_type       type;
 576         int                     enabled;
 577 };
 578
 579 struct mlx4_fmr {
 580         struct mlx4_mr          mr;
 581         struct mlx4_mpt_entry  *mpt;
 582         __be64                 *mtts;
 583         dma_addr_t              dma_handle;
 584         int                     max_pages;
 585         int                     max_maps;
 586         int                     maps;
 587         u8                      page_shift;
 588 };
 589
 590 struct mlx4_uar {
 591         unsigned long           pfn;
 592         int                     index;
 593         struct list_head        bf_list;
 594         unsigned                free_bf_bmap;
 595         void __iomem           *map;
 596         void __iomem           *bf_map;
 597 };
 598
 599 struct mlx4_bf {
 600         unsigned int            offset;
 601         int                     buf_size;
 602         struct mlx4_uar        *uar;
 603         void __iomem           *reg;
 604 };
 605
 606 struct mlx4_cq {
 607         void (*comp)            (struct mlx4_cq *);
 608         void (*event)           (struct mlx4_cq *, enum mlx4_event);
 609
 610         struct mlx4_uar        *uar;
 611
 612         u32                     cons_index;
 613
 614         u16                     irq;
 615         __be32                 *set_ci_db;
 616         __be32                 *arm_db;
 617         int                     arm_sn;
 618
 619         int                     cqn;
 620         unsigned                vector;
 621
 622         atomic_t                refcount;
 623         struct completion       free;
 624 };
 625
 626 struct mlx4_qp {
 627         void (*event)           (struct mlx4_qp *, enum mlx4_event);
 628
 629         int                     qpn;
 630
 631         atomic_t                refcount;
 632         struct completion       free;
 633 };
 634
 635 struct mlx4_srq {
 636         void (*event)           (struct mlx4_srq *, enum mlx4_event);
 637
 638         int                     srqn;
 639         int                     max;
 640         int                     max_gs;
 641         int                     wqe_shift;
 642
 643         atomic_t                refcount;
 644         struct completion       free;
 645 };
 646
 647 struct mlx4_av {
 648         __be32                  port_pd;
 649         u8                      reserved1;
 650         u8                      g_slid;
 651         __be16                  dlid;
 652         u8                      reserved2;
 653         u8                      gid_index;
 654         u8                      stat_rate;
 655         u8                      hop_limit;
 656         __be32                  sl_tclass_flowlabel;
 657         u8                      dgid[16];
 658 };
 659
 660 struct mlx4_eth_av {
 661         __be32          port_pd;
 662         u8              reserved1;
 663         u8              smac_idx;
 664         u16             reserved2;
 665         u8              reserved3;
 666         u8              gid_index;
 667         u8              stat_rate;
 668         u8              hop_limit;
 669         __be32          sl_tclass_flowlabel;
 670         u8              dgid[16];
 671         u8              s_mac[6];
 672         u8              reserved4[2];
 673         __be16          vlan;
 674         u8              mac[ETH_ALEN];
 675 };
 676
 677 union mlx4_ext_av {
 678         struct mlx4_av          ib;
 679         struct mlx4_eth_av      eth;
 680 };
 681
 682 struct mlx4_counter {
 683         u8      reserved1[3];
 684         u8      counter_mode;
 685         __be32  num_ifc;
 686         u32     reserved2[2];
 687         __be64  rx_frames;
 688         __be64  rx_bytes;
 689         __be64  tx_frames;
 690         __be64  tx_bytes;
 691 };
 692
 693 struct mlx4_quotas {
 694         int qp;
 695         int cq;
 696         int srq;
 697         int mpt;
 698         int mtt;
 699         int counter;
 700         int xrcd;
 701 };
 702
 703 struct mlx4_vf_dev {
 704         u8                      min_port;
 705         u8                      n_ports;
 706 };
 707
 708 struct mlx4_dev {
 709         struct pci_dev         *pdev;
 710         unsigned long           flags;
 711         unsigned long           num_slaves;
 712         struct mlx4_caps        caps;
 713         struct mlx4_phys_caps   phys_caps;
 714         struct mlx4_quotas      quotas;
 715         struct radix_tree_root  qp_table_tree;
 716         u8                      rev_id;
 717         char                    board_id[MLX4_BOARD_ID_LEN];
 718         int                     num_vfs;
 719         int                     numa_node;
 720         int                     oper_log_mgm_entry_size;
 721         u64                     regid_promisc_array[MLX4_MAX_PORTS + 1];
 722         u64                     regid_allmulti_array[MLX4_MAX_PORTS + 1];
 723         struct mlx4_vf_dev     *dev_vfs;
 724         int                     nvfs[MLX4_MAX_PORTS + 1];
 725 };
 726
 727 struct mlx4_eqe {
 728         u8                      reserved1;
 729         u8                      type;
 730         u8                      reserved2;
 731         u8                      subtype;
 732         union {
 733                 u32             raw[6];
 734                 struct {
 735                         __be32  cqn;
 736                 } __packed comp;
 737                 struct {
 738                         u16     reserved1;
 739                         __be16  token;
 740                         u32     reserved2;
 741                         u8      reserved3[3];
 742                         u8      status;
 743                         __be64  out_param;
 744                 } __packed cmd;
 745                 struct {
 746                         __be32  qpn;
 747                 } __packed qp;
 748                 struct {
 749                         __be32  srqn;
 750                 } __packed srq;
 751                 struct {
 752                         __be32  cqn;
 753                         u32     reserved1;
 754                         u8      reserved2[3];
 755                         u8      syndrome;
 756                 } __packed cq_err;
 757                 struct {
 758                         u32     reserved1[2];
 759                         __be32  port;
 760                 } __packed port_change;
 761                 struct {
 762                         #define COMM_CHANNEL_BIT_ARRAY_SIZE     4
 763                         u32 reserved;
 764                         u32 bit_vec[COMM_CHANNEL_BIT_ARRAY_SIZE];
 765                 } __packed comm_channel_arm;
 766                 struct {
 767                         u8      port;
 768                         u8      reserved[3];
 769                         __be64  mac;
 770                 } __packed mac_update;
 771                 struct {
 772                         __be32  slave_id;
 773                 } __packed flr_event;
 774                 struct {
 775                         __be16  current_temperature;
 776                         __be16  warning_threshold;
 777                 } __packed warming;
 778                 struct {
 779                         u8 reserved[3];
 780                         u8 port;
 781                         union {
 782                                 struct {
 783                                         __be16 mstr_sm_lid;
 784                                         __be16 port_lid;
 785                                         __be32 changed_attr;
 786                                         u8 reserved[3];
 787                                         u8 mstr_sm_sl;
 788                                         __be64 gid_prefix;
 789                                 } __packed port_info;
 790                                 struct {
 791                                         __be32 block_ptr;
 792                                         __be32 tbl_entries_mask;
 793                                 } __packed tbl_change_info;
 794                         } params;
 795                 } __packed port_mgmt_change;
 796         }                       event;
 797         u8                      slave_id;
 798         u8                      reserved3[2];
 799         u8                      owner;
 800 } __packed;
 801
 802 struct mlx4_init_port_param {
 803         int                     set_guid0;
 804         int                     set_node_guid;
 805         int                     set_si_guid;
 806         u16                     mtu;
 807         int                     port_width_cap;
 808         u16                     vl_cap;
 809         u16                     max_gid;
 810         u16                     max_pkey;
 811         u64                     guid0;
 812         u64                     node_guid;
 813         u64                     si_guid;
 814 };
 815
 816 #define MAD_IFC_DATA_SZ 192
 817 /* MAD IFC Mailbox */
 818 struct mlx4_mad_ifc {
 819         u8      base_version;
 820         u8      mgmt_class;
 821         u8      class_version;
 822         u8      method;
 823         __be16  status;
 824         __be16  class_specific;
 825         __be64  tid;
 826         __be16  attr_id;
 827         __be16  resv;
 828         __be32  attr_mod;
 829         __be64  mkey;
 830         __be16  dr_slid;
 831         __be16  dr_dlid;
 832         u8      reserved[28];
 833         u8      data[MAD_IFC_DATA_SZ];
 834 } __packed;
 835
 836 #define mlx4_foreach_port(port, dev, type)                              \
 837         for ((port) = 1; (port) <= (dev)->caps.num_ports; (port)++)     \
 838                 if ((type) == (dev)->caps.port_mask[(port)])
 839
 840 #define mlx4_foreach_non_ib_transport_port(port, dev)                     \
 841         for ((port) = 1; (port) <= (dev)->caps.num_ports; (port)++)       \
 842                 if (((dev)->caps.port_mask[port] != MLX4_PORT_TYPE_IB))
 843
 844 #define mlx4_foreach_ib_transport_port(port, dev)                         \
 845         for ((port) = 1; (port) <= (dev)->caps.num_ports; (port)++)       \
 846                 if (((dev)->caps.port_mask[port] == MLX4_PORT_TYPE_IB) || \
 847                         ((dev)->caps.flags & MLX4_DEV_CAP_FLAG_IBOE))
 848
 849 #define MLX4_INVALID_SLAVE_ID   0xFF
 850
 851 void handle_port_mgmt_change_event(struct work_struct *work);
 852
 853 static inline int mlx4_master_func_num(struct mlx4_dev *dev)
 854 {
 855         return dev->caps.function;
 856 }
 857
 858 static inline int mlx4_is_master(struct mlx4_dev *dev)
 859 {
 860         return dev->flags & MLX4_FLAG_MASTER;
 861 }
 862
 863 static inline int mlx4_num_reserved_sqps(struct mlx4_dev *dev)
 864 {
 865         return dev->phys_caps.base_sqpn + 8 +
 866                 16 * MLX4_MFUNC_MAX * !!mlx4_is_master(dev);
 867 }
 868
 869 static inline int mlx4_is_qp_reserved(struct mlx4_dev *dev, u32 qpn)
 870 {
 871         return (qpn < dev->phys_caps.base_sqpn + 8 +
 872                 16 * MLX4_MFUNC_MAX * !!mlx4_is_master(dev));
 873 }
 874
 875 static inline int mlx4_is_guest_proxy(struct mlx4_dev *dev, int slave, u32 qpn)
 876 {
 877         int guest_proxy_base = dev->phys_caps.base_proxy_sqpn + slave * 8;
 878
 879         if (qpn >= guest_proxy_base && qpn < guest_proxy_base + 8)
 880                 return 1;
 881
 882         return 0;
 883 }
 884
 885 static inline int mlx4_is_mfunc(struct mlx4_dev *dev)
 886 {
 887         return dev->flags & (MLX4_FLAG_SLAVE | MLX4_FLAG_MASTER);
 888 }
 889
 890 static inline int mlx4_is_slave(struct mlx4_dev *dev)
 891 {
 892         return dev->flags & MLX4_FLAG_SLAVE;
 893 }
 894
 895 int mlx4_buf_alloc(struct mlx4_dev *dev, int size, int max_direct,
 896                    struct mlx4_buf *buf, gfp_t gfp);
 897 void mlx4_buf_free(struct mlx4_dev *dev, int size, struct mlx4_buf *buf);
 898 static inline void *mlx4_buf_offset(struct mlx4_buf *buf, int offset)
 899 {
 900         if (BITS_PER_LONG == 64 || buf->nbufs == 1)
 901                 return buf->direct.buf + offset;
 902         else
 903                 return buf->page_list[offset >> PAGE_SHIFT].buf +
 904                         (offset & (PAGE_SIZE - 1));
 905 }
 906
 907 int mlx4_pd_alloc(struct mlx4_dev *dev, u32 *pdn);
 908 void mlx4_pd_free(struct mlx4_dev *dev, u32 pdn);
 909 int mlx4_xrcd_alloc(struct mlx4_dev *dev, u32 *xrcdn);
 910 void mlx4_xrcd_free(struct mlx4_dev *dev, u32 xrcdn);
 911
 912 int mlx4_uar_alloc(struct mlx4_dev *dev, struct mlx4_uar *uar);
 913 void mlx4_uar_free(struct mlx4_dev *dev, struct mlx4_uar *uar);
 914 int mlx4_bf_alloc(struct mlx4_dev *dev, struct mlx4_bf *bf, int node);
 915 void mlx4_bf_free(struct mlx4_dev *dev, struct mlx4_bf *bf);
 916
 917 int mlx4_mtt_init(struct mlx4_dev *dev, int npages, int page_shift,
 918                   struct mlx4_mtt *mtt);
 919 void mlx4_mtt_cleanup(struct mlx4_dev *dev, struct mlx4_mtt *mtt);
 920 u64 mlx4_mtt_addr(struct mlx4_dev *dev, struct mlx4_mtt *mtt);
 921
 922 int mlx4_mr_alloc(struct mlx4_dev *dev, u32 pd, u64 iova, u64 size, u32 access,
 923                   int npages, int page_shift, struct mlx4_mr *mr);
 924 int mlx4_mr_free(struct mlx4_dev *dev, struct mlx4_mr *mr);
 925 int mlx4_mr_enable(struct mlx4_dev *dev, struct mlx4_mr *mr);
 926 int mlx4_mw_alloc(struct mlx4_dev *dev, u32 pd, enum mlx4_mw_type type,
 927                   struct mlx4_mw *mw);
 928 void mlx4_mw_free(struct mlx4_dev *dev, struct mlx4_mw *mw);
 929 int mlx4_mw_enable(struct mlx4_dev *dev, struct mlx4_mw *mw);
 930 int mlx4_write_mtt(struct mlx4_dev *dev, struct mlx4_mtt *mtt,
 931                    int start_index, int npages, u64 *page_list);
 932 int mlx4_buf_write_mtt(struct mlx4_dev *dev, struct mlx4_mtt *mtt,
 933                        struct mlx4_buf *buf, gfp_t gfp);
 934
 935 int mlx4_db_alloc(struct mlx4_dev *dev, struct mlx4_db *db, int order,
 936                   gfp_t gfp);
 937 void mlx4_db_free(struct mlx4_dev *dev, struct mlx4_db *db);
 938
 939 int mlx4_alloc_hwq_res(struct mlx4_dev *dev, struct mlx4_hwq_resources *wqres,
 940                        int size, int max_direct);
 941 void mlx4_free_hwq_res(struct mlx4_dev *mdev, struct mlx4_hwq_resources *wqres,
 942                        int size);
 943
 944 int mlx4_cq_alloc(struct mlx4_dev *dev, int nent, struct mlx4_mtt *mtt,
 945                   struct mlx4_uar *uar, u64 db_rec, struct mlx4_cq *cq,
 946                   unsigned vector, int collapsed, int timestamp_en);
 947 void mlx4_cq_free(struct mlx4_dev *dev, struct mlx4_cq *cq);
 948
 949 int mlx4_qp_reserve_range(struct mlx4_dev *dev, int cnt, int align, int *base);
 950 void mlx4_qp_release_range(struct mlx4_dev *dev, int base_qpn, int cnt);
 951
 952 int mlx4_qp_alloc(struct mlx4_dev *dev, int qpn, struct mlx4_qp *qp,
 953                   gfp_t gfp);
 954 void mlx4_qp_free(struct mlx4_dev *dev, struct mlx4_qp *qp);
 955
 956 int mlx4_srq_alloc(struct mlx4_dev *dev, u32 pdn, u32 cqn, u16 xrcdn,
 957                    struct mlx4_mtt *mtt, u64 db_rec, struct mlx4_srq *srq);
 958 void mlx4_srq_free(struct mlx4_dev *dev, struct mlx4_srq *srq);
 959 int mlx4_srq_arm(struct mlx4_dev *dev, struct mlx4_srq *srq, int limit_watermark);
 960 int mlx4_srq_query(struct mlx4_dev *dev, struct mlx4_srq *srq, int *limit_watermark);
 961
 962 int mlx4_INIT_PORT(struct mlx4_dev *dev, int port);
 963 int mlx4_CLOSE_PORT(struct mlx4_dev *dev, int port);
 964
 965 int mlx4_unicast_attach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
 966                         int block_mcast_loopback, enum mlx4_protocol prot);
 967 int mlx4_unicast_detach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
 968                         enum mlx4_protocol prot);
 969 int mlx4_multicast_attach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
 970                           u8 port, int block_mcast_loopback,
 971                           enum mlx4_protocol protocol, u64 *reg_id);
 972 int mlx4_multicast_detach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
 973                           enum mlx4_protocol protocol, u64 reg_id);
 974
 975 enum {
 976         MLX4_DOMAIN_UVERBS      = 0x1000,
 977         MLX4_DOMAIN_ETHTOOL     = 0x2000,
 978         MLX4_DOMAIN_RFS         = 0x3000,
 979         MLX4_DOMAIN_NIC    = 0x5000,
 980 };
 981
 982 enum mlx4_net_trans_rule_id {
 983         MLX4_NET_TRANS_RULE_ID_ETH = 0,
 984         MLX4_NET_TRANS_RULE_ID_IB,
 985         MLX4_NET_TRANS_RULE_ID_IPV6,
 986         MLX4_NET_TRANS_RULE_ID_IPV4,
 987         MLX4_NET_TRANS_RULE_ID_TCP,
 988         MLX4_NET_TRANS_RULE_ID_UDP,
 989         MLX4_NET_TRANS_RULE_ID_VXLAN,
 990         MLX4_NET_TRANS_RULE_NUM, /* should be last */
 991 };
 992
 993 extern const u16 __sw_id_hw[];
 994
 995 static inline int map_hw_to_sw_id(u16 header_id)
 996 {
 997
 998         int i;
 999         for (i = 0; i < MLX4_NET_TRANS_RULE_NUM; i++) {
1000                 if (header_id == __sw_id_hw[i])
1001                         return i;
1002         }
1003         return -EINVAL;
1004 }
1005
1006 enum mlx4_net_trans_promisc_mode {
1007         MLX4_FS_REGULAR = 1,
1008         MLX4_FS_ALL_DEFAULT,
1009         MLX4_FS_MC_DEFAULT,
1010         MLX4_FS_UC_SNIFFER,
1011         MLX4_FS_MC_SNIFFER,
1012         MLX4_FS_MODE_NUM, /* should be last */
1013 };
1014
1015 struct mlx4_spec_eth {
1016         u8      dst_mac[ETH_ALEN];
1017         u8      dst_mac_msk[ETH_ALEN];
1018         u8      src_mac[ETH_ALEN];
1019         u8      src_mac_msk[ETH_ALEN];
1020         u8      ether_type_enable;
1021         __be16  ether_type;
1022         __be16  vlan_id_msk;
1023         __be16  vlan_id;
1024 };
1025
1026 struct mlx4_spec_tcp_udp {
1027         __be16 dst_port;
1028         __be16 dst_port_msk;
1029         __be16 src_port;
1030         __be16 src_port_msk;
1031 };
1032
1033 struct mlx4_spec_ipv4 {
1034         __be32 dst_ip;
1035         __be32 dst_ip_msk;
1036         __be32 src_ip;
1037         __be32 src_ip_msk;
1038 };
1039
1040 struct mlx4_spec_ib {
1041         __be32  l3_qpn;
1042         __be32  qpn_msk;
1043         u8      dst_gid[16];
1044         u8      dst_gid_msk[16];
1045 };
1046
1047 struct mlx4_spec_vxlan {
1048         __be32 vni;
1049         __be32 vni_mask;
1050
1051 };
1052
1053 struct mlx4_spec_list {
1054         struct  list_head list;
1055         enum    mlx4_net_trans_rule_id id;
1056         union {
1057                 struct mlx4_spec_eth eth;
1058                 struct mlx4_spec_ib ib;
1059                 struct mlx4_spec_ipv4 ipv4;
1060                 struct mlx4_spec_tcp_udp tcp_udp;
1061                 struct mlx4_spec_vxlan vxlan;
1062         };
1063 };
1064
1065 enum mlx4_net_trans_hw_rule_queue {
1066         MLX4_NET_TRANS_Q_FIFO,
1067         MLX4_NET_TRANS_Q_LIFO,
1068 };
1069
1070 struct mlx4_net_trans_rule {
1071         struct  list_head list;
1072         enum    mlx4_net_trans_hw_rule_queue queue_mode;
1073         bool    exclusive;
1074         bool    allow_loopback;
1075         enum    mlx4_net_trans_promisc_mode promisc_mode;
1076         u8      port;
1077         u16     priority;
1078         u32     qpn;
1079 };
1080
1081 struct mlx4_net_trans_rule_hw_ctrl {
1082         __be16 prio;
1083         u8 type;
1084         u8 flags;
1085         u8 rsvd1;
1086         u8 funcid;
1087         u8 vep;
1088         u8 port;
1089         __be32 qpn;
1090         __be32 rsvd2;
1091 };
1092
1093 struct mlx4_net_trans_rule_hw_ib {
1094         u8 size;
1095         u8 rsvd1;
1096         __be16 id;
1097         u32 rsvd2;
1098         __be32 l3_qpn;
1099         __be32 qpn_mask;
1100         u8 dst_gid[16];
1101         u8 dst_gid_msk[16];
1102 } __packed;
1103
1104 struct mlx4_net_trans_rule_hw_eth {
1105         u8      size;
1106         u8      rsvd;
1107         __be16  id;
1108         u8      rsvd1[6];
1109         u8      dst_mac[6];
1110         u16     rsvd2;
1111         u8      dst_mac_msk[6];
1112         u16     rsvd3;
1113         u8      src_mac[6];
1114         u16     rsvd4;
1115         u8      src_mac_msk[6];
1116         u8      rsvd5;
1117         u8      ether_type_enable;
1118         __be16  ether_type;
1119         __be16  vlan_tag_msk;
1120         __be16  vlan_tag;
1121 } __packed;
1122
1123 struct mlx4_net_trans_rule_hw_tcp_udp {
1124         u8      size;
1125         u8      rsvd;
1126         __be16  id;
1127         __be16  rsvd1[3];
1128         __be16  dst_port;
1129         __be16  rsvd2;
1130         __be16  dst_port_msk;
1131         __be16  rsvd3;
1132         __be16  src_port;
1133         __be16  rsvd4;
1134         __be16  src_port_msk;
1135 } __packed;
1136
1137 struct mlx4_net_trans_rule_hw_ipv4 {
1138         u8      size;
1139         u8      rsvd;
1140         __be16  id;
1141         __be32  rsvd1;
1142         __be32  dst_ip;
1143         __be32  dst_ip_msk;
1144         __be32  src_ip;
1145         __be32  src_ip_msk;
1146 } __packed;
1147
1148 struct mlx4_net_trans_rule_hw_vxlan {
1149         u8      size;
1150         u8      rsvd;
1151         __be16  id;
1152         __be32  rsvd1;
1153         __be32  vni;
1154         __be32  vni_mask;
1155 } __packed;
1156
1157 struct _rule_hw {
1158         union {
1159                 struct {
1160                         u8 size;
1161                         u8 rsvd;
1162                         __be16 id;
1163                 };
1164                 struct mlx4_net_trans_rule_hw_eth eth;
1165                 struct mlx4_net_trans_rule_hw_ib ib;
1166                 struct mlx4_net_trans_rule_hw_ipv4 ipv4;
1167                 struct mlx4_net_trans_rule_hw_tcp_udp tcp_udp;
1168                 struct mlx4_net_trans_rule_hw_vxlan vxlan;
1169         };
1170 };
1171
1172 enum {
1173         VXLAN_STEER_BY_OUTER_MAC        = 1 << 0,
1174         VXLAN_STEER_BY_OUTER_VLAN       = 1 << 1,
1175         VXLAN_STEER_BY_VSID_VNI         = 1 << 2,
1176         VXLAN_STEER_BY_INNER_MAC        = 1 << 3,
1177         VXLAN_STEER_BY_INNER_VLAN       = 1 << 4,
1178 };
1179
1180
1181 int mlx4_flow_steer_promisc_add(struct mlx4_dev *dev, u8 port, u32 qpn,
1182                                 enum mlx4_net_trans_promisc_mode mode);
1183 int mlx4_flow_steer_promisc_remove(struct mlx4_dev *dev, u8 port,
1184                                    enum mlx4_net_trans_promisc_mode mode);
1185 int mlx4_multicast_promisc_add(struct mlx4_dev *dev, u32 qpn, u8 port);
1186 int mlx4_multicast_promisc_remove(struct mlx4_dev *dev, u32 qpn, u8 port);
1187 int mlx4_unicast_promisc_add(struct mlx4_dev *dev, u32 qpn, u8 port);
1188 int mlx4_unicast_promisc_remove(struct mlx4_dev *dev, u32 qpn, u8 port);
1189 int mlx4_SET_MCAST_FLTR(struct mlx4_dev *dev, u8 port, u64 mac, u64 clear, u8 mode);
1190
1191 int mlx4_register_mac(struct mlx4_dev *dev, u8 port, u64 mac);
1192 void mlx4_unregister_mac(struct mlx4_dev *dev, u8 port, u64 mac);
1193 int mlx4_get_base_qpn(struct mlx4_dev *dev, u8 port);
1194 int __mlx4_replace_mac(struct mlx4_dev *dev, u8 port, int qpn, u64 new_mac);
1195 void mlx4_set_stats_bitmap(struct mlx4_dev *dev, u64 *stats_bitmap);
1196 int mlx4_SET_PORT_general(struct mlx4_dev *dev, u8 port, int mtu,
1197                           u8 pptx, u8 pfctx, u8 pprx, u8 pfcrx);
1198 int mlx4_SET_PORT_qpn_calc(struct mlx4_dev *dev, u8 port, u32 base_qpn,
1199                            u8 promisc);
1200 int mlx4_SET_PORT_PRIO2TC(struct mlx4_dev *dev, u8 port, u8 *prio2tc);
1201 int mlx4_SET_PORT_SCHEDULER(struct mlx4_dev *dev, u8 port, u8 *tc_tx_bw,
1202                 u8 *pg, u16 *ratelimit);
1203 int mlx4_SET_PORT_VXLAN(struct mlx4_dev *dev, u8 port, u8 steering, int enable);
1204 int mlx4_find_cached_mac(struct mlx4_dev *dev, u8 port, u64 mac, int *idx);
1205 int mlx4_find_cached_vlan(struct mlx4_dev *dev, u8 port, u16 vid, int *idx);
1206 int mlx4_register_vlan(struct mlx4_dev *dev, u8 port, u16 vlan, int *index);
1207 void mlx4_unregister_vlan(struct mlx4_dev *dev, u8 port, u16 vlan);
1208
1209 int mlx4_map_phys_fmr(struct mlx4_dev *dev, struct mlx4_fmr *fmr, u64 *page_list,
1210                       int npages, u64 iova, u32 *lkey, u32 *rkey);
1211 int mlx4_fmr_alloc(struct mlx4_dev *dev, u32 pd, u32 access, int max_pages,
1212                    int max_maps, u8 page_shift, struct mlx4_fmr *fmr);
1213 int mlx4_fmr_enable(struct mlx4_dev *dev, struct mlx4_fmr *fmr);
1214 void mlx4_fmr_unmap(struct mlx4_dev *dev, struct mlx4_fmr *fmr,
1215                     u32 *lkey, u32 *rkey);
1216 int mlx4_fmr_free(struct mlx4_dev *dev, struct mlx4_fmr *fmr);
1217 int mlx4_SYNC_TPT(struct mlx4_dev *dev);
1218 int mlx4_test_interrupts(struct mlx4_dev *dev);
1219 int mlx4_assign_eq(struct mlx4_dev *dev, char *name, struct cpu_rmap *rmap,
1220                    int *vector);
1221 void mlx4_release_eq(struct mlx4_dev *dev, int vec);
1222
1223 int mlx4_eq_get_irq(struct mlx4_dev *dev, int vec);
1224
1225 int mlx4_get_phys_port_id(struct mlx4_dev *dev);
1226 int mlx4_wol_read(struct mlx4_dev *dev, u64 *config, int port);
1227 int mlx4_wol_write(struct mlx4_dev *dev, u64 config, int port);
1228
1229 int mlx4_counter_alloc(struct mlx4_dev *dev, u32 *idx);
1230 void mlx4_counter_free(struct mlx4_dev *dev, u32 idx);
1231
1232 int mlx4_flow_attach(struct mlx4_dev *dev,
1233                      struct mlx4_net_trans_rule *rule, u64 *reg_id);
1234 int mlx4_flow_detach(struct mlx4_dev *dev, u64 reg_id);
1235 int mlx4_map_sw_to_hw_steering_mode(struct mlx4_dev *dev,
1236                                     enum mlx4_net_trans_promisc_mode flow_type);
1237 int mlx4_map_sw_to_hw_steering_id(struct mlx4_dev *dev,
1238                                   enum mlx4_net_trans_rule_id id);
1239 int mlx4_hw_rule_sz(struct mlx4_dev *dev, enum mlx4_net_trans_rule_id id);
1240
1241 int mlx4_tunnel_steer_add(struct mlx4_dev *dev, unsigned char *addr,
1242                           int port, int qpn, u16 prio, u64 *reg_id);
1243
1244 void mlx4_sync_pkey_table(struct mlx4_dev *dev, int slave, int port,
1245                           int i, int val);
1246
1247 int mlx4_get_parav_qkey(struct mlx4_dev *dev, u32 qpn, u32 *qkey);
1248
1249 int mlx4_is_slave_active(struct mlx4_dev *dev, int slave);
1250 int mlx4_gen_pkey_eqe(struct mlx4_dev *dev, int slave, u8 port);
1251 int mlx4_gen_guid_change_eqe(struct mlx4_dev *dev, int slave, u8 port);
1252 int mlx4_gen_slaves_port_mgt_ev(struct mlx4_dev *dev, u8 port, int attr);
1253 int mlx4_gen_port_state_change_eqe(struct mlx4_dev *dev, int slave, u8 port, u8 port_subtype_change);
1254 enum slave_port_state mlx4_get_slave_port_state(struct mlx4_dev *dev, int slave, u8 port);
1255 int set_and_calc_slave_port_state(struct mlx4_dev *dev, int slave, u8 port, int event, enum slave_port_gen_event *gen_event);
1256
1257 void mlx4_put_slave_node_guid(struct mlx4_dev *dev, int slave, __be64 guid);
1258 __be64 mlx4_get_slave_node_guid(struct mlx4_dev *dev, int slave);
1259
1260 int mlx4_get_slave_from_roce_gid(struct mlx4_dev *dev, int port, u8 *gid,
1261                                  int *slave_id);
1262 int mlx4_get_roce_gid_from_slave(struct mlx4_dev *dev, int port, int slave_id,
1263                                  u8 *gid);
1264
1265 int mlx4_FLOW_STEERING_IB_UC_QP_RANGE(struct mlx4_dev *dev, u32 min_range_qpn,
1266                                       u32 max_range_qpn);
1267
1268 cycle_t mlx4_read_clock(struct mlx4_dev *dev);
1269
1270 struct mlx4_active_ports {
1271         DECLARE_BITMAP(ports, MLX4_MAX_PORTS);
1272 };
1273 /* Returns a bitmap of the physical ports which are assigned to slave */
1274 struct mlx4_active_ports mlx4_get_active_ports(struct mlx4_dev *dev, int slave);
1275
1276 /* Returns the physical port that represents the virtual port of the slave, */
1277 /* or a value < 0 in case of an error. If a slave has 2 ports, the identity */
1278 /* mapping is returned.                                                     */
1279 int mlx4_slave_convert_port(struct mlx4_dev *dev, int slave, int port);
1280
1281 struct mlx4_slaves_pport {
1282         DECLARE_BITMAP(slaves, MLX4_MFUNC_MAX);
1283 };
1284 /* Returns a bitmap of all slaves that are assigned to port. */
1285 struct mlx4_slaves_pport mlx4_phys_to_slaves_pport(struct mlx4_dev *dev,
1286                                                    int port);
1287
1288 /* Returns a bitmap of all slaves that are assigned exactly to all the */
1289 /* the ports that are set in crit_ports.                               */
1290 struct mlx4_slaves_pport mlx4_phys_to_slaves_pport_actv(
1291                 struct mlx4_dev *dev,
1292                 const struct mlx4_active_ports *crit_ports);
1293
1294 /* Returns the slave's virtual port that represents the physical port. */
1295 int mlx4_phys_to_slave_port(struct mlx4_dev *dev, int slave, int port);
1296
1297 int mlx4_get_base_gid_ix(struct mlx4_dev *dev, int slave, int port);
1298
1299 int mlx4_config_vxlan_port(struct mlx4_dev *dev, __be16 udp_port);
1300 int mlx4_vf_smi_enabled(struct mlx4_dev *dev, int slave, int port);
1301 int mlx4_vf_get_enable_smi_admin(struct mlx4_dev *dev, int slave, int port);
1302 int mlx4_vf_set_enable_smi_admin(struct mlx4_dev *dev, int slave, int port,
1303                                  int enable);
1304 int mlx4_mr_hw_get_mpt(struct mlx4_dev *dev, struct mlx4_mr *mmr,
1305                        struct mlx4_mpt_entry ***mpt_entry);
1306 int mlx4_mr_hw_write_mpt(struct mlx4_dev *dev, struct mlx4_mr *mmr,
1307                          struct mlx4_mpt_entry **mpt_entry);
1308 int mlx4_mr_hw_change_pd(struct mlx4_dev *dev, struct mlx4_mpt_entry *mpt_entry,
1309                          u32 pdn);
1310 int mlx4_mr_hw_change_access(struct mlx4_dev *dev,
1311                              struct mlx4_mpt_entry *mpt_entry,
1312                              u32 access);
1313 void mlx4_mr_hw_put_mpt(struct mlx4_dev *dev,
1314                         struct mlx4_mpt_entry **mpt_entry);
1315 void mlx4_mr_rereg_mem_cleanup(struct mlx4_dev *dev, struct mlx4_mr *mr);
1316 int mlx4_mr_rereg_mem_write(struct mlx4_dev *dev, struct mlx4_mr *mr,
1317                             u64 iova, u64 size, int npages,
1318                             int page_shift, struct mlx4_mpt_entry *mpt_entry);
1319
1320 int mlx4_get_module_info(struct mlx4_dev *dev, u8 port,
1321                          u16 offset, u16 size, u8 *data);
1322
1323 /* Returns true if running in low memory profile (kdump kernel) */
1324 static inline bool mlx4_low_memory_profile(void)
1325 {
1326         return is_kdump_kernel();
1327 }
1328
1329 /* ACCESS REG commands */
1330 enum mlx4_access_reg_method {
1331         MLX4_ACCESS_REG_QUERY = 0x1,
1332         MLX4_ACCESS_REG_WRITE = 0x2,
1333 };
1334
1335 /* ACCESS PTYS Reg command */
1336 enum mlx4_ptys_proto {
1337         MLX4_PTYS_IB = 1<<0,
1338         MLX4_PTYS_EN = 1<<2,
1339 };
1340
1341 struct mlx4_ptys_reg {
1342         u8 resrvd1;
1343         u8 local_port;
1344         u8 resrvd2;
1345         u8 proto_mask;
1346         __be32 resrvd3[2];
1347         __be32 eth_proto_cap;
1348         __be16 ib_width_cap;
1349         __be16 ib_speed_cap;
1350         __be32 resrvd4;
1351         __be32 eth_proto_admin;
1352         __be16 ib_width_admin;
1353         __be16 ib_speed_admin;
1354         __be32 resrvd5;
1355         __be32 eth_proto_oper;
1356         __be16 ib_width_oper;
1357         __be16 ib_speed_oper;
1358         __be32 resrvd6;
1359         __be32 eth_proto_lp_adv;
1360 } __packed;
1361
1362 int mlx4_ACCESS_PTYS_REG(struct mlx4_dev *dev,
1363                          enum mlx4_access_reg_method method,
1364                          struct mlx4_ptys_reg *ptys_reg);
1365
1366 #endif /* MLX4_DEVICE_H */