include/linux/mlx4/device.h

   1 /*
   2  * Copyright (c) 2006, 2007 Cisco Systems, Inc.  All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32
  33 #ifndef MLX4_DEVICE_H
  34 #define MLX4_DEVICE_H
  35
  36 #include <linux/if_ether.h>
  37 #include <linux/pci.h>
  38 #include <linux/completion.h>
  39 #include <linux/radix-tree.h>
  40 #include <linux/cpu_rmap.h>
  41 #include <linux/crash_dump.h>
  42
  43 #include <linux/atomic.h>
  44
  45 #include <linux/clocksource.h>
  46
  47 #define MAX_MSIX_P_PORT         17
  48 #define MAX_MSIX                64
  49 #define MSIX_LEGACY_SZ          4
  50 #define MIN_MSIX_P_PORT         5
  51
  52 #define MLX4_NUM_UP                     8
  53 #define MLX4_NUM_TC                     8
  54 #define MLX4_MAX_100M_UNITS_VAL         255     /*
  55                                                  * work around: can't set values
  56                                                  * greater then this value when
  57                                                  * using 100 Mbps units.
  58                                                  */
  59 #define MLX4_RATELIMIT_100M_UNITS       3       /* 100 Mbps */
  60 #define MLX4_RATELIMIT_1G_UNITS         4       /* 1 Gbps */
  61 #define MLX4_RATELIMIT_DEFAULT          0x00ff
  62
  63 #define MLX4_ROCE_MAX_GIDS      128
  64 #define MLX4_ROCE_PF_GIDS       16
  65
  66 enum {
  67         MLX4_FLAG_MSI_X         = 1 << 0,
  68         MLX4_FLAG_OLD_PORT_CMDS = 1 << 1,
  69         MLX4_FLAG_MASTER        = 1 << 2,
  70         MLX4_FLAG_SLAVE         = 1 << 3,
  71         MLX4_FLAG_SRIOV         = 1 << 4,
  72         MLX4_FLAG_OLD_REG_MAC   = 1 << 6,
  73 };
  74
  75 enum {
  76         MLX4_PORT_CAP_IS_SM     = 1 << 1,
  77         MLX4_PORT_CAP_DEV_MGMT_SUP = 1 << 19,
  78 };
  79
  80 enum {
  81         MLX4_MAX_PORTS          = 2,
  82         MLX4_MAX_PORT_PKEYS     = 128
  83 };
  84
  85 /* base qkey for use in sriov tunnel-qp/proxy-qp communication.
  86  * These qkeys must not be allowed for general use. This is a 64k range,
  87  * and to test for violation, we use the mask (protect against future chg).
  88  */
  89 #define MLX4_RESERVED_QKEY_BASE  (0xFFFF0000)
  90 #define MLX4_RESERVED_QKEY_MASK  (0xFFFF0000)
  91
  92 enum {
  93         MLX4_BOARD_ID_LEN = 64
  94 };
  95
  96 enum {
  97         MLX4_MAX_NUM_PF         = 16,
  98         MLX4_MAX_NUM_VF         = 64,
  99         MLX4_MAX_NUM_VF_P_PORT  = 64,
 100         MLX4_MFUNC_MAX          = 80,
 101         MLX4_MAX_EQ_NUM         = 1024,
 102         MLX4_MFUNC_EQ_NUM       = 4,
 103         MLX4_MFUNC_MAX_EQES     = 8,
 104         MLX4_MFUNC_EQE_MASK     = (MLX4_MFUNC_MAX_EQES - 1)
 105 };
 106
 107 /* Driver supports 3 diffrent device methods to manage traffic steering:
 108  *      -device managed - High level API for ib and eth flow steering. FW is
 109  *                        managing flow steering tables.
 110  *      - B0 steering mode - Common low level API for ib and (if supported) eth.
 111  *      - A0 steering mode - Limited low level API for eth. In case of IB,
 112  *                           B0 mode is in use.
 113  */
 114 enum {
 115         MLX4_STEERING_MODE_A0,
 116         MLX4_STEERING_MODE_B0,
 117         MLX4_STEERING_MODE_DEVICE_MANAGED
 118 };
 119
 120 static inline const char *mlx4_steering_mode_str(int steering_mode)
 121 {
 122         switch (steering_mode) {
 123         case MLX4_STEERING_MODE_A0:
 124                 return "A0 steering";
 125
 126         case MLX4_STEERING_MODE_B0:
 127                 return "B0 steering";
 128
 129         case MLX4_STEERING_MODE_DEVICE_MANAGED:
 130                 return "Device managed flow steering";
 131
 132         default:
 133                 return "Unrecognize steering mode";
 134         }
 135 }
 136
 137 enum {
 138         MLX4_TUNNEL_OFFLOAD_MODE_NONE,
 139         MLX4_TUNNEL_OFFLOAD_MODE_VXLAN
 140 };
 141
 142 enum {
 143         MLX4_DEV_CAP_FLAG_RC            = 1LL <<  0,
 144         MLX4_DEV_CAP_FLAG_UC            = 1LL <<  1,
 145         MLX4_DEV_CAP_FLAG_UD            = 1LL <<  2,
 146         MLX4_DEV_CAP_FLAG_XRC           = 1LL <<  3,
 147         MLX4_DEV_CAP_FLAG_SRQ           = 1LL <<  6,
 148         MLX4_DEV_CAP_FLAG_IPOIB_CSUM    = 1LL <<  7,
 149         MLX4_DEV_CAP_FLAG_BAD_PKEY_CNTR = 1LL <<  8,
 150         MLX4_DEV_CAP_FLAG_BAD_QKEY_CNTR = 1LL <<  9,
 151         MLX4_DEV_CAP_FLAG_DPDP          = 1LL << 12,
 152         MLX4_DEV_CAP_FLAG_BLH           = 1LL << 15,
 153         MLX4_DEV_CAP_FLAG_MEM_WINDOW    = 1LL << 16,
 154         MLX4_DEV_CAP_FLAG_APM           = 1LL << 17,
 155         MLX4_DEV_CAP_FLAG_ATOMIC        = 1LL << 18,
 156         MLX4_DEV_CAP_FLAG_RAW_MCAST     = 1LL << 19,
 157         MLX4_DEV_CAP_FLAG_UD_AV_PORT    = 1LL << 20,
 158         MLX4_DEV_CAP_FLAG_UD_MCAST      = 1LL << 21,
 159         MLX4_DEV_CAP_FLAG_IBOE          = 1LL << 30,
 160         MLX4_DEV_CAP_FLAG_UC_LOOPBACK   = 1LL << 32,
 161         MLX4_DEV_CAP_FLAG_FCS_KEEP      = 1LL << 34,
 162         MLX4_DEV_CAP_FLAG_WOL_PORT1     = 1LL << 37,
 163         MLX4_DEV_CAP_FLAG_WOL_PORT2     = 1LL << 38,
 164         MLX4_DEV_CAP_FLAG_UDP_RSS       = 1LL << 40,
 165         MLX4_DEV_CAP_FLAG_VEP_UC_STEER  = 1LL << 41,
 166         MLX4_DEV_CAP_FLAG_VEP_MC_STEER  = 1LL << 42,
 167         MLX4_DEV_CAP_FLAG_COUNTERS      = 1LL << 48,
 168         MLX4_DEV_CAP_FLAG_SET_ETH_SCHED = 1LL << 53,
 169         MLX4_DEV_CAP_FLAG_SENSE_SUPPORT = 1LL << 55,
 170         MLX4_DEV_CAP_FLAG_PORT_MNG_CHG_EV = 1LL << 59,
 171         MLX4_DEV_CAP_FLAG_64B_EQE       = 1LL << 61,
 172         MLX4_DEV_CAP_FLAG_64B_CQE       = 1LL << 62
 173 };
 174
 175 enum {
 176         MLX4_DEV_CAP_FLAG2_RSS                  = 1LL <<  0,
 177         MLX4_DEV_CAP_FLAG2_RSS_TOP              = 1LL <<  1,
 178         MLX4_DEV_CAP_FLAG2_RSS_XOR              = 1LL <<  2,
 179         MLX4_DEV_CAP_FLAG2_FS_EN                = 1LL <<  3,
 180         MLX4_DEV_CAP_FLAG2_REASSIGN_MAC_EN      = 1LL <<  4,
 181         MLX4_DEV_CAP_FLAG2_TS                   = 1LL <<  5,
 182         MLX4_DEV_CAP_FLAG2_VLAN_CONTROL         = 1LL <<  6,
 183         MLX4_DEV_CAP_FLAG2_FSM                  = 1LL <<  7,
 184         MLX4_DEV_CAP_FLAG2_UPDATE_QP            = 1LL <<  8,
 185         MLX4_DEV_CAP_FLAG2_DMFS_IPOIB           = 1LL <<  9,
 186         MLX4_DEV_CAP_FLAG2_VXLAN_OFFLOADS       = 1LL <<  10,
 187         MLX4_DEV_CAP_FLAG2_MAD_DEMUX            = 1LL <<  11,
 188         MLX4_DEV_CAP_FLAG2_CQE_STRIDE           = 1LL <<  12,
 189         MLX4_DEV_CAP_FLAG2_EQE_STRIDE           = 1LL <<  13,
 190         MLX4_DEV_CAP_FLAG2_ETH_PROT_CTRL        = 1LL <<  14,
 191         MLX4_DEV_CAP_FLAG2_ETH_BACKPL_AN_REP    = 1LL <<  15,
 192         MLX4_DEV_CAP_FLAG2_CONFIG_DEV           = 1LL <<  16,
 193         MLX4_DEV_CAP_FLAG2_SYS_EQS              = 1LL <<  17
 194 };
 195
 196 enum {
 197         MLX4_DEV_CAP_64B_EQE_ENABLED    = 1LL << 0,
 198         MLX4_DEV_CAP_64B_CQE_ENABLED    = 1LL << 1,
 199         MLX4_DEV_CAP_CQE_STRIDE_ENABLED = 1LL << 2,
 200         MLX4_DEV_CAP_EQE_STRIDE_ENABLED = 1LL << 3
 201 };
 202
 203 enum {
 204         MLX4_USER_DEV_CAP_LARGE_CQE     = 1L << 0
 205 };
 206
 207 enum {
 208         MLX4_FUNC_CAP_64B_EQE_CQE       = 1L << 0,
 209         MLX4_FUNC_CAP_EQE_CQE_STRIDE    = 1L << 1
 210 };
 211
 212
 213 #define MLX4_ATTR_EXTENDED_PORT_INFO    cpu_to_be16(0xff90)
 214
 215 enum {
 216         MLX4_BMME_FLAG_WIN_TYPE_2B      = 1 <<  1,
 217         MLX4_BMME_FLAG_LOCAL_INV        = 1 <<  6,
 218         MLX4_BMME_FLAG_REMOTE_INV       = 1 <<  7,
 219         MLX4_BMME_FLAG_TYPE_2_WIN       = 1 <<  9,
 220         MLX4_BMME_FLAG_RESERVED_LKEY    = 1 << 10,
 221         MLX4_BMME_FLAG_FAST_REG_WR      = 1 << 11,
 222         MLX4_BMME_FLAG_VSD_INIT2RTR     = 1 << 28,
 223 };
 224
 225 enum mlx4_event {
 226         MLX4_EVENT_TYPE_COMP               = 0x00,
 227         MLX4_EVENT_TYPE_PATH_MIG           = 0x01,
 228         MLX4_EVENT_TYPE_COMM_EST           = 0x02,
 229         MLX4_EVENT_TYPE_SQ_DRAINED         = 0x03,
 230         MLX4_EVENT_TYPE_SRQ_QP_LAST_WQE    = 0x13,
 231         MLX4_EVENT_TYPE_SRQ_LIMIT          = 0x14,
 232         MLX4_EVENT_TYPE_CQ_ERROR           = 0x04,
 233         MLX4_EVENT_TYPE_WQ_CATAS_ERROR     = 0x05,
 234         MLX4_EVENT_TYPE_EEC_CATAS_ERROR    = 0x06,
 235         MLX4_EVENT_TYPE_PATH_MIG_FAILED    = 0x07,
 236         MLX4_EVENT_TYPE_WQ_INVAL_REQ_ERROR = 0x10,
 237         MLX4_EVENT_TYPE_WQ_ACCESS_ERROR    = 0x11,
 238         MLX4_EVENT_TYPE_SRQ_CATAS_ERROR    = 0x12,
 239         MLX4_EVENT_TYPE_LOCAL_CATAS_ERROR  = 0x08,
 240         MLX4_EVENT_TYPE_PORT_CHANGE        = 0x09,
 241         MLX4_EVENT_TYPE_EQ_OVERFLOW        = 0x0f,
 242         MLX4_EVENT_TYPE_ECC_DETECT         = 0x0e,
 243         MLX4_EVENT_TYPE_CMD                = 0x0a,
 244         MLX4_EVENT_TYPE_VEP_UPDATE         = 0x19,
 245         MLX4_EVENT_TYPE_COMM_CHANNEL       = 0x18,
 246         MLX4_EVENT_TYPE_OP_REQUIRED        = 0x1a,
 247         MLX4_EVENT_TYPE_FATAL_WARNING      = 0x1b,
 248         MLX4_EVENT_TYPE_FLR_EVENT          = 0x1c,
 249         MLX4_EVENT_TYPE_PORT_MNG_CHG_EVENT = 0x1d,
 250         MLX4_EVENT_TYPE_NONE               = 0xff,
 251 };
 252
 253 enum {
 254         MLX4_PORT_CHANGE_SUBTYPE_DOWN   = 1,
 255         MLX4_PORT_CHANGE_SUBTYPE_ACTIVE = 4
 256 };
 257
 258 enum {
 259         MLX4_FATAL_WARNING_SUBTYPE_WARMING = 0,
 260 };
 261
 262 enum slave_port_state {
 263         SLAVE_PORT_DOWN = 0,
 264         SLAVE_PENDING_UP,
 265         SLAVE_PORT_UP,
 266 };
 267
 268 enum slave_port_gen_event {
 269         SLAVE_PORT_GEN_EVENT_DOWN = 0,
 270         SLAVE_PORT_GEN_EVENT_UP,
 271         SLAVE_PORT_GEN_EVENT_NONE,
 272 };
 273
 274 enum slave_port_state_event {
 275         MLX4_PORT_STATE_DEV_EVENT_PORT_DOWN,
 276         MLX4_PORT_STATE_DEV_EVENT_PORT_UP,
 277         MLX4_PORT_STATE_IB_PORT_STATE_EVENT_GID_VALID,
 278         MLX4_PORT_STATE_IB_EVENT_GID_INVALID,
 279 };
 280
 281 enum {
 282         MLX4_PERM_LOCAL_READ    = 1 << 10,
 283         MLX4_PERM_LOCAL_WRITE   = 1 << 11,
 284         MLX4_PERM_REMOTE_READ   = 1 << 12,
 285         MLX4_PERM_REMOTE_WRITE  = 1 << 13,
 286         MLX4_PERM_ATOMIC        = 1 << 14,
 287         MLX4_PERM_BIND_MW       = 1 << 15,
 288         MLX4_PERM_MASK          = 0xFC00
 289 };
 290
 291 enum {
 292         MLX4_OPCODE_NOP                 = 0x00,
 293         MLX4_OPCODE_SEND_INVAL          = 0x01,
 294         MLX4_OPCODE_RDMA_WRITE          = 0x08,
 295         MLX4_OPCODE_RDMA_WRITE_IMM      = 0x09,
 296         MLX4_OPCODE_SEND                = 0x0a,
 297         MLX4_OPCODE_SEND_IMM            = 0x0b,
 298         MLX4_OPCODE_LSO                 = 0x0e,
 299         MLX4_OPCODE_RDMA_READ           = 0x10,
 300         MLX4_OPCODE_ATOMIC_CS           = 0x11,
 301         MLX4_OPCODE_ATOMIC_FA           = 0x12,
 302         MLX4_OPCODE_MASKED_ATOMIC_CS    = 0x14,
 303         MLX4_OPCODE_MASKED_ATOMIC_FA    = 0x15,
 304         MLX4_OPCODE_BIND_MW             = 0x18,
 305         MLX4_OPCODE_FMR                 = 0x19,
 306         MLX4_OPCODE_LOCAL_INVAL         = 0x1b,
 307         MLX4_OPCODE_CONFIG_CMD          = 0x1f,
 308
 309         MLX4_RECV_OPCODE_RDMA_WRITE_IMM = 0x00,
 310         MLX4_RECV_OPCODE_SEND           = 0x01,
 311         MLX4_RECV_OPCODE_SEND_IMM       = 0x02,
 312         MLX4_RECV_OPCODE_SEND_INVAL     = 0x03,
 313
 314         MLX4_CQE_OPCODE_ERROR           = 0x1e,
 315         MLX4_CQE_OPCODE_RESIZE          = 0x16,
 316 };
 317
 318 enum {
 319         MLX4_STAT_RATE_OFFSET   = 5
 320 };
 321
 322 enum mlx4_protocol {
 323         MLX4_PROT_IB_IPV6 = 0,
 324         MLX4_PROT_ETH,
 325         MLX4_PROT_IB_IPV4,
 326         MLX4_PROT_FCOE
 327 };
 328
 329 enum {
 330         MLX4_MTT_FLAG_PRESENT           = 1
 331 };
 332
 333 enum mlx4_qp_region {
 334         MLX4_QP_REGION_FW = 0,
 335         MLX4_QP_REGION_ETH_ADDR,
 336         MLX4_QP_REGION_FC_ADDR,
 337         MLX4_QP_REGION_FC_EXCH,
 338         MLX4_NUM_QP_REGION
 339 };
 340
 341 enum mlx4_port_type {
 342         MLX4_PORT_TYPE_NONE     = 0,
 343         MLX4_PORT_TYPE_IB       = 1,
 344         MLX4_PORT_TYPE_ETH      = 2,
 345         MLX4_PORT_TYPE_AUTO     = 3
 346 };
 347
 348 enum mlx4_special_vlan_idx {
 349         MLX4_NO_VLAN_IDX        = 0,
 350         MLX4_VLAN_MISS_IDX,
 351         MLX4_VLAN_REGULAR
 352 };
 353
 354 enum mlx4_steer_type {
 355         MLX4_MC_STEER = 0,
 356         MLX4_UC_STEER,
 357         MLX4_NUM_STEERS
 358 };
 359
 360 enum {
 361         MLX4_NUM_FEXCH          = 64 * 1024,
 362 };
 363
 364 enum {
 365         MLX4_MAX_FAST_REG_PAGES = 511,
 366 };
 367
 368 enum {
 369         MLX4_DEV_PMC_SUBTYPE_GUID_INFO   = 0x14,
 370         MLX4_DEV_PMC_SUBTYPE_PORT_INFO   = 0x15,
 371         MLX4_DEV_PMC_SUBTYPE_PKEY_TABLE  = 0x16,
 372 };
 373
 374 /* Port mgmt change event handling */
 375 enum {
 376         MLX4_EQ_PORT_INFO_MSTR_SM_LID_CHANGE_MASK       = 1 << 0,
 377         MLX4_EQ_PORT_INFO_GID_PFX_CHANGE_MASK           = 1 << 1,
 378         MLX4_EQ_PORT_INFO_LID_CHANGE_MASK               = 1 << 2,
 379         MLX4_EQ_PORT_INFO_CLIENT_REREG_MASK             = 1 << 3,
 380         MLX4_EQ_PORT_INFO_MSTR_SM_SL_CHANGE_MASK        = 1 << 4,
 381 };
 382
 383 #define MSTR_SM_CHANGE_MASK (MLX4_EQ_PORT_INFO_MSTR_SM_SL_CHANGE_MASK | \
 384                              MLX4_EQ_PORT_INFO_MSTR_SM_LID_CHANGE_MASK)
 385
 386 enum mlx4_module_id {
 387         MLX4_MODULE_ID_SFP              = 0x3,
 388         MLX4_MODULE_ID_QSFP             = 0xC,
 389         MLX4_MODULE_ID_QSFP_PLUS        = 0xD,
 390         MLX4_MODULE_ID_QSFP28           = 0x11,
 391 };
 392
 393 static inline u64 mlx4_fw_ver(u64 major, u64 minor, u64 subminor)
 394 {
 395         return (major << 32) | (minor << 16) | subminor;
 396 }
 397
 398 struct mlx4_phys_caps {
 399         u32                     gid_phys_table_len[MLX4_MAX_PORTS + 1];
 400         u32                     pkey_phys_table_len[MLX4_MAX_PORTS + 1];
 401         u32                     num_phys_eqs;
 402         u32                     base_sqpn;
 403         u32                     base_proxy_sqpn;
 404         u32                     base_tunnel_sqpn;
 405 };
 406
 407 struct mlx4_caps {
 408         u64                     fw_ver;
 409         u32                     function;
 410         int                     num_ports;
 411         int                     vl_cap[MLX4_MAX_PORTS + 1];
 412         int                     ib_mtu_cap[MLX4_MAX_PORTS + 1];
 413         __be32                  ib_port_def_cap[MLX4_MAX_PORTS + 1];
 414         u64                     def_mac[MLX4_MAX_PORTS + 1];
 415         int                     eth_mtu_cap[MLX4_MAX_PORTS + 1];
 416         int                     gid_table_len[MLX4_MAX_PORTS + 1];
 417         int                     pkey_table_len[MLX4_MAX_PORTS + 1];
 418         int                     trans_type[MLX4_MAX_PORTS + 1];
 419         int                     vendor_oui[MLX4_MAX_PORTS + 1];
 420         int                     wavelength[MLX4_MAX_PORTS + 1];
 421         u64                     trans_code[MLX4_MAX_PORTS + 1];
 422         int                     local_ca_ack_delay;
 423         int                     num_uars;
 424         u32                     uar_page_size;
 425         int                     bf_reg_size;
 426         int                     bf_regs_per_page;
 427         int                     max_sq_sg;
 428         int                     max_rq_sg;
 429         int                     num_qps;
 430         int                     max_wqes;
 431         int                     max_sq_desc_sz;
 432         int                     max_rq_desc_sz;
 433         int                     max_qp_init_rdma;
 434         int                     max_qp_dest_rdma;
 435         u32                     *qp0_qkey;
 436         u32                     *qp0_proxy;
 437         u32                     *qp1_proxy;
 438         u32                     *qp0_tunnel;
 439         u32                     *qp1_tunnel;
 440         int                     num_srqs;
 441         int                     max_srq_wqes;
 442         int                     max_srq_sge;
 443         int                     reserved_srqs;
 444         int                     num_cqs;
 445         int                     max_cqes;
 446         int                     reserved_cqs;
 447         int                     num_sys_eqs;
 448         int                     num_eqs;
 449         int                     reserved_eqs;
 450         int                     num_comp_vectors;
 451         int                     comp_pool;
 452         int                     num_mpts;
 453         int                     max_fmr_maps;
 454         int                     num_mtts;
 455         int                     fmr_reserved_mtts;
 456         int                     reserved_mtts;
 457         int                     reserved_mrws;
 458         int                     reserved_uars;
 459         int                     num_mgms;
 460         int                     num_amgms;
 461         int                     reserved_mcgs;
 462         int                     num_qp_per_mgm;
 463         int                     steering_mode;
 464         int                     fs_log_max_ucast_qp_range_size;
 465         int                     num_pds;
 466         int                     reserved_pds;
 467         int                     max_xrcds;
 468         int                     reserved_xrcds;
 469         int                     mtt_entry_sz;
 470         u32                     max_msg_sz;
 471         u32                     page_size_cap;
 472         u64                     flags;
 473         u64                     flags2;
 474         u32                     bmme_flags;
 475         u32                     reserved_lkey;
 476         u16                     stat_rate_support;
 477         u8                      port_width_cap[MLX4_MAX_PORTS + 1];
 478         int                     max_gso_sz;
 479         int                     max_rss_tbl_sz;
 480         int                     reserved_qps_cnt[MLX4_NUM_QP_REGION];
 481         int                     reserved_qps;
 482         int                     reserved_qps_base[MLX4_NUM_QP_REGION];
 483         int                     log_num_macs;
 484         int                     log_num_vlans;
 485         enum mlx4_port_type     port_type[MLX4_MAX_PORTS + 1];
 486         u8                      supported_type[MLX4_MAX_PORTS + 1];
 487         u8                      suggested_type[MLX4_MAX_PORTS + 1];
 488         u8                      default_sense[MLX4_MAX_PORTS + 1];
 489         u32                     port_mask[MLX4_MAX_PORTS + 1];
 490         enum mlx4_port_type     possible_type[MLX4_MAX_PORTS + 1];
 491         u32                     max_counters;
 492         u8                      port_ib_mtu[MLX4_MAX_PORTS + 1];
 493         u16                     sqp_demux;
 494         u32                     eqe_size;
 495         u32                     cqe_size;
 496         u8                      eqe_factor;
 497         u32                     userspace_caps; /* userspace must be aware of these */
 498         u32                     function_caps;  /* VFs must be aware of these */
 499         u16                     hca_core_clock;
 500         u64                     phys_port_id[MLX4_MAX_PORTS + 1];
 501         int                     tunnel_offload_mode;
 502         u8                      rx_checksum_flags_port[MLX4_MAX_PORTS + 1];
 503 };
 504
 505 struct mlx4_buf_list {
 506         void                   *buf;
 507         dma_addr_t              map;
 508 };
 509
 510 struct mlx4_buf {
 511         struct mlx4_buf_list    direct;
 512         struct mlx4_buf_list   *page_list;
 513         int                     nbufs;
 514         int                     npages;
 515         int                     page_shift;
 516 };
 517
 518 struct mlx4_mtt {
 519         u32                     offset;
 520         int                     order;
 521         int                     page_shift;
 522 };
 523
 524 enum {
 525         MLX4_DB_PER_PAGE = PAGE_SIZE / 4
 526 };
 527
 528 struct mlx4_db_pgdir {
 529         struct list_head        list;
 530         DECLARE_BITMAP(order0, MLX4_DB_PER_PAGE);
 531         DECLARE_BITMAP(order1, MLX4_DB_PER_PAGE / 2);
 532         unsigned long          *bits[2];
 533         __be32                 *db_page;
 534         dma_addr_t              db_dma;
 535 };
 536
 537 struct mlx4_ib_user_db_page;
 538
 539 struct mlx4_db {
 540         __be32                  *db;
 541         union {
 542                 struct mlx4_db_pgdir            *pgdir;
 543                 struct mlx4_ib_user_db_page     *user_page;
 544         }                       u;
 545         dma_addr_t              dma;
 546         int                     index;
 547         int                     order;
 548 };
 549
 550 struct mlx4_hwq_resources {
 551         struct mlx4_db          db;
 552         struct mlx4_mtt         mtt;
 553         struct mlx4_buf         buf;
 554 };
 555
 556 struct mlx4_mr {
 557         struct mlx4_mtt         mtt;
 558         u64                     iova;
 559         u64                     size;
 560         u32                     key;
 561         u32                     pd;
 562         u32                     access;
 563         int                     enabled;
 564 };
 565
 566 enum mlx4_mw_type {
 567         MLX4_MW_TYPE_1 = 1,
 568         MLX4_MW_TYPE_2 = 2,
 569 };
 570
 571 struct mlx4_mw {
 572         u32                     key;
 573         u32                     pd;
 574         enum mlx4_mw_type       type;
 575         int                     enabled;
 576 };
 577
 578 struct mlx4_fmr {
 579         struct mlx4_mr          mr;
 580         struct mlx4_mpt_entry  *mpt;
 581         __be64                 *mtts;
 582         dma_addr_t              dma_handle;
 583         int                     max_pages;
 584         int                     max_maps;
 585         int                     maps;
 586         u8                      page_shift;
 587 };
 588
 589 struct mlx4_uar {
 590         unsigned long           pfn;
 591         int                     index;
 592         struct list_head        bf_list;
 593         unsigned                free_bf_bmap;
 594         void __iomem           *map;
 595         void __iomem           *bf_map;
 596 };
 597
 598 struct mlx4_bf {
 599         unsigned int            offset;
 600         int                     buf_size;
 601         struct mlx4_uar        *uar;
 602         void __iomem           *reg;
 603 };
 604
 605 struct mlx4_cq {
 606         void (*comp)            (struct mlx4_cq *);
 607         void (*event)           (struct mlx4_cq *, enum mlx4_event);
 608
 609         struct mlx4_uar        *uar;
 610
 611         u32                     cons_index;
 612
 613         u16                     irq;
 614         __be32                 *set_ci_db;
 615         __be32                 *arm_db;
 616         int                     arm_sn;
 617
 618         int                     cqn;
 619         unsigned                vector;
 620
 621         atomic_t                refcount;
 622         struct completion       free;
 623 };
 624
 625 struct mlx4_qp {
 626         void (*event)           (struct mlx4_qp *, enum mlx4_event);
 627
 628         int                     qpn;
 629
 630         atomic_t                refcount;
 631         struct completion       free;
 632 };
 633
 634 struct mlx4_srq {
 635         void (*event)           (struct mlx4_srq *, enum mlx4_event);
 636
 637         int                     srqn;
 638         int                     max;
 639         int                     max_gs;
 640         int                     wqe_shift;
 641
 642         atomic_t                refcount;
 643         struct completion       free;
 644 };
 645
 646 struct mlx4_av {
 647         __be32                  port_pd;
 648         u8                      reserved1;
 649         u8                      g_slid;
 650         __be16                  dlid;
 651         u8                      reserved2;
 652         u8                      gid_index;
 653         u8                      stat_rate;
 654         u8                      hop_limit;
 655         __be32                  sl_tclass_flowlabel;
 656         u8                      dgid[16];
 657 };
 658
 659 struct mlx4_eth_av {
 660         __be32          port_pd;
 661         u8              reserved1;
 662         u8              smac_idx;
 663         u16             reserved2;
 664         u8              reserved3;
 665         u8              gid_index;
 666         u8              stat_rate;
 667         u8              hop_limit;
 668         __be32          sl_tclass_flowlabel;
 669         u8              dgid[16];
 670         u8              s_mac[6];
 671         u8              reserved4[2];
 672         __be16          vlan;
 673         u8              mac[ETH_ALEN];
 674 };
 675
 676 union mlx4_ext_av {
 677         struct mlx4_av          ib;
 678         struct mlx4_eth_av      eth;
 679 };
 680
 681 struct mlx4_counter {
 682         u8      reserved1[3];
 683         u8      counter_mode;
 684         __be32  num_ifc;
 685         u32     reserved2[2];
 686         __be64  rx_frames;
 687         __be64  rx_bytes;
 688         __be64  tx_frames;
 689         __be64  tx_bytes;
 690 };
 691
 692 struct mlx4_quotas {
 693         int qp;
 694         int cq;
 695         int srq;
 696         int mpt;
 697         int mtt;
 698         int counter;
 699         int xrcd;
 700 };
 701
 702 struct mlx4_vf_dev {
 703         u8                      min_port;
 704         u8                      n_ports;
 705 };
 706
 707 struct mlx4_dev {
 708         struct pci_dev         *pdev;
 709         unsigned long           flags;
 710         unsigned long           num_slaves;
 711         struct mlx4_caps        caps;
 712         struct mlx4_phys_caps   phys_caps;
 713         struct mlx4_quotas      quotas;
 714         struct radix_tree_root  qp_table_tree;
 715         u8                      rev_id;
 716         char                    board_id[MLX4_BOARD_ID_LEN];
 717         int                     num_vfs;
 718         int                     numa_node;
 719         int                     oper_log_mgm_entry_size;
 720         u64                     regid_promisc_array[MLX4_MAX_PORTS + 1];
 721         u64                     regid_allmulti_array[MLX4_MAX_PORTS + 1];
 722         struct mlx4_vf_dev     *dev_vfs;
 723         int                     nvfs[MLX4_MAX_PORTS + 1];
 724 };
 725
 726 struct mlx4_eqe {
 727         u8                      reserved1;
 728         u8                      type;
 729         u8                      reserved2;
 730         u8                      subtype;
 731         union {
 732                 u32             raw[6];
 733                 struct {
 734                         __be32  cqn;
 735                 } __packed comp;
 736                 struct {
 737                         u16     reserved1;
 738                         __be16  token;
 739                         u32     reserved2;
 740                         u8      reserved3[3];
 741                         u8      status;
 742                         __be64  out_param;
 743                 } __packed cmd;
 744                 struct {
 745                         __be32  qpn;
 746                 } __packed qp;
 747                 struct {
 748                         __be32  srqn;
 749                 } __packed srq;
 750                 struct {
 751                         __be32  cqn;
 752                         u32     reserved1;
 753                         u8      reserved2[3];
 754                         u8      syndrome;
 755                 } __packed cq_err;
 756                 struct {
 757                         u32     reserved1[2];
 758                         __be32  port;
 759                 } __packed port_change;
 760                 struct {
 761                         #define COMM_CHANNEL_BIT_ARRAY_SIZE     4
 762                         u32 reserved;
 763                         u32 bit_vec[COMM_CHANNEL_BIT_ARRAY_SIZE];
 764                 } __packed comm_channel_arm;
 765                 struct {
 766                         u8      port;
 767                         u8      reserved[3];
 768                         __be64  mac;
 769                 } __packed mac_update;
 770                 struct {
 771                         __be32  slave_id;
 772                 } __packed flr_event;
 773                 struct {
 774                         __be16  current_temperature;
 775                         __be16  warning_threshold;
 776                 } __packed warming;
 777                 struct {
 778                         u8 reserved[3];
 779                         u8 port;
 780                         union {
 781                                 struct {
 782                                         __be16 mstr_sm_lid;
 783                                         __be16 port_lid;
 784                                         __be32 changed_attr;
 785                                         u8 reserved[3];
 786                                         u8 mstr_sm_sl;
 787                                         __be64 gid_prefix;
 788                                 } __packed port_info;
 789                                 struct {
 790                                         __be32 block_ptr;
 791                                         __be32 tbl_entries_mask;
 792                                 } __packed tbl_change_info;
 793                         } params;
 794                 } __packed port_mgmt_change;
 795         }                       event;
 796         u8                      slave_id;
 797         u8                      reserved3[2];
 798         u8                      owner;
 799 } __packed;
 800
 801 struct mlx4_init_port_param {
 802         int                     set_guid0;
 803         int                     set_node_guid;
 804         int                     set_si_guid;
 805         u16                     mtu;
 806         int                     port_width_cap;
 807         u16                     vl_cap;
 808         u16                     max_gid;
 809         u16                     max_pkey;
 810         u64                     guid0;
 811         u64                     node_guid;
 812         u64                     si_guid;
 813 };
 814
 815 #define MAD_IFC_DATA_SZ 192
 816 /* MAD IFC Mailbox */
 817 struct mlx4_mad_ifc {
 818         u8      base_version;
 819         u8      mgmt_class;
 820         u8      class_version;
 821         u8      method;
 822         __be16  status;
 823         __be16  class_specific;
 824         __be64  tid;
 825         __be16  attr_id;
 826         __be16  resv;
 827         __be32  attr_mod;
 828         __be64  mkey;
 829         __be16  dr_slid;
 830         __be16  dr_dlid;
 831         u8      reserved[28];
 832         u8      data[MAD_IFC_DATA_SZ];
 833 } __packed;
 834
 835 #define mlx4_foreach_port(port, dev, type)                              \
 836         for ((port) = 1; (port) <= (dev)->caps.num_ports; (port)++)     \
 837                 if ((type) == (dev)->caps.port_mask[(port)])
 838
 839 #define mlx4_foreach_non_ib_transport_port(port, dev)                     \
 840         for ((port) = 1; (port) <= (dev)->caps.num_ports; (port)++)       \
 841                 if (((dev)->caps.port_mask[port] != MLX4_PORT_TYPE_IB))
 842
 843 #define mlx4_foreach_ib_transport_port(port, dev)                         \
 844         for ((port) = 1; (port) <= (dev)->caps.num_ports; (port)++)       \
 845                 if (((dev)->caps.port_mask[port] == MLX4_PORT_TYPE_IB) || \
 846                         ((dev)->caps.flags & MLX4_DEV_CAP_FLAG_IBOE))
 847
 848 #define MLX4_INVALID_SLAVE_ID   0xFF
 849
 850 void handle_port_mgmt_change_event(struct work_struct *work);
 851
 852 static inline int mlx4_master_func_num(struct mlx4_dev *dev)
 853 {
 854         return dev->caps.function;
 855 }
 856
 857 static inline int mlx4_is_master(struct mlx4_dev *dev)
 858 {
 859         return dev->flags & MLX4_FLAG_MASTER;
 860 }
 861
 862 static inline int mlx4_num_reserved_sqps(struct mlx4_dev *dev)
 863 {
 864         return dev->phys_caps.base_sqpn + 8 +
 865                 16 * MLX4_MFUNC_MAX * !!mlx4_is_master(dev);
 866 }
 867
 868 static inline int mlx4_is_qp_reserved(struct mlx4_dev *dev, u32 qpn)
 869 {
 870         return (qpn < dev->phys_caps.base_sqpn + 8 +
 871                 16 * MLX4_MFUNC_MAX * !!mlx4_is_master(dev));
 872 }
 873
 874 static inline int mlx4_is_guest_proxy(struct mlx4_dev *dev, int slave, u32 qpn)
 875 {
 876         int guest_proxy_base = dev->phys_caps.base_proxy_sqpn + slave * 8;
 877
 878         if (qpn >= guest_proxy_base && qpn < guest_proxy_base + 8)
 879                 return 1;
 880
 881         return 0;
 882 }
 883
 884 static inline int mlx4_is_mfunc(struct mlx4_dev *dev)
 885 {
 886         return dev->flags & (MLX4_FLAG_SLAVE | MLX4_FLAG_MASTER);
 887 }
 888
 889 static inline int mlx4_is_slave(struct mlx4_dev *dev)
 890 {
 891         return dev->flags & MLX4_FLAG_SLAVE;
 892 }
 893
 894 int mlx4_buf_alloc(struct mlx4_dev *dev, int size, int max_direct,
 895                    struct mlx4_buf *buf, gfp_t gfp);
 896 void mlx4_buf_free(struct mlx4_dev *dev, int size, struct mlx4_buf *buf);
 897 static inline void *mlx4_buf_offset(struct mlx4_buf *buf, int offset)
 898 {
 899         if (BITS_PER_LONG == 64 || buf->nbufs == 1)
 900                 return buf->direct.buf + offset;
 901         else
 902                 return buf->page_list[offset >> PAGE_SHIFT].buf +
 903                         (offset & (PAGE_SIZE - 1));
 904 }
 905
 906 int mlx4_pd_alloc(struct mlx4_dev *dev, u32 *pdn);
 907 void mlx4_pd_free(struct mlx4_dev *dev, u32 pdn);
 908 int mlx4_xrcd_alloc(struct mlx4_dev *dev, u32 *xrcdn);
 909 void mlx4_xrcd_free(struct mlx4_dev *dev, u32 xrcdn);
 910
 911 int mlx4_uar_alloc(struct mlx4_dev *dev, struct mlx4_uar *uar);
 912 void mlx4_uar_free(struct mlx4_dev *dev, struct mlx4_uar *uar);
 913 int mlx4_bf_alloc(struct mlx4_dev *dev, struct mlx4_bf *bf, int node);
 914 void mlx4_bf_free(struct mlx4_dev *dev, struct mlx4_bf *bf);
 915
 916 int mlx4_mtt_init(struct mlx4_dev *dev, int npages, int page_shift,
 917                   struct mlx4_mtt *mtt);
 918 void mlx4_mtt_cleanup(struct mlx4_dev *dev, struct mlx4_mtt *mtt);
 919 u64 mlx4_mtt_addr(struct mlx4_dev *dev, struct mlx4_mtt *mtt);
 920
 921 int mlx4_mr_alloc(struct mlx4_dev *dev, u32 pd, u64 iova, u64 size, u32 access,
 922                   int npages, int page_shift, struct mlx4_mr *mr);
 923 int mlx4_mr_free(struct mlx4_dev *dev, struct mlx4_mr *mr);
 924 int mlx4_mr_enable(struct mlx4_dev *dev, struct mlx4_mr *mr);
 925 int mlx4_mw_alloc(struct mlx4_dev *dev, u32 pd, enum mlx4_mw_type type,
 926                   struct mlx4_mw *mw);
 927 void mlx4_mw_free(struct mlx4_dev *dev, struct mlx4_mw *mw);
 928 int mlx4_mw_enable(struct mlx4_dev *dev, struct mlx4_mw *mw);
 929 int mlx4_write_mtt(struct mlx4_dev *dev, struct mlx4_mtt *mtt,
 930                    int start_index, int npages, u64 *page_list);
 931 int mlx4_buf_write_mtt(struct mlx4_dev *dev, struct mlx4_mtt *mtt,
 932                        struct mlx4_buf *buf, gfp_t gfp);
 933
 934 int mlx4_db_alloc(struct mlx4_dev *dev, struct mlx4_db *db, int order,
 935                   gfp_t gfp);
 936 void mlx4_db_free(struct mlx4_dev *dev, struct mlx4_db *db);
 937
 938 int mlx4_alloc_hwq_res(struct mlx4_dev *dev, struct mlx4_hwq_resources *wqres,
 939                        int size, int max_direct);
 940 void mlx4_free_hwq_res(struct mlx4_dev *mdev, struct mlx4_hwq_resources *wqres,
 941                        int size);
 942
 943 int mlx4_cq_alloc(struct mlx4_dev *dev, int nent, struct mlx4_mtt *mtt,
 944                   struct mlx4_uar *uar, u64 db_rec, struct mlx4_cq *cq,
 945                   unsigned vector, int collapsed, int timestamp_en);
 946 void mlx4_cq_free(struct mlx4_dev *dev, struct mlx4_cq *cq);
 947
 948 int mlx4_qp_reserve_range(struct mlx4_dev *dev, int cnt, int align, int *base);
 949 void mlx4_qp_release_range(struct mlx4_dev *dev, int base_qpn, int cnt);
 950
 951 int mlx4_qp_alloc(struct mlx4_dev *dev, int qpn, struct mlx4_qp *qp,
 952                   gfp_t gfp);
 953 void mlx4_qp_free(struct mlx4_dev *dev, struct mlx4_qp *qp);
 954
 955 int mlx4_srq_alloc(struct mlx4_dev *dev, u32 pdn, u32 cqn, u16 xrcdn,
 956                    struct mlx4_mtt *mtt, u64 db_rec, struct mlx4_srq *srq);
 957 void mlx4_srq_free(struct mlx4_dev *dev, struct mlx4_srq *srq);
 958 int mlx4_srq_arm(struct mlx4_dev *dev, struct mlx4_srq *srq, int limit_watermark);
 959 int mlx4_srq_query(struct mlx4_dev *dev, struct mlx4_srq *srq, int *limit_watermark);
 960
 961 int mlx4_INIT_PORT(struct mlx4_dev *dev, int port);
 962 int mlx4_CLOSE_PORT(struct mlx4_dev *dev, int port);
 963
 964 int mlx4_unicast_attach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
 965                         int block_mcast_loopback, enum mlx4_protocol prot);
 966 int mlx4_unicast_detach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
 967                         enum mlx4_protocol prot);
 968 int mlx4_multicast_attach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
 969                           u8 port, int block_mcast_loopback,
 970                           enum mlx4_protocol protocol, u64 *reg_id);
 971 int mlx4_multicast_detach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
 972                           enum mlx4_protocol protocol, u64 reg_id);
 973
 974 enum {
 975         MLX4_DOMAIN_UVERBS      = 0x1000,
 976         MLX4_DOMAIN_ETHTOOL     = 0x2000,
 977         MLX4_DOMAIN_RFS         = 0x3000,
 978         MLX4_DOMAIN_NIC    = 0x5000,
 979 };
 980
 981 enum mlx4_net_trans_rule_id {
 982         MLX4_NET_TRANS_RULE_ID_ETH = 0,
 983         MLX4_NET_TRANS_RULE_ID_IB,
 984         MLX4_NET_TRANS_RULE_ID_IPV6,
 985         MLX4_NET_TRANS_RULE_ID_IPV4,
 986         MLX4_NET_TRANS_RULE_ID_TCP,
 987         MLX4_NET_TRANS_RULE_ID_UDP,
 988         MLX4_NET_TRANS_RULE_ID_VXLAN,
 989         MLX4_NET_TRANS_RULE_NUM, /* should be last */
 990 };
 991
 992 extern const u16 __sw_id_hw[];
 993
 994 static inline int map_hw_to_sw_id(u16 header_id)
 995 {
 996
 997         int i;
 998         for (i = 0; i < MLX4_NET_TRANS_RULE_NUM; i++) {
 999                 if (header_id == __sw_id_hw[i])
1000                         return i;
1001         }
1002         return -EINVAL;
1003 }
1004
1005 enum mlx4_net_trans_promisc_mode {
1006         MLX4_FS_REGULAR = 1,
1007         MLX4_FS_ALL_DEFAULT,
1008         MLX4_FS_MC_DEFAULT,
1009         MLX4_FS_UC_SNIFFER,
1010         MLX4_FS_MC_SNIFFER,
1011         MLX4_FS_MODE_NUM, /* should be last */
1012 };
1013
1014 struct mlx4_spec_eth {
1015         u8      dst_mac[ETH_ALEN];
1016         u8      dst_mac_msk[ETH_ALEN];
1017         u8      src_mac[ETH_ALEN];
1018         u8      src_mac_msk[ETH_ALEN];
1019         u8      ether_type_enable;
1020         __be16  ether_type;
1021         __be16  vlan_id_msk;
1022         __be16  vlan_id;
1023 };
1024
1025 struct mlx4_spec_tcp_udp {
1026         __be16 dst_port;
1027         __be16 dst_port_msk;
1028         __be16 src_port;
1029         __be16 src_port_msk;
1030 };
1031
1032 struct mlx4_spec_ipv4 {
1033         __be32 dst_ip;
1034         __be32 dst_ip_msk;
1035         __be32 src_ip;
1036         __be32 src_ip_msk;
1037 };
1038
1039 struct mlx4_spec_ib {
1040         __be32  l3_qpn;
1041         __be32  qpn_msk;
1042         u8      dst_gid[16];
1043         u8      dst_gid_msk[16];
1044 };
1045
1046 struct mlx4_spec_vxlan {
1047         __be32 vni;
1048         __be32 vni_mask;
1049
1050 };
1051
1052 struct mlx4_spec_list {
1053         struct  list_head list;
1054         enum    mlx4_net_trans_rule_id id;
1055         union {
1056                 struct mlx4_spec_eth eth;
1057                 struct mlx4_spec_ib ib;
1058                 struct mlx4_spec_ipv4 ipv4;
1059                 struct mlx4_spec_tcp_udp tcp_udp;
1060                 struct mlx4_spec_vxlan vxlan;
1061         };
1062 };
1063
1064 enum mlx4_net_trans_hw_rule_queue {
1065         MLX4_NET_TRANS_Q_FIFO,
1066         MLX4_NET_TRANS_Q_LIFO,
1067 };
1068
1069 struct mlx4_net_trans_rule {
1070         struct  list_head list;
1071         enum    mlx4_net_trans_hw_rule_queue queue_mode;
1072         bool    exclusive;
1073         bool    allow_loopback;
1074         enum    mlx4_net_trans_promisc_mode promisc_mode;
1075         u8      port;
1076         u16     priority;
1077         u32     qpn;
1078 };
1079
1080 struct mlx4_net_trans_rule_hw_ctrl {
1081         __be16 prio;
1082         u8 type;
1083         u8 flags;
1084         u8 rsvd1;
1085         u8 funcid;
1086         u8 vep;
1087         u8 port;
1088         __be32 qpn;
1089         __be32 rsvd2;
1090 };
1091
1092 struct mlx4_net_trans_rule_hw_ib {
1093         u8 size;
1094         u8 rsvd1;
1095         __be16 id;
1096         u32 rsvd2;
1097         __be32 l3_qpn;
1098         __be32 qpn_mask;
1099         u8 dst_gid[16];
1100         u8 dst_gid_msk[16];
1101 } __packed;
1102
1103 struct mlx4_net_trans_rule_hw_eth {
1104         u8      size;
1105         u8      rsvd;
1106         __be16  id;
1107         u8      rsvd1[6];
1108         u8      dst_mac[6];
1109         u16     rsvd2;
1110         u8      dst_mac_msk[6];
1111         u16     rsvd3;
1112         u8      src_mac[6];
1113         u16     rsvd4;
1114         u8      src_mac_msk[6];
1115         u8      rsvd5;
1116         u8      ether_type_enable;
1117         __be16  ether_type;
1118         __be16  vlan_tag_msk;
1119         __be16  vlan_tag;
1120 } __packed;
1121
1122 struct mlx4_net_trans_rule_hw_tcp_udp {
1123         u8      size;
1124         u8      rsvd;
1125         __be16  id;
1126         __be16  rsvd1[3];
1127         __be16  dst_port;
1128         __be16  rsvd2;
1129         __be16  dst_port_msk;
1130         __be16  rsvd3;
1131         __be16  src_port;
1132         __be16  rsvd4;
1133         __be16  src_port_msk;
1134 } __packed;
1135
1136 struct mlx4_net_trans_rule_hw_ipv4 {
1137         u8      size;
1138         u8      rsvd;
1139         __be16  id;
1140         __be32  rsvd1;
1141         __be32  dst_ip;
1142         __be32  dst_ip_msk;
1143         __be32  src_ip;
1144         __be32  src_ip_msk;
1145 } __packed;
1146
1147 struct mlx4_net_trans_rule_hw_vxlan {
1148         u8      size;
1149         u8      rsvd;
1150         __be16  id;
1151         __be32  rsvd1;
1152         __be32  vni;
1153         __be32  vni_mask;
1154 } __packed;
1155
1156 struct _rule_hw {
1157         union {
1158                 struct {
1159                         u8 size;
1160                         u8 rsvd;
1161                         __be16 id;
1162                 };
1163                 struct mlx4_net_trans_rule_hw_eth eth;
1164                 struct mlx4_net_trans_rule_hw_ib ib;
1165                 struct mlx4_net_trans_rule_hw_ipv4 ipv4;
1166                 struct mlx4_net_trans_rule_hw_tcp_udp tcp_udp;
1167                 struct mlx4_net_trans_rule_hw_vxlan vxlan;
1168         };
1169 };
1170
1171 enum {
1172         VXLAN_STEER_BY_OUTER_MAC        = 1 << 0,
1173         VXLAN_STEER_BY_OUTER_VLAN       = 1 << 1,
1174         VXLAN_STEER_BY_VSID_VNI         = 1 << 2,
1175         VXLAN_STEER_BY_INNER_MAC        = 1 << 3,
1176         VXLAN_STEER_BY_INNER_VLAN       = 1 << 4,
1177 };
1178
1179
1180 int mlx4_flow_steer_promisc_add(struct mlx4_dev *dev, u8 port, u32 qpn,
1181                                 enum mlx4_net_trans_promisc_mode mode);
1182 int mlx4_flow_steer_promisc_remove(struct mlx4_dev *dev, u8 port,
1183                                    enum mlx4_net_trans_promisc_mode mode);
1184 int mlx4_multicast_promisc_add(struct mlx4_dev *dev, u32 qpn, u8 port);
1185 int mlx4_multicast_promisc_remove(struct mlx4_dev *dev, u32 qpn, u8 port);
1186 int mlx4_unicast_promisc_add(struct mlx4_dev *dev, u32 qpn, u8 port);
1187 int mlx4_unicast_promisc_remove(struct mlx4_dev *dev, u32 qpn, u8 port);
1188 int mlx4_SET_MCAST_FLTR(struct mlx4_dev *dev, u8 port, u64 mac, u64 clear, u8 mode);
1189
1190 int mlx4_register_mac(struct mlx4_dev *dev, u8 port, u64 mac);
1191 void mlx4_unregister_mac(struct mlx4_dev *dev, u8 port, u64 mac);
1192 int mlx4_get_base_qpn(struct mlx4_dev *dev, u8 port);
1193 int __mlx4_replace_mac(struct mlx4_dev *dev, u8 port, int qpn, u64 new_mac);
1194 void mlx4_set_stats_bitmap(struct mlx4_dev *dev, u64 *stats_bitmap);
1195 int mlx4_SET_PORT_general(struct mlx4_dev *dev, u8 port, int mtu,
1196                           u8 pptx, u8 pfctx, u8 pprx, u8 pfcrx);
1197 int mlx4_SET_PORT_qpn_calc(struct mlx4_dev *dev, u8 port, u32 base_qpn,
1198                            u8 promisc);
1199 int mlx4_SET_PORT_PRIO2TC(struct mlx4_dev *dev, u8 port, u8 *prio2tc);
1200 int mlx4_SET_PORT_SCHEDULER(struct mlx4_dev *dev, u8 port, u8 *tc_tx_bw,
1201                 u8 *pg, u16 *ratelimit);
1202 int mlx4_SET_PORT_VXLAN(struct mlx4_dev *dev, u8 port, u8 steering, int enable);
1203 int mlx4_find_cached_mac(struct mlx4_dev *dev, u8 port, u64 mac, int *idx);
1204 int mlx4_find_cached_vlan(struct mlx4_dev *dev, u8 port, u16 vid, int *idx);
1205 int mlx4_register_vlan(struct mlx4_dev *dev, u8 port, u16 vlan, int *index);
1206 void mlx4_unregister_vlan(struct mlx4_dev *dev, u8 port, u16 vlan);
1207
1208 int mlx4_map_phys_fmr(struct mlx4_dev *dev, struct mlx4_fmr *fmr, u64 *page_list,
1209                       int npages, u64 iova, u32 *lkey, u32 *rkey);
1210 int mlx4_fmr_alloc(struct mlx4_dev *dev, u32 pd, u32 access, int max_pages,
1211                    int max_maps, u8 page_shift, struct mlx4_fmr *fmr);
1212 int mlx4_fmr_enable(struct mlx4_dev *dev, struct mlx4_fmr *fmr);
1213 void mlx4_fmr_unmap(struct mlx4_dev *dev, struct mlx4_fmr *fmr,
1214                     u32 *lkey, u32 *rkey);
1215 int mlx4_fmr_free(struct mlx4_dev *dev, struct mlx4_fmr *fmr);
1216 int mlx4_SYNC_TPT(struct mlx4_dev *dev);
1217 int mlx4_test_interrupts(struct mlx4_dev *dev);
1218 int mlx4_assign_eq(struct mlx4_dev *dev, char *name, struct cpu_rmap *rmap,
1219                    int *vector);
1220 void mlx4_release_eq(struct mlx4_dev *dev, int vec);
1221
1222 int mlx4_eq_get_irq(struct mlx4_dev *dev, int vec);
1223
1224 int mlx4_get_phys_port_id(struct mlx4_dev *dev);
1225 int mlx4_wol_read(struct mlx4_dev *dev, u64 *config, int port);
1226 int mlx4_wol_write(struct mlx4_dev *dev, u64 config, int port);
1227
1228 int mlx4_counter_alloc(struct mlx4_dev *dev, u32 *idx);
1229 void mlx4_counter_free(struct mlx4_dev *dev, u32 idx);
1230
1231 int mlx4_flow_attach(struct mlx4_dev *dev,
1232                      struct mlx4_net_trans_rule *rule, u64 *reg_id);
1233 int mlx4_flow_detach(struct mlx4_dev *dev, u64 reg_id);
1234 int mlx4_map_sw_to_hw_steering_mode(struct mlx4_dev *dev,
1235                                     enum mlx4_net_trans_promisc_mode flow_type);
1236 int mlx4_map_sw_to_hw_steering_id(struct mlx4_dev *dev,
1237                                   enum mlx4_net_trans_rule_id id);
1238 int mlx4_hw_rule_sz(struct mlx4_dev *dev, enum mlx4_net_trans_rule_id id);
1239
1240 int mlx4_tunnel_steer_add(struct mlx4_dev *dev, unsigned char *addr,
1241                           int port, int qpn, u16 prio, u64 *reg_id);
1242
1243 void mlx4_sync_pkey_table(struct mlx4_dev *dev, int slave, int port,
1244                           int i, int val);
1245
1246 int mlx4_get_parav_qkey(struct mlx4_dev *dev, u32 qpn, u32 *qkey);
1247
1248 int mlx4_is_slave_active(struct mlx4_dev *dev, int slave);
1249 int mlx4_gen_pkey_eqe(struct mlx4_dev *dev, int slave, u8 port);
1250 int mlx4_gen_guid_change_eqe(struct mlx4_dev *dev, int slave, u8 port);
1251 int mlx4_gen_slaves_port_mgt_ev(struct mlx4_dev *dev, u8 port, int attr);
1252 int mlx4_gen_port_state_change_eqe(struct mlx4_dev *dev, int slave, u8 port, u8 port_subtype_change);
1253 enum slave_port_state mlx4_get_slave_port_state(struct mlx4_dev *dev, int slave, u8 port);
1254 int set_and_calc_slave_port_state(struct mlx4_dev *dev, int slave, u8 port, int event, enum slave_port_gen_event *gen_event);
1255
1256 void mlx4_put_slave_node_guid(struct mlx4_dev *dev, int slave, __be64 guid);
1257 __be64 mlx4_get_slave_node_guid(struct mlx4_dev *dev, int slave);
1258
1259 int mlx4_get_slave_from_roce_gid(struct mlx4_dev *dev, int port, u8 *gid,
1260                                  int *slave_id);
1261 int mlx4_get_roce_gid_from_slave(struct mlx4_dev *dev, int port, int slave_id,
1262                                  u8 *gid);
1263
1264 int mlx4_FLOW_STEERING_IB_UC_QP_RANGE(struct mlx4_dev *dev, u32 min_range_qpn,
1265                                       u32 max_range_qpn);
1266
1267 cycle_t mlx4_read_clock(struct mlx4_dev *dev);
1268
1269 struct mlx4_active_ports {
1270         DECLARE_BITMAP(ports, MLX4_MAX_PORTS);
1271 };
1272 /* Returns a bitmap of the physical ports which are assigned to slave */
1273 struct mlx4_active_ports mlx4_get_active_ports(struct mlx4_dev *dev, int slave);
1274
1275 /* Returns the physical port that represents the virtual port of the slave, */
1276 /* or a value < 0 in case of an error. If a slave has 2 ports, the identity */
1277 /* mapping is returned.                                                     */
1278 int mlx4_slave_convert_port(struct mlx4_dev *dev, int slave, int port);
1279
1280 struct mlx4_slaves_pport {
1281         DECLARE_BITMAP(slaves, MLX4_MFUNC_MAX);
1282 };
1283 /* Returns a bitmap of all slaves that are assigned to port. */
1284 struct mlx4_slaves_pport mlx4_phys_to_slaves_pport(struct mlx4_dev *dev,
1285                                                    int port);
1286
1287 /* Returns a bitmap of all slaves that are assigned exactly to all the */
1288 /* the ports that are set in crit_ports.                               */
1289 struct mlx4_slaves_pport mlx4_phys_to_slaves_pport_actv(
1290                 struct mlx4_dev *dev,
1291                 const struct mlx4_active_ports *crit_ports);
1292
1293 /* Returns the slave's virtual port that represents the physical port. */
1294 int mlx4_phys_to_slave_port(struct mlx4_dev *dev, int slave, int port);
1295
1296 int mlx4_get_base_gid_ix(struct mlx4_dev *dev, int slave, int port);
1297
1298 int mlx4_config_vxlan_port(struct mlx4_dev *dev, __be16 udp_port);
1299 int mlx4_vf_smi_enabled(struct mlx4_dev *dev, int slave, int port);
1300 int mlx4_vf_get_enable_smi_admin(struct mlx4_dev *dev, int slave, int port);
1301 int mlx4_vf_set_enable_smi_admin(struct mlx4_dev *dev, int slave, int port,
1302                                  int enable);
1303 int mlx4_mr_hw_get_mpt(struct mlx4_dev *dev, struct mlx4_mr *mmr,
1304                        struct mlx4_mpt_entry ***mpt_entry);
1305 int mlx4_mr_hw_write_mpt(struct mlx4_dev *dev, struct mlx4_mr *mmr,
1306                          struct mlx4_mpt_entry **mpt_entry);
1307 int mlx4_mr_hw_change_pd(struct mlx4_dev *dev, struct mlx4_mpt_entry *mpt_entry,
1308                          u32 pdn);
1309 int mlx4_mr_hw_change_access(struct mlx4_dev *dev,
1310                              struct mlx4_mpt_entry *mpt_entry,
1311                              u32 access);
1312 void mlx4_mr_hw_put_mpt(struct mlx4_dev *dev,
1313                         struct mlx4_mpt_entry **mpt_entry);
1314 void mlx4_mr_rereg_mem_cleanup(struct mlx4_dev *dev, struct mlx4_mr *mr);
1315 int mlx4_mr_rereg_mem_write(struct mlx4_dev *dev, struct mlx4_mr *mr,
1316                             u64 iova, u64 size, int npages,
1317                             int page_shift, struct mlx4_mpt_entry *mpt_entry);
1318
1319 int mlx4_get_module_info(struct mlx4_dev *dev, u8 port,
1320                          u16 offset, u16 size, u8 *data);
1321
1322 /* Returns true if running in low memory profile (kdump kernel) */
1323 static inline bool mlx4_low_memory_profile(void)
1324 {
1325         return is_kdump_kernel();
1326 }
1327
1328 /* ACCESS REG commands */
1329 enum mlx4_access_reg_method {
1330         MLX4_ACCESS_REG_QUERY = 0x1,
1331         MLX4_ACCESS_REG_WRITE = 0x2,
1332 };
1333
1334 /* ACCESS PTYS Reg command */
1335 enum mlx4_ptys_proto {
1336         MLX4_PTYS_IB = 1<<0,
1337         MLX4_PTYS_EN = 1<<2,
1338 };
1339
1340 struct mlx4_ptys_reg {
1341         u8 resrvd1;
1342         u8 local_port;
1343         u8 resrvd2;
1344         u8 proto_mask;
1345         __be32 resrvd3[2];
1346         __be32 eth_proto_cap;
1347         __be16 ib_width_cap;
1348         __be16 ib_speed_cap;
1349         __be32 resrvd4;
1350         __be32 eth_proto_admin;
1351         __be16 ib_width_admin;
1352         __be16 ib_speed_admin;
1353         __be32 resrvd5;
1354         __be32 eth_proto_oper;
1355         __be16 ib_width_oper;
1356         __be16 ib_speed_oper;
1357         __be32 resrvd6;
1358         __be32 eth_proto_lp_adv;
1359 } __packed;
1360
1361 int mlx4_ACCESS_PTYS_REG(struct mlx4_dev *dev,
1362                          enum mlx4_access_reg_method method,
1363                          struct mlx4_ptys_reg *ptys_reg);
1364
1365 #endif /* MLX4_DEVICE_H */