clk/zynq/clkc: Add CLK_SET_RATE_PARENT flag to ethernet muxes
authorSoren Brinkmann <soren.brinkmann@xilinx.com>
Mon, 17 Jun 2013 22:47:40 +0000 (15:47 -0700)
committerMike Turquette <mturquette@linaro.org>
Tue, 13 Aug 2013 17:01:55 +0000 (10:01 -0700)
commit765b7d4c4cb376465f81d0dd44b50861514dbcba
tree4032473bae2c62edf6e78c2008e0ce564527e741
parent252957cc3a2d59179df1a2d44d219e07dc5c3f06
clk/zynq/clkc: Add CLK_SET_RATE_PARENT flag to ethernet muxes

Zynq's Ethernet clocks are created by the following hierarchy:
mux0 ---> div0 ---> div1 ---> mux1 ---> gate
Rate change requests on the gate have to propagate all the way up to
div0 to properly leverage all dividers. Mux1 was missing the
CLK_SET_RATE_PARENT flag, which is required to achieve this.

This does not fix a specific regression but the clock driver was merged
for 3.11-rc1, so best to fix the known bugs before the release.

Signed-off-by: Soren Brinkmann <soren.brinkmann@xilinx.com>
Signed-off-by: Michal Simek <michal.simek@xilinx.com>
Signed-off-by: Mike Turquette <mturquette@linaro.org>
[mturquette@linaro.org: added to changelog]
drivers/clk/zynq/clkc.c