Documentation/devicetree/bindings/bus/ti-gpmc.txt

   1 Device tree bindings for OMAP general purpose memory controllers (GPMC)
   2
   3 The actual devices are instantiated from the child nodes of a GPMC node.
   4
   5 Required properties:
   6
   7  - compatible:          Should be set to one of the following:
   8
   9                         ti,omap2420-gpmc (omap2420)
  10                         ti,omap2430-gpmc (omap2430)
  11                         ti,omap3430-gpmc (omap3430 & omap3630)
  12                         ti,omap4430-gpmc (omap4430 & omap4460 & omap543x)
  13                         ti,am3352-gpmc   (am335x devices)
  14
  15  - reg:                 A resource specifier for the register space
  16                         (see the example below)
  17  - ti,hwmods:           Should be set to "ti,gpmc" until the DT transition is
  18                         completed.
  19  - #address-cells:      Must be set to 2 to allow memory address translation
  20  - #size-cells:         Must be set to 1 to allow CS address passing
  21  - gpmc,num-cs:         The maximum number of chip-select lines that controller
  22                         can support.
  23  - gpmc,num-waitpins:   The maximum number of wait pins that controller can
  24                         support.
  25  - ranges:              Must be set up to reflect the memory layout with four
  26                         integer values for each chip-select line in use:
  27
  28                            <cs-number> 0 <physical address of mapping> <size>
  29
  30                         Currently, calculated values derived from the contents
  31                         of the per-CS register GPMC_CONFIG7 (as set up by the
  32                         bootloader) are used for the physical address decoding.
  33                         As this will change in the future, filling correct
  34                         values here is a requirement.
  35  - interrupt-controller: The GPMC driver implements and interrupt controller for
  36                         the NAND events "fifoevent" and "termcount".
  37                         The interrupt number mapping is as follows
  38                         0 - NAND_fifoevent
  39                         1 - NAND_termcount
  40  - interrupt-cells:     Must be set to 2
  41
  42 Timing properties for child nodes. All are optional and default to 0.
  43
  44  - gpmc,sync-clk-ps:    Minimum clock period for synchronous mode, in picoseconds
  45
  46  Chip-select signal timings (in nanoseconds) corresponding to GPMC_CONFIG2:
  47  - gpmc,cs-on-ns:       Assertion time
  48  - gpmc,cs-rd-off-ns:   Read deassertion time
  49  - gpmc,cs-wr-off-ns:   Write deassertion time
  50
  51  ADV signal timings (in nanoseconds) corresponding to GPMC_CONFIG3:
  52  - gpmc,adv-on-ns:      Assertion time
  53  - gpmc,adv-rd-off-ns:  Read deassertion time
  54  - gpmc,adv-wr-off-ns:  Write deassertion time
  55  - gpmc,adv-aad-mux-on-ns:      Assertion time for AAD
  56  - gpmc,adv-aad-mux-rd-off-ns:  Read deassertion time for AAD
  57  - gpmc,adv-aad-mux-wr-off-ns:  Write deassertion time for AAD
  58
  59  WE signals timings (in nanoseconds) corresponding to GPMC_CONFIG4:
  60  - gpmc,we-on-ns        Assertion time
  61  - gpmc,we-off-ns:      Deassertion time
  62
  63  OE signals timings (in nanoseconds) corresponding to GPMC_CONFIG4:
  64  - gpmc,oe-on-ns:       Assertion time
  65  - gpmc,oe-off-ns:      Deassertion time
  66  - gpmc,oe-aad-mux-on-ns:       Assertion time for AAD
  67  - gpmc,oe-aad-mux-off-ns:      Deassertion time for AAD
  68
  69  Access time and cycle time timings (in nanoseconds) corresponding to
  70  GPMC_CONFIG5:
  71  - gpmc,page-burst-access-ns:   Multiple access word delay
  72  - gpmc,access-ns:              Start-cycle to first data valid delay
  73  - gpmc,rd-cycle-ns:            Total read cycle time
  74  - gpmc,wr-cycle-ns:            Total write cycle time
  75  - gpmc,bus-turnaround-ns:      Turn-around time between successive accesses
  76  - gpmc,cycle2cycle-delay-ns:   Delay between chip-select pulses
  77  - gpmc,clk-activation-ns:      GPMC clock activation time
  78  - gpmc,wait-monitoring-ns:     Start of wait monitoring with regard to valid
  79                                 data
  80
  81 Boolean timing parameters. If property is present parameter enabled and
  82 disabled if omitted:
  83  - gpmc,adv-extra-delay:        ADV signal is delayed by half GPMC clock
  84  - gpmc,cs-extra-delay:         CS signal is delayed by half GPMC clock
  85  - gpmc,cycle2cycle-diffcsen:   Add "cycle2cycle-delay" between successive
  86                                 accesses to a different CS
  87  - gpmc,cycle2cycle-samecsen:   Add "cycle2cycle-delay" between successive
  88                                 accesses to the same CS
  89  - gpmc,oe-extra-delay:         OE signal is delayed by half GPMC clock
  90  - gpmc,we-extra-delay:         WE signal is delayed by half GPMC clock
  91  - gpmc,time-para-granularity:  Multiply all access times by 2
  92
  93 The following are only applicable to OMAP3+ and AM335x:
  94  - gpmc,wr-access-ns:           In synchronous write mode, for single or
  95                                 burst accesses, defines the number of
  96                                 GPMC_FCLK cycles from start access time
  97                                 to the GPMC_CLK rising edge used by the
  98                                 memory device for the first data capture.
  99  - gpmc,wr-data-mux-bus-ns:     In address-data multiplex mode, specifies
 100                                 the time when the first data is driven on
 101                                 the address-data bus.
 102
 103 GPMC chip-select settings properties for child nodes. All are optional.
 104
 105 - gpmc,burst-length     Page/burst length. Must be 4, 8 or 16.
 106 - gpmc,burst-wrap       Enables wrap bursting
 107 - gpmc,burst-read       Enables read page/burst mode
 108 - gpmc,burst-write      Enables write page/burst mode
 109 - gpmc,device-width     Total width of device(s) connected to a GPMC
 110                         chip-select in bytes. The GPMC supports 8-bit
 111                         and 16-bit devices and so this property must be
 112                         1 or 2.
 113 - gpmc,mux-add-data     Address and data multiplexing configuration.
 114                         Valid values are 1 for address-address-data
 115                         multiplexing mode and 2 for address-data
 116                         multiplexing mode.
 117 - gpmc,sync-read        Enables synchronous read. Defaults to asynchronous
 118                         is this is not set.
 119 - gpmc,sync-write       Enables synchronous writes. Defaults to asynchronous
 120                         is this is not set.
 121 - gpmc,wait-pin         Wait-pin used by client. Must be less than
 122                         "gpmc,num-waitpins".
 123 - gpmc,wait-on-read     Enables wait monitoring on reads.
 124 - gpmc,wait-on-write    Enables wait monitoring on writes.
 125
 126 Example for an AM33xx board:
 127
 128         gpmc: gpmc@50000000 {
 129                 compatible = "ti,am3352-gpmc";
 130                 ti,hwmods = "gpmc";
 131                 reg = <0x50000000 0x2000>;
 132                 interrupts = <100>;
 133
 134                 gpmc,num-cs = <8>;
 135                 gpmc,num-waitpins = <2>;
 136                 #address-cells = <2>;
 137                 #size-cells = <1>;
 138                 ranges = <0 0 0x08000000 0x10000000>; /* CS0 @addr 0x8000000, size 0x10000000 */
 139                 interrupt-controller;
 140                 #interrupt-cells = <2>;
 141
 142                 /* child nodes go here */
 143         };