drivers/net/ethernet/mellanox/mlx5/core/en.h

   1 /*
   2  * Copyright (c) 2015-2016, Mellanox Technologies. All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32 #ifndef __MLX5_EN_H__
  33 #define __MLX5_EN_H__
  34
  35 #include <linux/if_vlan.h>
  36 #include <linux/etherdevice.h>
  37 #include <linux/timecounter.h>
  38 #include <linux/net_tstamp.h>
  39 #include <linux/ptp_clock_kernel.h>
  40 #include <linux/mlx5/driver.h>
  41 #include <linux/mlx5/qp.h>
  42 #include <linux/mlx5/cq.h>
  43 #include <linux/mlx5/port.h>
  44 #include <linux/mlx5/vport.h>
  45 #include <linux/mlx5/transobj.h>
  46 #include "wq.h"
  47 #include "mlx5_core.h"
  48
  49 #define MLX5E_MAX_NUM_TC        8
  50
  51 #define MLX5E_PARAMS_MINIMUM_LOG_SQ_SIZE                0x6
  52 #define MLX5E_PARAMS_DEFAULT_LOG_SQ_SIZE                0xa
  53 #define MLX5E_PARAMS_MAXIMUM_LOG_SQ_SIZE                0xd
  54
  55 #define MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE                0x1
  56 #define MLX5E_PARAMS_DEFAULT_LOG_RQ_SIZE                0xa
  57 #define MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE                0xd
  58
  59 #define MLX5E_PARAMS_DEFAULT_LRO_WQE_SZ                 (64 * 1024)
  60 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_USEC      0x10
  61 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_PKTS      0x20
  62 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_USEC      0x10
  63 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_PKTS      0x20
  64 #define MLX5E_PARAMS_DEFAULT_MIN_RX_WQES                0x80
  65
  66 #define MLX5E_LOG_INDIR_RQT_SIZE       0x7
  67 #define MLX5E_INDIR_RQT_SIZE           BIT(MLX5E_LOG_INDIR_RQT_SIZE)
  68 #define MLX5E_MAX_NUM_CHANNELS         (MLX5E_INDIR_RQT_SIZE >> 1)
  69 #define MLX5E_TX_CQ_POLL_BUDGET        128
  70 #define MLX5E_UPDATE_STATS_INTERVAL    200 /* msecs */
  71 #define MLX5E_SQ_BF_BUDGET             16
  72
  73 #define MLX5E_NUM_MAIN_GROUPS 9
  74
  75 #ifdef CONFIG_MLX5_CORE_EN_DCB
  76 #define MLX5E_MAX_BW_ALLOC 100 /* Max percentage of BW allocation */
  77 #define MLX5E_MIN_BW_ALLOC 1   /* Min percentage of BW allocation */
  78 #endif
  79
  80 static const char vport_strings[][ETH_GSTRING_LEN] = {
  81         /* vport statistics */
  82         "rx_packets",
  83         "rx_bytes",
  84         "tx_packets",
  85         "tx_bytes",
  86         "rx_error_packets",
  87         "rx_error_bytes",
  88         "tx_error_packets",
  89         "tx_error_bytes",
  90         "rx_unicast_packets",
  91         "rx_unicast_bytes",
  92         "tx_unicast_packets",
  93         "tx_unicast_bytes",
  94         "rx_multicast_packets",
  95         "rx_multicast_bytes",
  96         "tx_multicast_packets",
  97         "tx_multicast_bytes",
  98         "rx_broadcast_packets",
  99         "rx_broadcast_bytes",
 100         "tx_broadcast_packets",
 101         "tx_broadcast_bytes",
 102
 103         /* SW counters */
 104         "tso_packets",
 105         "tso_bytes",
 106         "tso_inner_packets",
 107         "tso_inner_bytes",
 108         "lro_packets",
 109         "lro_bytes",
 110         "rx_csum_good",
 111         "rx_csum_none",
 112         "rx_csum_sw",
 113         "tx_csum_offload",
 114         "tx_csum_inner",
 115         "tx_queue_stopped",
 116         "tx_queue_wake",
 117         "tx_queue_dropped",
 118         "rx_wqe_err",
 119 };
 120
 121 struct mlx5e_vport_stats {
 122         /* HW counters */
 123         u64 rx_packets;
 124         u64 rx_bytes;
 125         u64 tx_packets;
 126         u64 tx_bytes;
 127         u64 rx_error_packets;
 128         u64 rx_error_bytes;
 129         u64 tx_error_packets;
 130         u64 tx_error_bytes;
 131         u64 rx_unicast_packets;
 132         u64 rx_unicast_bytes;
 133         u64 tx_unicast_packets;
 134         u64 tx_unicast_bytes;
 135         u64 rx_multicast_packets;
 136         u64 rx_multicast_bytes;
 137         u64 tx_multicast_packets;
 138         u64 tx_multicast_bytes;
 139         u64 rx_broadcast_packets;
 140         u64 rx_broadcast_bytes;
 141         u64 tx_broadcast_packets;
 142         u64 tx_broadcast_bytes;
 143
 144         /* SW counters */
 145         u64 tso_packets;
 146         u64 tso_bytes;
 147         u64 tso_inner_packets;
 148         u64 tso_inner_bytes;
 149         u64 lro_packets;
 150         u64 lro_bytes;
 151         u64 rx_csum_good;
 152         u64 rx_csum_none;
 153         u64 rx_csum_sw;
 154         u64 tx_csum_offload;
 155         u64 tx_csum_inner;
 156         u64 tx_queue_stopped;
 157         u64 tx_queue_wake;
 158         u64 tx_queue_dropped;
 159         u64 rx_wqe_err;
 160
 161 #define NUM_VPORT_COUNTERS     35
 162 };
 163
 164 static const char pport_strings[][ETH_GSTRING_LEN] = {
 165         /* IEEE802.3 counters */
 166         "frames_tx",
 167         "frames_rx",
 168         "check_seq_err",
 169         "alignment_err",
 170         "octets_tx",
 171         "octets_received",
 172         "multicast_xmitted",
 173         "broadcast_xmitted",
 174         "multicast_rx",
 175         "broadcast_rx",
 176         "in_range_len_errors",
 177         "out_of_range_len",
 178         "too_long_errors",
 179         "symbol_err",
 180         "mac_control_tx",
 181         "mac_control_rx",
 182         "unsupported_op_rx",
 183         "pause_ctrl_rx",
 184         "pause_ctrl_tx",
 185
 186         /* RFC2863 counters */
 187         "in_octets",
 188         "in_ucast_pkts",
 189         "in_discards",
 190         "in_errors",
 191         "in_unknown_protos",
 192         "out_octets",
 193         "out_ucast_pkts",
 194         "out_discards",
 195         "out_errors",
 196         "in_multicast_pkts",
 197         "in_broadcast_pkts",
 198         "out_multicast_pkts",
 199         "out_broadcast_pkts",
 200
 201         /* RFC2819 counters */
 202         "drop_events",
 203         "octets",
 204         "pkts",
 205         "broadcast_pkts",
 206         "multicast_pkts",
 207         "crc_align_errors",
 208         "undersize_pkts",
 209         "oversize_pkts",
 210         "fragments",
 211         "jabbers",
 212         "collisions",
 213         "p64octets",
 214         "p65to127octets",
 215         "p128to255octets",
 216         "p256to511octets",
 217         "p512to1023octets",
 218         "p1024to1518octets",
 219         "p1519to2047octets",
 220         "p2048to4095octets",
 221         "p4096to8191octets",
 222         "p8192to10239octets",
 223 };
 224
 225 #define NUM_IEEE_802_3_COUNTERS         19
 226 #define NUM_RFC_2863_COUNTERS           13
 227 #define NUM_RFC_2819_COUNTERS           21
 228 #define NUM_PPORT_COUNTERS              (NUM_IEEE_802_3_COUNTERS + \
 229                                          NUM_RFC_2863_COUNTERS + \
 230                                          NUM_RFC_2819_COUNTERS)
 231
 232 struct mlx5e_pport_stats {
 233         __be64 IEEE_802_3_counters[NUM_IEEE_802_3_COUNTERS];
 234         __be64 RFC_2863_counters[NUM_RFC_2863_COUNTERS];
 235         __be64 RFC_2819_counters[NUM_RFC_2819_COUNTERS];
 236 };
 237
 238 static const char rq_stats_strings[][ETH_GSTRING_LEN] = {
 239         "packets",
 240         "csum_none",
 241         "csum_sw",
 242         "lro_packets",
 243         "lro_bytes",
 244         "wqe_err"
 245 };
 246
 247 struct mlx5e_rq_stats {
 248         u64 packets;
 249         u64 csum_none;
 250         u64 csum_sw;
 251         u64 lro_packets;
 252         u64 lro_bytes;
 253         u64 wqe_err;
 254 #define NUM_RQ_STATS 6
 255 };
 256
 257 static const char sq_stats_strings[][ETH_GSTRING_LEN] = {
 258         "packets",
 259         "tso_packets",
 260         "tso_bytes",
 261         "tso_inner_packets",
 262         "tso_inner_bytes",
 263         "csum_offload_none",
 264         "csum_offload_inner",
 265         "stopped",
 266         "wake",
 267         "dropped",
 268         "nop"
 269 };
 270
 271 struct mlx5e_sq_stats {
 272         u64 packets;
 273         u64 tso_packets;
 274         u64 tso_bytes;
 275         u64 tso_inner_packets;
 276         u64 tso_inner_bytes;
 277         u64 csum_offload_none;
 278         u64 csum_offload_inner;
 279         u64 stopped;
 280         u64 wake;
 281         u64 dropped;
 282         u64 nop;
 283 #define NUM_SQ_STATS 11
 284 };
 285
 286 struct mlx5e_stats {
 287         struct mlx5e_vport_stats   vport;
 288         struct mlx5e_pport_stats   pport;
 289 };
 290
 291 struct mlx5e_params {
 292         u8  log_sq_size;
 293         u8  log_rq_size;
 294         u16 num_channels;
 295         u8  num_tc;
 296         u16 rx_cq_moderation_usec;
 297         u16 rx_cq_moderation_pkts;
 298         u16 tx_cq_moderation_usec;
 299         u16 tx_cq_moderation_pkts;
 300         u16 min_rx_wqes;
 301         bool lro_en;
 302         u32 lro_wqe_sz;
 303         u16 tx_max_inline;
 304         u8  rss_hfunc;
 305         u8  toeplitz_hash_key[40];
 306         u32 indirection_rqt[MLX5E_INDIR_RQT_SIZE];
 307 #ifdef CONFIG_MLX5_CORE_EN_DCB
 308         struct ieee_ets ets;
 309 #endif
 310 };
 311
 312 struct mlx5e_tstamp {
 313         rwlock_t                   lock;
 314         struct cyclecounter        cycles;
 315         struct timecounter         clock;
 316         struct hwtstamp_config     hwtstamp_config;
 317         u32                        nominal_c_mult;
 318         unsigned long              overflow_period;
 319         struct delayed_work        overflow_work;
 320         struct mlx5_core_dev      *mdev;
 321         struct ptp_clock          *ptp;
 322         struct ptp_clock_info      ptp_info;
 323 };
 324
 325 enum {
 326         MLX5E_RQ_STATE_POST_WQES_ENABLE,
 327 };
 328
 329 enum cq_flags {
 330         MLX5E_CQ_HAS_CQES = 1,
 331 };
 332
 333 struct mlx5e_cq {
 334         /* data path - accessed per cqe */
 335         struct mlx5_cqwq           wq;
 336         unsigned long              flags;
 337
 338         /* data path - accessed per napi poll */
 339         struct napi_struct        *napi;
 340         struct mlx5_core_cq        mcq;
 341         struct mlx5e_channel      *channel;
 342         struct mlx5e_priv         *priv;
 343
 344         /* control */
 345         struct mlx5_wq_ctrl        wq_ctrl;
 346 } ____cacheline_aligned_in_smp;
 347
 348 struct mlx5e_rq {
 349         /* data path */
 350         struct mlx5_wq_ll      wq;
 351         u32                    wqe_sz;
 352         struct sk_buff       **skb;
 353
 354         struct device         *pdev;
 355         struct net_device     *netdev;
 356         struct mlx5e_tstamp   *tstamp;
 357         struct mlx5e_rq_stats  stats;
 358         struct mlx5e_cq        cq;
 359
 360         unsigned long          state;
 361         int                    ix;
 362
 363         /* control */
 364         struct mlx5_wq_ctrl    wq_ctrl;
 365         u32                    rqn;
 366         struct mlx5e_channel  *channel;
 367         struct mlx5e_priv     *priv;
 368 } ____cacheline_aligned_in_smp;
 369
 370 struct mlx5e_tx_wqe_info {
 371         u32 num_bytes;
 372         u8  num_wqebbs;
 373         u8  num_dma;
 374 };
 375
 376 enum mlx5e_dma_map_type {
 377         MLX5E_DMA_MAP_SINGLE,
 378         MLX5E_DMA_MAP_PAGE
 379 };
 380
 381 struct mlx5e_sq_dma {
 382         dma_addr_t              addr;
 383         u32                     size;
 384         enum mlx5e_dma_map_type type;
 385 };
 386
 387 enum {
 388         MLX5E_SQ_STATE_WAKE_TXQ_ENABLE,
 389 };
 390
 391 struct mlx5e_sq {
 392         /* data path */
 393
 394         /* dirtied @completion */
 395         u16                        cc;
 396         u32                        dma_fifo_cc;
 397
 398         /* dirtied @xmit */
 399         u16                        pc ____cacheline_aligned_in_smp;
 400         u32                        dma_fifo_pc;
 401         u16                        bf_offset;
 402         u16                        prev_cc;
 403         u8                         bf_budget;
 404         struct mlx5e_sq_stats      stats;
 405
 406         struct mlx5e_cq            cq;
 407
 408         /* pointers to per packet info: write@xmit, read@completion */
 409         struct sk_buff           **skb;
 410         struct mlx5e_sq_dma       *dma_fifo;
 411         struct mlx5e_tx_wqe_info  *wqe_info;
 412
 413         /* read only */
 414         struct mlx5_wq_cyc         wq;
 415         u32                        dma_fifo_mask;
 416         void __iomem              *uar_map;
 417         void __iomem              *uar_bf_map;
 418         struct netdev_queue       *txq;
 419         u32                        sqn;
 420         u16                        bf_buf_size;
 421         u16                        max_inline;
 422         u16                        edge;
 423         struct device             *pdev;
 424         struct mlx5e_tstamp       *tstamp;
 425         __be32                     mkey_be;
 426         unsigned long              state;
 427
 428         /* control path */
 429         struct mlx5_wq_ctrl        wq_ctrl;
 430         struct mlx5_uar            uar;
 431         struct mlx5e_channel      *channel;
 432         int                        tc;
 433 } ____cacheline_aligned_in_smp;
 434
 435 static inline bool mlx5e_sq_has_room_for(struct mlx5e_sq *sq, u16 n)
 436 {
 437         return (((sq->wq.sz_m1 & (sq->cc - sq->pc)) >= n) ||
 438                 (sq->cc  == sq->pc));
 439 }
 440
 441 enum channel_flags {
 442         MLX5E_CHANNEL_NAPI_SCHED = 1,
 443 };
 444
 445 struct mlx5e_channel {
 446         /* data path */
 447         struct mlx5e_rq            rq;
 448         struct mlx5e_sq            sq[MLX5E_MAX_NUM_TC];
 449         struct napi_struct         napi;
 450         struct device             *pdev;
 451         struct net_device         *netdev;
 452         __be32                     mkey_be;
 453         u8                         num_tc;
 454         unsigned long              flags;
 455
 456         /* control */
 457         struct mlx5e_priv         *priv;
 458         int                        ix;
 459         int                        cpu;
 460 };
 461
 462 enum mlx5e_traffic_types {
 463         MLX5E_TT_IPV4_TCP,
 464         MLX5E_TT_IPV6_TCP,
 465         MLX5E_TT_IPV4_UDP,
 466         MLX5E_TT_IPV6_UDP,
 467         MLX5E_TT_IPV4_IPSEC_AH,
 468         MLX5E_TT_IPV6_IPSEC_AH,
 469         MLX5E_TT_IPV4_IPSEC_ESP,
 470         MLX5E_TT_IPV6_IPSEC_ESP,
 471         MLX5E_TT_IPV4,
 472         MLX5E_TT_IPV6,
 473         MLX5E_TT_ANY,
 474         MLX5E_NUM_TT,
 475 };
 476
 477 enum mlx5e_rqt_ix {
 478         MLX5E_INDIRECTION_RQT,
 479         MLX5E_SINGLE_RQ_RQT,
 480         MLX5E_NUM_RQT,
 481 };
 482
 483 struct mlx5e_eth_addr_info {
 484         u8  addr[ETH_ALEN + 2];
 485         u32 tt_vec;
 486         struct mlx5_flow_rule *ft_rule[MLX5E_NUM_TT];
 487 };
 488
 489 #define MLX5E_ETH_ADDR_HASH_SIZE (1 << BITS_PER_BYTE)
 490
 491 struct mlx5e_eth_addr_db {
 492         struct hlist_head          netdev_uc[MLX5E_ETH_ADDR_HASH_SIZE];
 493         struct hlist_head          netdev_mc[MLX5E_ETH_ADDR_HASH_SIZE];
 494         struct mlx5e_eth_addr_info broadcast;
 495         struct mlx5e_eth_addr_info allmulti;
 496         struct mlx5e_eth_addr_info promisc;
 497         bool                       broadcast_enabled;
 498         bool                       allmulti_enabled;
 499         bool                       promisc_enabled;
 500 };
 501
 502 enum {
 503         MLX5E_STATE_ASYNC_EVENTS_ENABLE,
 504         MLX5E_STATE_OPENED,
 505         MLX5E_STATE_DESTROYING,
 506 };
 507
 508 struct mlx5e_vlan_db {
 509         unsigned long active_vlans[BITS_TO_LONGS(VLAN_N_VID)];
 510         struct mlx5_flow_rule   *active_vlans_rule[VLAN_N_VID];
 511         struct mlx5_flow_rule   *untagged_rule;
 512         struct mlx5_flow_rule   *any_vlan_rule;
 513         bool          filter_disabled;
 514 };
 515
 516 struct mlx5e_vxlan_db {
 517         spinlock_t                      lock; /* protect vxlan table */
 518         struct radix_tree_root          tree;
 519 };
 520
 521 struct mlx5e_flow_table {
 522         int num_groups;
 523         struct mlx5_flow_table          *t;
 524         struct mlx5_flow_group          **g;
 525 };
 526
 527 struct mlx5e_flow_tables {
 528         struct mlx5_flow_namespace      *ns;
 529         struct mlx5e_flow_table         vlan;
 530         struct mlx5e_flow_table         main;
 531 };
 532
 533 struct mlx5e_priv {
 534         /* priv data path fields - start */
 535         struct mlx5e_sq            **txq_to_sq_map;
 536         int channeltc_to_txq_map[MLX5E_MAX_NUM_CHANNELS][MLX5E_MAX_NUM_TC];
 537         /* priv data path fields - end */
 538
 539         unsigned long              state;
 540         struct mutex               state_lock; /* Protects Interface state */
 541         struct mlx5_uar            cq_uar;
 542         u32                        pdn;
 543         u32                        tdn;
 544         struct mlx5_core_mr        mr;
 545         struct mlx5e_rq            drop_rq;
 546
 547         struct mlx5e_channel     **channel;
 548         u32                        tisn[MLX5E_MAX_NUM_TC];
 549         u32                        rqtn[MLX5E_NUM_RQT];
 550         u32                        tirn[MLX5E_NUM_TT];
 551
 552         struct mlx5e_flow_tables   fts;
 553         struct mlx5e_eth_addr_db   eth_addr;
 554         struct mlx5e_vlan_db       vlan;
 555         struct mlx5e_vxlan_db      vxlan;
 556
 557         struct mlx5e_params        params;
 558         struct work_struct         update_carrier_work;
 559         struct work_struct         set_rx_mode_work;
 560         struct delayed_work        update_stats_work;
 561
 562         struct mlx5_core_dev      *mdev;
 563         struct net_device         *netdev;
 564         struct mlx5e_stats         stats;
 565         struct mlx5e_tstamp        tstamp;
 566 };
 567
 568 #define MLX5E_NET_IP_ALIGN 2
 569
 570 struct mlx5e_tx_wqe {
 571         struct mlx5_wqe_ctrl_seg ctrl;
 572         struct mlx5_wqe_eth_seg  eth;
 573 };
 574
 575 struct mlx5e_rx_wqe {
 576         struct mlx5_wqe_srq_next_seg  next;
 577         struct mlx5_wqe_data_seg      data;
 578 };
 579
 580 enum mlx5e_link_mode {
 581         MLX5E_1000BASE_CX_SGMII  = 0,
 582         MLX5E_1000BASE_KX        = 1,
 583         MLX5E_10GBASE_CX4        = 2,
 584         MLX5E_10GBASE_KX4        = 3,
 585         MLX5E_10GBASE_KR         = 4,
 586         MLX5E_20GBASE_KR2        = 5,
 587         MLX5E_40GBASE_CR4        = 6,
 588         MLX5E_40GBASE_KR4        = 7,
 589         MLX5E_56GBASE_R4         = 8,
 590         MLX5E_10GBASE_CR         = 12,
 591         MLX5E_10GBASE_SR         = 13,
 592         MLX5E_10GBASE_ER         = 14,
 593         MLX5E_40GBASE_SR4        = 15,
 594         MLX5E_40GBASE_LR4        = 16,
 595         MLX5E_100GBASE_CR4       = 20,
 596         MLX5E_100GBASE_SR4       = 21,
 597         MLX5E_100GBASE_KR4       = 22,
 598         MLX5E_100GBASE_LR4       = 23,
 599         MLX5E_100BASE_TX         = 24,
 600         MLX5E_100BASE_T          = 25,
 601         MLX5E_10GBASE_T          = 26,
 602         MLX5E_25GBASE_CR         = 27,
 603         MLX5E_25GBASE_KR         = 28,
 604         MLX5E_25GBASE_SR         = 29,
 605         MLX5E_50GBASE_CR2        = 30,
 606         MLX5E_50GBASE_KR2        = 31,
 607         MLX5E_LINK_MODES_NUMBER,
 608 };
 609
 610 #define MLX5E_PROT_MASK(link_mode) (1 << link_mode)
 611
 612 void mlx5e_send_nop(struct mlx5e_sq *sq, bool notify_hw);
 613 u16 mlx5e_select_queue(struct net_device *dev, struct sk_buff *skb,
 614                        void *accel_priv, select_queue_fallback_t fallback);
 615 netdev_tx_t mlx5e_xmit(struct sk_buff *skb, struct net_device *dev);
 616
 617 void mlx5e_completion_event(struct mlx5_core_cq *mcq);
 618 void mlx5e_cq_error_event(struct mlx5_core_cq *mcq, enum mlx5_event event);
 619 int mlx5e_napi_poll(struct napi_struct *napi, int budget);
 620 bool mlx5e_poll_tx_cq(struct mlx5e_cq *cq);
 621 int mlx5e_poll_rx_cq(struct mlx5e_cq *cq, int budget);
 622 bool mlx5e_post_rx_wqes(struct mlx5e_rq *rq);
 623 struct mlx5_cqe64 *mlx5e_get_cqe(struct mlx5e_cq *cq);
 624
 625 void mlx5e_update_stats(struct mlx5e_priv *priv);
 626
 627 int mlx5e_create_flow_tables(struct mlx5e_priv *priv);
 628 void mlx5e_destroy_flow_tables(struct mlx5e_priv *priv);
 629 void mlx5e_init_eth_addr(struct mlx5e_priv *priv);
 630 void mlx5e_set_rx_mode_work(struct work_struct *work);
 631
 632 void mlx5e_fill_hwstamp(struct mlx5e_tstamp *clock, u64 timestamp,
 633                         struct skb_shared_hwtstamps *hwts);
 634 void mlx5e_timestamp_init(struct mlx5e_priv *priv);
 635 void mlx5e_timestamp_cleanup(struct mlx5e_priv *priv);
 636 int mlx5e_hwstamp_set(struct net_device *dev, struct ifreq *ifr);
 637 int mlx5e_hwstamp_get(struct net_device *dev, struct ifreq *ifr);
 638
 639 int mlx5e_vlan_rx_add_vid(struct net_device *dev, __always_unused __be16 proto,
 640                           u16 vid);
 641 int mlx5e_vlan_rx_kill_vid(struct net_device *dev, __always_unused __be16 proto,
 642                            u16 vid);
 643 void mlx5e_enable_vlan_filter(struct mlx5e_priv *priv);
 644 void mlx5e_disable_vlan_filter(struct mlx5e_priv *priv);
 645
 646 int mlx5e_redirect_rqt(struct mlx5e_priv *priv, enum mlx5e_rqt_ix rqt_ix);
 647
 648 int mlx5e_open_locked(struct net_device *netdev);
 649 int mlx5e_close_locked(struct net_device *netdev);
 650
 651 static inline void mlx5e_tx_notify_hw(struct mlx5e_sq *sq,
 652                                       struct mlx5e_tx_wqe *wqe, int bf_sz)
 653 {
 654         u16 ofst = MLX5_BF_OFFSET + sq->bf_offset;
 655
 656         /* ensure wqe is visible to device before updating doorbell record */
 657         dma_wmb();
 658
 659         *sq->wq.db = cpu_to_be32(sq->pc);
 660
 661         /* ensure doorbell record is visible to device before ringing the
 662          * doorbell
 663          */
 664         wmb();
 665
 666         if (bf_sz) {
 667                 __iowrite64_copy(sq->uar_bf_map + ofst, &wqe->ctrl, bf_sz);
 668
 669                 /* flush the write-combining mapped buffer */
 670                 wmb();
 671
 672         } else {
 673                 mlx5_write64((__be32 *)&wqe->ctrl, sq->uar_map + ofst, NULL);
 674         }
 675
 676         sq->bf_offset ^= sq->bf_buf_size;
 677 }
 678
 679 static inline void mlx5e_cq_arm(struct mlx5e_cq *cq)
 680 {
 681         struct mlx5_core_cq *mcq;
 682
 683         mcq = &cq->mcq;
 684         mlx5_cq_arm(mcq, MLX5_CQ_DB_REQ_NOT, mcq->uar->map, NULL, cq->wq.cc);
 685 }
 686
 687 static inline int mlx5e_get_max_num_channels(struct mlx5_core_dev *mdev)
 688 {
 689         return min_t(int, mdev->priv.eq_table.num_comp_vectors,
 690                      MLX5E_MAX_NUM_CHANNELS);
 691 }
 692
 693 extern const struct ethtool_ops mlx5e_ethtool_ops;
 694 #ifdef CONFIG_MLX5_CORE_EN_DCB
 695 extern const struct dcbnl_rtnl_ops mlx5e_dcbnl_ops;
 696 int mlx5e_dcbnl_ieee_setets_core(struct mlx5e_priv *priv, struct ieee_ets *ets);
 697 #endif
 698
 699 u16 mlx5e_get_max_inline_cap(struct mlx5_core_dev *mdev);
 700
 701 #endif /* __MLX5_EN_H__ */