drivers/net/ethernet/mellanox/mlx5/core/eq.c

   1 /*
   2  * Copyright (c) 2013, Mellanox Technologies inc.  All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32
  33 #include <linux/interrupt.h>
  34 #include <linux/module.h>
  35 #include <linux/mlx5/driver.h>
  36 #include <linux/mlx5/cmd.h>
  37 #include "mlx5_core.h"
  38
  39 enum {
  40         MLX5_EQE_SIZE           = sizeof(struct mlx5_eqe),
  41         MLX5_EQE_OWNER_INIT_VAL = 0x1,
  42 };
  43
  44 enum {
  45         MLX5_EQ_STATE_ARMED             = 0x9,
  46         MLX5_EQ_STATE_FIRED             = 0xa,
  47         MLX5_EQ_STATE_ALWAYS_ARMED      = 0xb,
  48 };
  49
  50 enum {
  51         MLX5_NUM_SPARE_EQE      = 0x80,
  52         MLX5_NUM_ASYNC_EQE      = 0x100,
  53         MLX5_NUM_CMD_EQE        = 32,
  54 };
  55
  56 enum {
  57         MLX5_EQ_DOORBEL_OFFSET  = 0x40,
  58 };
  59
  60 #define MLX5_ASYNC_EVENT_MASK ((1ull << MLX5_EVENT_TYPE_PATH_MIG)           | \
  61                                (1ull << MLX5_EVENT_TYPE_COMM_EST)           | \
  62                                (1ull << MLX5_EVENT_TYPE_SQ_DRAINED)         | \
  63                                (1ull << MLX5_EVENT_TYPE_CQ_ERROR)           | \
  64                                (1ull << MLX5_EVENT_TYPE_WQ_CATAS_ERROR)     | \
  65                                (1ull << MLX5_EVENT_TYPE_PATH_MIG_FAILED)    | \
  66                                (1ull << MLX5_EVENT_TYPE_WQ_INVAL_REQ_ERROR) | \
  67                                (1ull << MLX5_EVENT_TYPE_WQ_ACCESS_ERROR)    | \
  68                                (1ull << MLX5_EVENT_TYPE_PORT_CHANGE)        | \
  69                                (1ull << MLX5_EVENT_TYPE_SRQ_CATAS_ERROR)    | \
  70                                (1ull << MLX5_EVENT_TYPE_SRQ_LAST_WQE)       | \
  71                                (1ull << MLX5_EVENT_TYPE_SRQ_RQ_LIMIT))
  72
  73 struct map_eq_in {
  74         u64     mask;
  75         u32     reserved;
  76         u32     unmap_eqn;
  77 };
  78
  79 struct cre_des_eq {
  80         u8      reserved[15];
  81         u8      eqn;
  82 };
  83
  84 static int mlx5_cmd_destroy_eq(struct mlx5_core_dev *dev, u8 eqn)
  85 {
  86         struct mlx5_destroy_eq_mbox_in in;
  87         struct mlx5_destroy_eq_mbox_out out;
  88         int err;
  89
  90         memset(&in, 0, sizeof(in));
  91         memset(&out, 0, sizeof(out));
  92         in.hdr.opcode = cpu_to_be16(MLX5_CMD_OP_DESTROY_EQ);
  93         in.eqn = eqn;
  94         err = mlx5_cmd_exec(dev, &in, sizeof(in), &out, sizeof(out));
  95         if (!err)
  96                 goto ex;
  97
  98         if (out.hdr.status)
  99                 err = mlx5_cmd_status_to_err(&out.hdr);
 100
 101 ex:
 102         return err;
 103 }
 104
 105 static struct mlx5_eqe *get_eqe(struct mlx5_eq *eq, u32 entry)
 106 {
 107         return mlx5_buf_offset(&eq->buf, entry * MLX5_EQE_SIZE);
 108 }
 109
 110 static struct mlx5_eqe *next_eqe_sw(struct mlx5_eq *eq)
 111 {
 112         struct mlx5_eqe *eqe = get_eqe(eq, eq->cons_index & (eq->nent - 1));
 113
 114         return ((eqe->owner & 1) ^ !!(eq->cons_index & eq->nent)) ? NULL : eqe;
 115 }
 116
 117 static const char *eqe_type_str(u8 type)
 118 {
 119         switch (type) {
 120         case MLX5_EVENT_TYPE_COMP:
 121                 return "MLX5_EVENT_TYPE_COMP";
 122         case MLX5_EVENT_TYPE_PATH_MIG:
 123                 return "MLX5_EVENT_TYPE_PATH_MIG";
 124         case MLX5_EVENT_TYPE_COMM_EST:
 125                 return "MLX5_EVENT_TYPE_COMM_EST";
 126         case MLX5_EVENT_TYPE_SQ_DRAINED:
 127                 return "MLX5_EVENT_TYPE_SQ_DRAINED";
 128         case MLX5_EVENT_TYPE_SRQ_LAST_WQE:
 129                 return "MLX5_EVENT_TYPE_SRQ_LAST_WQE";
 130         case MLX5_EVENT_TYPE_SRQ_RQ_LIMIT:
 131                 return "MLX5_EVENT_TYPE_SRQ_RQ_LIMIT";
 132         case MLX5_EVENT_TYPE_CQ_ERROR:
 133                 return "MLX5_EVENT_TYPE_CQ_ERROR";
 134         case MLX5_EVENT_TYPE_WQ_CATAS_ERROR:
 135                 return "MLX5_EVENT_TYPE_WQ_CATAS_ERROR";
 136         case MLX5_EVENT_TYPE_PATH_MIG_FAILED:
 137                 return "MLX5_EVENT_TYPE_PATH_MIG_FAILED";
 138         case MLX5_EVENT_TYPE_WQ_INVAL_REQ_ERROR:
 139                 return "MLX5_EVENT_TYPE_WQ_INVAL_REQ_ERROR";
 140         case MLX5_EVENT_TYPE_WQ_ACCESS_ERROR:
 141                 return "MLX5_EVENT_TYPE_WQ_ACCESS_ERROR";
 142         case MLX5_EVENT_TYPE_SRQ_CATAS_ERROR:
 143                 return "MLX5_EVENT_TYPE_SRQ_CATAS_ERROR";
 144         case MLX5_EVENT_TYPE_INTERNAL_ERROR:
 145                 return "MLX5_EVENT_TYPE_INTERNAL_ERROR";
 146         case MLX5_EVENT_TYPE_PORT_CHANGE:
 147                 return "MLX5_EVENT_TYPE_PORT_CHANGE";
 148         case MLX5_EVENT_TYPE_GPIO_EVENT:
 149                 return "MLX5_EVENT_TYPE_GPIO_EVENT";
 150         case MLX5_EVENT_TYPE_REMOTE_CONFIG:
 151                 return "MLX5_EVENT_TYPE_REMOTE_CONFIG";
 152         case MLX5_EVENT_TYPE_DB_BF_CONGESTION:
 153                 return "MLX5_EVENT_TYPE_DB_BF_CONGESTION";
 154         case MLX5_EVENT_TYPE_STALL_EVENT:
 155                 return "MLX5_EVENT_TYPE_STALL_EVENT";
 156         case MLX5_EVENT_TYPE_CMD:
 157                 return "MLX5_EVENT_TYPE_CMD";
 158         case MLX5_EVENT_TYPE_PAGE_REQUEST:
 159                 return "MLX5_EVENT_TYPE_PAGE_REQUEST";
 160         default:
 161                 return "Unrecognized event";
 162         }
 163 }
 164
 165 static enum mlx5_dev_event port_subtype_event(u8 subtype)
 166 {
 167         switch (subtype) {
 168         case MLX5_PORT_CHANGE_SUBTYPE_DOWN:
 169                 return MLX5_DEV_EVENT_PORT_DOWN;
 170         case MLX5_PORT_CHANGE_SUBTYPE_ACTIVE:
 171                 return MLX5_DEV_EVENT_PORT_UP;
 172         case MLX5_PORT_CHANGE_SUBTYPE_INITIALIZED:
 173                 return MLX5_DEV_EVENT_PORT_INITIALIZED;
 174         case MLX5_PORT_CHANGE_SUBTYPE_LID:
 175                 return MLX5_DEV_EVENT_LID_CHANGE;
 176         case MLX5_PORT_CHANGE_SUBTYPE_PKEY:
 177                 return MLX5_DEV_EVENT_PKEY_CHANGE;
 178         case MLX5_PORT_CHANGE_SUBTYPE_GUID:
 179                 return MLX5_DEV_EVENT_GUID_CHANGE;
 180         case MLX5_PORT_CHANGE_SUBTYPE_CLIENT_REREG:
 181                 return MLX5_DEV_EVENT_CLIENT_REREG;
 182         }
 183         return -1;
 184 }
 185
 186 static void eq_update_ci(struct mlx5_eq *eq, int arm)
 187 {
 188         __be32 __iomem *addr = eq->doorbell + (arm ? 0 : 2);
 189         u32 val = (eq->cons_index & 0xffffff) | (eq->eqn << 24);
 190         __raw_writel((__force u32) cpu_to_be32(val), addr);
 191         /* We still want ordering, just not swabbing, so add a barrier */
 192         mb();
 193 }
 194
 195 static int mlx5_eq_int(struct mlx5_core_dev *dev, struct mlx5_eq *eq)
 196 {
 197         struct mlx5_eqe *eqe;
 198         int eqes_found = 0;
 199         int set_ci = 0;
 200         u32 cqn;
 201         u32 srqn;
 202         u8 port;
 203
 204         while ((eqe = next_eqe_sw(eq))) {
 205                 /*
 206                  * Make sure we read EQ entry contents after we've
 207                  * checked the ownership bit.
 208                  */
 209                 rmb();
 210
 211                 mlx5_core_dbg(eq->dev, "eqn %d, eqe type %s\n",
 212                               eq->eqn, eqe_type_str(eqe->type));
 213                 switch (eqe->type) {
 214                 case MLX5_EVENT_TYPE_COMP:
 215                         cqn = be32_to_cpu(eqe->data.comp.cqn) & 0xffffff;
 216                         mlx5_cq_completion(dev, cqn);
 217                         break;
 218
 219                 case MLX5_EVENT_TYPE_PATH_MIG:
 220                 case MLX5_EVENT_TYPE_COMM_EST:
 221                 case MLX5_EVENT_TYPE_SQ_DRAINED:
 222                 case MLX5_EVENT_TYPE_SRQ_LAST_WQE:
 223                 case MLX5_EVENT_TYPE_WQ_CATAS_ERROR:
 224                 case MLX5_EVENT_TYPE_PATH_MIG_FAILED:
 225                 case MLX5_EVENT_TYPE_WQ_INVAL_REQ_ERROR:
 226                 case MLX5_EVENT_TYPE_WQ_ACCESS_ERROR:
 227                         mlx5_core_dbg(dev, "event %s(%d) arrived\n",
 228                                       eqe_type_str(eqe->type), eqe->type);
 229                         mlx5_qp_event(dev, be32_to_cpu(eqe->data.qp_srq.qp_srq_n) & 0xffffff,
 230                                       eqe->type);
 231                         break;
 232
 233                 case MLX5_EVENT_TYPE_SRQ_RQ_LIMIT:
 234                 case MLX5_EVENT_TYPE_SRQ_CATAS_ERROR:
 235                         srqn = be32_to_cpu(eqe->data.qp_srq.qp_srq_n) & 0xffffff;
 236                         mlx5_core_dbg(dev, "SRQ event %s(%d): srqn 0x%x\n",
 237                                       eqe_type_str(eqe->type), eqe->type, srqn);
 238                         mlx5_srq_event(dev, srqn, eqe->type);
 239                         break;
 240
 241                 case MLX5_EVENT_TYPE_CMD:
 242                         mlx5_cmd_comp_handler(dev, be32_to_cpu(eqe->data.cmd.vector));
 243                         break;
 244
 245                 case MLX5_EVENT_TYPE_PORT_CHANGE:
 246                         port = (eqe->data.port.port >> 4) & 0xf;
 247                         switch (eqe->sub_type) {
 248                         case MLX5_PORT_CHANGE_SUBTYPE_DOWN:
 249                         case MLX5_PORT_CHANGE_SUBTYPE_ACTIVE:
 250                         case MLX5_PORT_CHANGE_SUBTYPE_LID:
 251                         case MLX5_PORT_CHANGE_SUBTYPE_PKEY:
 252                         case MLX5_PORT_CHANGE_SUBTYPE_GUID:
 253                         case MLX5_PORT_CHANGE_SUBTYPE_CLIENT_REREG:
 254                         case MLX5_PORT_CHANGE_SUBTYPE_INITIALIZED:
 255                                 dev->event(dev, port_subtype_event(eqe->sub_type), &port);
 256                                 break;
 257                         default:
 258                                 mlx5_core_warn(dev, "Port event with unrecognized subtype: port %d, sub_type %d\n",
 259                                                port, eqe->sub_type);
 260                         }
 261                         break;
 262                 case MLX5_EVENT_TYPE_CQ_ERROR:
 263                         cqn = be32_to_cpu(eqe->data.cq_err.cqn) & 0xffffff;
 264                         mlx5_core_warn(dev, "CQ error on CQN 0x%x, syndrom 0x%x\n",
 265                                        cqn, eqe->data.cq_err.syndrome);
 266                         mlx5_cq_event(dev, cqn, eqe->type);
 267                         break;
 268
 269                 case MLX5_EVENT_TYPE_PAGE_REQUEST:
 270                         {
 271                                 u16 func_id = be16_to_cpu(eqe->data.req_pages.func_id);
 272                                 s32 npages = be32_to_cpu(eqe->data.req_pages.num_pages);
 273
 274                                 mlx5_core_dbg(dev, "page request for func 0x%x, npages %d\n",
 275                                               func_id, npages);
 276                                 mlx5_core_req_pages_handler(dev, func_id, npages);
 277                         }
 278                         break;
 279
 280
 281                 default:
 282                         mlx5_core_warn(dev, "Unhandled event 0x%x on EQ 0x%x\n",
 283                                        eqe->type, eq->eqn);
 284                         break;
 285                 }
 286
 287                 ++eq->cons_index;
 288                 eqes_found = 1;
 289                 ++set_ci;
 290
 291                 /* The HCA will think the queue has overflowed if we
 292                  * don't tell it we've been processing events.  We
 293                  * create our EQs with MLX5_NUM_SPARE_EQE extra
 294                  * entries, so we must update our consumer index at
 295                  * least that often.
 296                  */
 297                 if (unlikely(set_ci >= MLX5_NUM_SPARE_EQE)) {
 298                         eq_update_ci(eq, 0);
 299                         set_ci = 0;
 300                 }
 301         }
 302
 303         eq_update_ci(eq, 1);
 304
 305         return eqes_found;
 306 }
 307
 308 static irqreturn_t mlx5_msix_handler(int irq, void *eq_ptr)
 309 {
 310         struct mlx5_eq *eq = eq_ptr;
 311         struct mlx5_core_dev *dev = eq->dev;
 312
 313         mlx5_eq_int(dev, eq);
 314
 315         /* MSI-X vectors always belong to us */
 316         return IRQ_HANDLED;
 317 }
 318
 319 static void init_eq_buf(struct mlx5_eq *eq)
 320 {
 321         struct mlx5_eqe *eqe;
 322         int i;
 323
 324         for (i = 0; i < eq->nent; i++) {
 325                 eqe = get_eqe(eq, i);
 326                 eqe->owner = MLX5_EQE_OWNER_INIT_VAL;
 327         }
 328 }
 329
 330 int mlx5_create_map_eq(struct mlx5_core_dev *dev, struct mlx5_eq *eq, u8 vecidx,
 331                        int nent, u64 mask, const char *name, struct mlx5_uar *uar)
 332 {
 333         struct mlx5_eq_table *table = &dev->priv.eq_table;
 334         struct mlx5_create_eq_mbox_in *in;
 335         struct mlx5_create_eq_mbox_out out;
 336         int err;
 337         int inlen;
 338
 339         eq->nent = roundup_pow_of_two(nent + MLX5_NUM_SPARE_EQE);
 340         err = mlx5_buf_alloc(dev, eq->nent * MLX5_EQE_SIZE, 2 * PAGE_SIZE,
 341                              &eq->buf);
 342         if (err)
 343                 return err;
 344
 345         init_eq_buf(eq);
 346
 347         inlen = sizeof(*in) + sizeof(in->pas[0]) * eq->buf.npages;
 348         in = mlx5_vzalloc(inlen);
 349         if (!in) {
 350                 err = -ENOMEM;
 351                 goto err_buf;
 352         }
 353         memset(&out, 0, sizeof(out));
 354
 355         mlx5_fill_page_array(&eq->buf, in->pas);
 356
 357         in->hdr.opcode = cpu_to_be16(MLX5_CMD_OP_CREATE_EQ);
 358         in->ctx.log_sz_usr_page = cpu_to_be32(ilog2(eq->nent) << 24 | uar->index);
 359         in->ctx.intr = vecidx;
 360         in->ctx.log_page_size = eq->buf.page_shift - MLX5_ADAPTER_PAGE_SHIFT;
 361         in->events_mask = cpu_to_be64(mask);
 362
 363         err = mlx5_cmd_exec(dev, in, inlen, &out, sizeof(out));
 364         if (err)
 365                 goto err_in;
 366
 367         if (out.hdr.status) {
 368                 err = mlx5_cmd_status_to_err(&out.hdr);
 369                 goto err_in;
 370         }
 371
 372         snprintf(eq->name, MLX5_MAX_EQ_NAME, "%s@pci:%s",
 373                  name, pci_name(dev->pdev));
 374         eq->eqn = out.eq_number;
 375         err = request_irq(table->msix_arr[vecidx].vector, mlx5_msix_handler, 0,
 376                           eq->name, eq);
 377         if (err)
 378                 goto err_eq;
 379
 380         eq->irqn = vecidx;
 381         eq->dev = dev;
 382         eq->doorbell = uar->map + MLX5_EQ_DOORBEL_OFFSET;
 383
 384         err = mlx5_debug_eq_add(dev, eq);
 385         if (err)
 386                 goto err_irq;
 387
 388         /* EQs are created in ARMED state
 389          */
 390         eq_update_ci(eq, 1);
 391
 392         mlx5_vfree(in);
 393         return 0;
 394
 395 err_irq:
 396         free_irq(table->msix_arr[vecidx].vector, eq);
 397
 398 err_eq:
 399         mlx5_cmd_destroy_eq(dev, eq->eqn);
 400
 401 err_in:
 402         mlx5_vfree(in);
 403
 404 err_buf:
 405         mlx5_buf_free(dev, &eq->buf);
 406         return err;
 407 }
 408 EXPORT_SYMBOL_GPL(mlx5_create_map_eq);
 409
 410 int mlx5_destroy_unmap_eq(struct mlx5_core_dev *dev, struct mlx5_eq *eq)
 411 {
 412         struct mlx5_eq_table *table = &dev->priv.eq_table;
 413         int err;
 414
 415         mlx5_debug_eq_remove(dev, eq);
 416         free_irq(table->msix_arr[eq->irqn].vector, eq);
 417         err = mlx5_cmd_destroy_eq(dev, eq->eqn);
 418         if (err)
 419                 mlx5_core_warn(dev, "failed to destroy a previously created eq: eqn %d\n",
 420                                eq->eqn);
 421         mlx5_buf_free(dev, &eq->buf);
 422
 423         return err;
 424 }
 425 EXPORT_SYMBOL_GPL(mlx5_destroy_unmap_eq);
 426
 427 int mlx5_eq_init(struct mlx5_core_dev *dev)
 428 {
 429         int err;
 430
 431         spin_lock_init(&dev->priv.eq_table.lock);
 432
 433         err = mlx5_eq_debugfs_init(dev);
 434
 435         return err;
 436 }
 437
 438
 439 void mlx5_eq_cleanup(struct mlx5_core_dev *dev)
 440 {
 441         mlx5_eq_debugfs_cleanup(dev);
 442 }
 443
 444 int mlx5_start_eqs(struct mlx5_core_dev *dev)
 445 {
 446         struct mlx5_eq_table *table = &dev->priv.eq_table;
 447         int err;
 448
 449         err = mlx5_create_map_eq(dev, &table->cmd_eq, MLX5_EQ_VEC_CMD,
 450                                  MLX5_NUM_CMD_EQE, 1ull << MLX5_EVENT_TYPE_CMD,
 451                                  "mlx5_cmd_eq", &dev->priv.uuari.uars[0]);
 452         if (err) {
 453                 mlx5_core_warn(dev, "failed to create cmd EQ %d\n", err);
 454                 return err;
 455         }
 456
 457         mlx5_cmd_use_events(dev);
 458
 459         err = mlx5_create_map_eq(dev, &table->async_eq, MLX5_EQ_VEC_ASYNC,
 460                                  MLX5_NUM_ASYNC_EQE, MLX5_ASYNC_EVENT_MASK,
 461                                  "mlx5_async_eq", &dev->priv.uuari.uars[0]);
 462         if (err) {
 463                 mlx5_core_warn(dev, "failed to create async EQ %d\n", err);
 464                 goto err1;
 465         }
 466
 467         err = mlx5_create_map_eq(dev, &table->pages_eq,
 468                                  MLX5_EQ_VEC_PAGES,
 469                                  dev->caps.max_vf + 1,
 470                                  1 << MLX5_EVENT_TYPE_PAGE_REQUEST, "mlx5_pages_eq",
 471                                  &dev->priv.uuari.uars[0]);
 472         if (err) {
 473                 mlx5_core_warn(dev, "failed to create pages EQ %d\n", err);
 474                 goto err2;
 475         }
 476
 477         return err;
 478
 479 err2:
 480         mlx5_destroy_unmap_eq(dev, &table->async_eq);
 481
 482 err1:
 483         mlx5_cmd_use_polling(dev);
 484         mlx5_destroy_unmap_eq(dev, &table->cmd_eq);
 485         return err;
 486 }
 487
 488 int mlx5_stop_eqs(struct mlx5_core_dev *dev)
 489 {
 490         struct mlx5_eq_table *table = &dev->priv.eq_table;
 491         int err;
 492
 493         err = mlx5_destroy_unmap_eq(dev, &table->pages_eq);
 494         if (err)
 495                 return err;
 496
 497         mlx5_destroy_unmap_eq(dev, &table->async_eq);
 498         mlx5_cmd_use_polling(dev);
 499
 500         err = mlx5_destroy_unmap_eq(dev, &table->cmd_eq);
 501         if (err)
 502                 mlx5_cmd_use_events(dev);
 503
 504         return err;
 505 }
 506
 507 int mlx5_core_eq_query(struct mlx5_core_dev *dev, struct mlx5_eq *eq,
 508                        struct mlx5_query_eq_mbox_out *out, int outlen)
 509 {
 510         struct mlx5_query_eq_mbox_in in;
 511         int err;
 512
 513         memset(&in, 0, sizeof(in));
 514         memset(out, 0, outlen);
 515         in.hdr.opcode = cpu_to_be16(MLX5_CMD_OP_QUERY_EQ);
 516         in.eqn = eq->eqn;
 517         err = mlx5_cmd_exec(dev, &in, sizeof(in), out, outlen);
 518         if (err)
 519                 return err;
 520
 521         if (out->hdr.status)
 522                 err = mlx5_cmd_status_to_err(&out->hdr);
 523
 524         return err;
 525 }
 526 EXPORT_SYMBOL_GPL(mlx5_core_eq_query);