include/linux/mlx4/device.h

   1 /*
   2  * Copyright (c) 2006, 2007 Cisco Systems, Inc.  All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32
  33 #ifndef MLX4_DEVICE_H
  34 #define MLX4_DEVICE_H
  35
  36 #include <linux/if_ether.h>
  37 #include <linux/pci.h>
  38 #include <linux/completion.h>
  39 #include <linux/radix-tree.h>
  40 #include <linux/cpu_rmap.h>
  41 #include <linux/crash_dump.h>
  42
  43 #include <linux/atomic.h>
  44
  45 #include <linux/clocksource.h>
  46
  47 #define MAX_MSIX_P_PORT         17
  48 #define MAX_MSIX                64
  49 #define MSIX_LEGACY_SZ          4
  50 #define MIN_MSIX_P_PORT         5
  51
  52 #define MLX4_NUM_UP                     8
  53 #define MLX4_NUM_TC                     8
  54 #define MLX4_MAX_100M_UNITS_VAL         255     /*
  55                                                  * work around: can't set values
  56                                                  * greater then this value when
  57                                                  * using 100 Mbps units.
  58                                                  */
  59 #define MLX4_RATELIMIT_100M_UNITS       3       /* 100 Mbps */
  60 #define MLX4_RATELIMIT_1G_UNITS         4       /* 1 Gbps */
  61 #define MLX4_RATELIMIT_DEFAULT          0x00ff
  62
  63 #define MLX4_ROCE_MAX_GIDS      128
  64 #define MLX4_ROCE_PF_GIDS       16
  65
  66 enum {
  67         MLX4_FLAG_MSI_X         = 1 << 0,
  68         MLX4_FLAG_OLD_PORT_CMDS = 1 << 1,
  69         MLX4_FLAG_MASTER        = 1 << 2,
  70         MLX4_FLAG_SLAVE         = 1 << 3,
  71         MLX4_FLAG_SRIOV         = 1 << 4,
  72         MLX4_FLAG_OLD_REG_MAC   = 1 << 6,
  73 };
  74
  75 enum {
  76         MLX4_PORT_CAP_IS_SM     = 1 << 1,
  77         MLX4_PORT_CAP_DEV_MGMT_SUP = 1 << 19,
  78 };
  79
  80 enum {
  81         MLX4_MAX_PORTS          = 2,
  82         MLX4_MAX_PORT_PKEYS     = 128
  83 };
  84
  85 /* base qkey for use in sriov tunnel-qp/proxy-qp communication.
  86  * These qkeys must not be allowed for general use. This is a 64k range,
  87  * and to test for violation, we use the mask (protect against future chg).
  88  */
  89 #define MLX4_RESERVED_QKEY_BASE  (0xFFFF0000)
  90 #define MLX4_RESERVED_QKEY_MASK  (0xFFFF0000)
  91
  92 enum {
  93         MLX4_BOARD_ID_LEN = 64
  94 };
  95
  96 enum {
  97         MLX4_MAX_NUM_PF         = 16,
  98         MLX4_MAX_NUM_VF         = 64,
  99         MLX4_MAX_NUM_VF_P_PORT  = 64,
 100         MLX4_MFUNC_MAX          = 80,
 101         MLX4_MAX_EQ_NUM         = 1024,
 102         MLX4_MFUNC_EQ_NUM       = 4,
 103         MLX4_MFUNC_MAX_EQES     = 8,
 104         MLX4_MFUNC_EQE_MASK     = (MLX4_MFUNC_MAX_EQES - 1)
 105 };
 106
 107 /* Driver supports 3 diffrent device methods to manage traffic steering:
 108  *      -device managed - High level API for ib and eth flow steering. FW is
 109  *                        managing flow steering tables.
 110  *      - B0 steering mode - Common low level API for ib and (if supported) eth.
 111  *      - A0 steering mode - Limited low level API for eth. In case of IB,
 112  *                           B0 mode is in use.
 113  */
 114 enum {
 115         MLX4_STEERING_MODE_A0,
 116         MLX4_STEERING_MODE_B0,
 117         MLX4_STEERING_MODE_DEVICE_MANAGED
 118 };
 119
 120 static inline const char *mlx4_steering_mode_str(int steering_mode)
 121 {
 122         switch (steering_mode) {
 123         case MLX4_STEERING_MODE_A0:
 124                 return "A0 steering";
 125
 126         case MLX4_STEERING_MODE_B0:
 127                 return "B0 steering";
 128
 129         case MLX4_STEERING_MODE_DEVICE_MANAGED:
 130                 return "Device managed flow steering";
 131
 132         default:
 133                 return "Unrecognize steering mode";
 134         }
 135 }
 136
 137 enum {
 138         MLX4_TUNNEL_OFFLOAD_MODE_NONE,
 139         MLX4_TUNNEL_OFFLOAD_MODE_VXLAN
 140 };
 141
 142 enum {
 143         MLX4_DEV_CAP_FLAG_RC            = 1LL <<  0,
 144         MLX4_DEV_CAP_FLAG_UC            = 1LL <<  1,
 145         MLX4_DEV_CAP_FLAG_UD            = 1LL <<  2,
 146         MLX4_DEV_CAP_FLAG_XRC           = 1LL <<  3,
 147         MLX4_DEV_CAP_FLAG_SRQ           = 1LL <<  6,
 148         MLX4_DEV_CAP_FLAG_IPOIB_CSUM    = 1LL <<  7,
 149         MLX4_DEV_CAP_FLAG_BAD_PKEY_CNTR = 1LL <<  8,
 150         MLX4_DEV_CAP_FLAG_BAD_QKEY_CNTR = 1LL <<  9,
 151         MLX4_DEV_CAP_FLAG_DPDP          = 1LL << 12,
 152         MLX4_DEV_CAP_FLAG_BLH           = 1LL << 15,
 153         MLX4_DEV_CAP_FLAG_MEM_WINDOW    = 1LL << 16,
 154         MLX4_DEV_CAP_FLAG_APM           = 1LL << 17,
 155         MLX4_DEV_CAP_FLAG_ATOMIC        = 1LL << 18,
 156         MLX4_DEV_CAP_FLAG_RAW_MCAST     = 1LL << 19,
 157         MLX4_DEV_CAP_FLAG_UD_AV_PORT    = 1LL << 20,
 158         MLX4_DEV_CAP_FLAG_UD_MCAST      = 1LL << 21,
 159         MLX4_DEV_CAP_FLAG_IBOE          = 1LL << 30,
 160         MLX4_DEV_CAP_FLAG_UC_LOOPBACK   = 1LL << 32,
 161         MLX4_DEV_CAP_FLAG_FCS_KEEP      = 1LL << 34,
 162         MLX4_DEV_CAP_FLAG_WOL_PORT1     = 1LL << 37,
 163         MLX4_DEV_CAP_FLAG_WOL_PORT2     = 1LL << 38,
 164         MLX4_DEV_CAP_FLAG_UDP_RSS       = 1LL << 40,
 165         MLX4_DEV_CAP_FLAG_VEP_UC_STEER  = 1LL << 41,
 166         MLX4_DEV_CAP_FLAG_VEP_MC_STEER  = 1LL << 42,
 167         MLX4_DEV_CAP_FLAG_COUNTERS      = 1LL << 48,
 168         MLX4_DEV_CAP_FLAG_SET_ETH_SCHED = 1LL << 53,
 169         MLX4_DEV_CAP_FLAG_SENSE_SUPPORT = 1LL << 55,
 170         MLX4_DEV_CAP_FLAG_PORT_MNG_CHG_EV = 1LL << 59,
 171         MLX4_DEV_CAP_FLAG_64B_EQE       = 1LL << 61,
 172         MLX4_DEV_CAP_FLAG_64B_CQE       = 1LL << 62
 173 };
 174
 175 enum {
 176         MLX4_DEV_CAP_FLAG2_RSS                  = 1LL <<  0,
 177         MLX4_DEV_CAP_FLAG2_RSS_TOP              = 1LL <<  1,
 178         MLX4_DEV_CAP_FLAG2_RSS_XOR              = 1LL <<  2,
 179         MLX4_DEV_CAP_FLAG2_FS_EN                = 1LL <<  3,
 180         MLX4_DEV_CAP_FLAG2_REASSIGN_MAC_EN      = 1LL <<  4,
 181         MLX4_DEV_CAP_FLAG2_TS                   = 1LL <<  5,
 182         MLX4_DEV_CAP_FLAG2_VLAN_CONTROL         = 1LL <<  6,
 183         MLX4_DEV_CAP_FLAG2_FSM                  = 1LL <<  7,
 184         MLX4_DEV_CAP_FLAG2_UPDATE_QP            = 1LL <<  8,
 185         MLX4_DEV_CAP_FLAG2_DMFS_IPOIB           = 1LL <<  9,
 186         MLX4_DEV_CAP_FLAG2_VXLAN_OFFLOADS       = 1LL <<  10,
 187         MLX4_DEV_CAP_FLAG2_MAD_DEMUX            = 1LL <<  11,
 188         MLX4_DEV_CAP_FLAG2_CQE_STRIDE           = 1LL <<  12,
 189         MLX4_DEV_CAP_FLAG2_EQE_STRIDE           = 1LL <<  13,
 190         MLX4_DEV_CAP_FLAG2_ETH_PROT_CTRL        = 1LL <<  14,
 191         MLX4_DEV_CAP_FLAG2_ETH_BACKPL_AN_REP    = 1LL <<  15
 192 };
 193
 194 enum {
 195         MLX4_DEV_CAP_64B_EQE_ENABLED    = 1LL << 0,
 196         MLX4_DEV_CAP_64B_CQE_ENABLED    = 1LL << 1,
 197         MLX4_DEV_CAP_CQE_STRIDE_ENABLED = 1LL << 2,
 198         MLX4_DEV_CAP_EQE_STRIDE_ENABLED = 1LL << 3
 199 };
 200
 201 enum {
 202         MLX4_USER_DEV_CAP_LARGE_CQE     = 1L << 0
 203 };
 204
 205 enum {
 206         MLX4_FUNC_CAP_64B_EQE_CQE       = 1L << 0,
 207         MLX4_FUNC_CAP_EQE_CQE_STRIDE    = 1L << 1
 208 };
 209
 210
 211 #define MLX4_ATTR_EXTENDED_PORT_INFO    cpu_to_be16(0xff90)
 212
 213 enum {
 214         MLX4_BMME_FLAG_WIN_TYPE_2B      = 1 <<  1,
 215         MLX4_BMME_FLAG_LOCAL_INV        = 1 <<  6,
 216         MLX4_BMME_FLAG_REMOTE_INV       = 1 <<  7,
 217         MLX4_BMME_FLAG_TYPE_2_WIN       = 1 <<  9,
 218         MLX4_BMME_FLAG_RESERVED_LKEY    = 1 << 10,
 219         MLX4_BMME_FLAG_FAST_REG_WR      = 1 << 11,
 220         MLX4_BMME_FLAG_VSD_INIT2RTR     = 1 << 28,
 221 };
 222
 223 enum mlx4_event {
 224         MLX4_EVENT_TYPE_COMP               = 0x00,
 225         MLX4_EVENT_TYPE_PATH_MIG           = 0x01,
 226         MLX4_EVENT_TYPE_COMM_EST           = 0x02,
 227         MLX4_EVENT_TYPE_SQ_DRAINED         = 0x03,
 228         MLX4_EVENT_TYPE_SRQ_QP_LAST_WQE    = 0x13,
 229         MLX4_EVENT_TYPE_SRQ_LIMIT          = 0x14,
 230         MLX4_EVENT_TYPE_CQ_ERROR           = 0x04,
 231         MLX4_EVENT_TYPE_WQ_CATAS_ERROR     = 0x05,
 232         MLX4_EVENT_TYPE_EEC_CATAS_ERROR    = 0x06,
 233         MLX4_EVENT_TYPE_PATH_MIG_FAILED    = 0x07,
 234         MLX4_EVENT_TYPE_WQ_INVAL_REQ_ERROR = 0x10,
 235         MLX4_EVENT_TYPE_WQ_ACCESS_ERROR    = 0x11,
 236         MLX4_EVENT_TYPE_SRQ_CATAS_ERROR    = 0x12,
 237         MLX4_EVENT_TYPE_LOCAL_CATAS_ERROR  = 0x08,
 238         MLX4_EVENT_TYPE_PORT_CHANGE        = 0x09,
 239         MLX4_EVENT_TYPE_EQ_OVERFLOW        = 0x0f,
 240         MLX4_EVENT_TYPE_ECC_DETECT         = 0x0e,
 241         MLX4_EVENT_TYPE_CMD                = 0x0a,
 242         MLX4_EVENT_TYPE_VEP_UPDATE         = 0x19,
 243         MLX4_EVENT_TYPE_COMM_CHANNEL       = 0x18,
 244         MLX4_EVENT_TYPE_OP_REQUIRED        = 0x1a,
 245         MLX4_EVENT_TYPE_FATAL_WARNING      = 0x1b,
 246         MLX4_EVENT_TYPE_FLR_EVENT          = 0x1c,
 247         MLX4_EVENT_TYPE_PORT_MNG_CHG_EVENT = 0x1d,
 248         MLX4_EVENT_TYPE_NONE               = 0xff,
 249 };
 250
 251 enum {
 252         MLX4_PORT_CHANGE_SUBTYPE_DOWN   = 1,
 253         MLX4_PORT_CHANGE_SUBTYPE_ACTIVE = 4
 254 };
 255
 256 enum {
 257         MLX4_FATAL_WARNING_SUBTYPE_WARMING = 0,
 258 };
 259
 260 enum slave_port_state {
 261         SLAVE_PORT_DOWN = 0,
 262         SLAVE_PENDING_UP,
 263         SLAVE_PORT_UP,
 264 };
 265
 266 enum slave_port_gen_event {
 267         SLAVE_PORT_GEN_EVENT_DOWN = 0,
 268         SLAVE_PORT_GEN_EVENT_UP,
 269         SLAVE_PORT_GEN_EVENT_NONE,
 270 };
 271
 272 enum slave_port_state_event {
 273         MLX4_PORT_STATE_DEV_EVENT_PORT_DOWN,
 274         MLX4_PORT_STATE_DEV_EVENT_PORT_UP,
 275         MLX4_PORT_STATE_IB_PORT_STATE_EVENT_GID_VALID,
 276         MLX4_PORT_STATE_IB_EVENT_GID_INVALID,
 277 };
 278
 279 enum {
 280         MLX4_PERM_LOCAL_READ    = 1 << 10,
 281         MLX4_PERM_LOCAL_WRITE   = 1 << 11,
 282         MLX4_PERM_REMOTE_READ   = 1 << 12,
 283         MLX4_PERM_REMOTE_WRITE  = 1 << 13,
 284         MLX4_PERM_ATOMIC        = 1 << 14,
 285         MLX4_PERM_BIND_MW       = 1 << 15,
 286         MLX4_PERM_MASK          = 0xFC00
 287 };
 288
 289 enum {
 290         MLX4_OPCODE_NOP                 = 0x00,
 291         MLX4_OPCODE_SEND_INVAL          = 0x01,
 292         MLX4_OPCODE_RDMA_WRITE          = 0x08,
 293         MLX4_OPCODE_RDMA_WRITE_IMM      = 0x09,
 294         MLX4_OPCODE_SEND                = 0x0a,
 295         MLX4_OPCODE_SEND_IMM            = 0x0b,
 296         MLX4_OPCODE_LSO                 = 0x0e,
 297         MLX4_OPCODE_RDMA_READ           = 0x10,
 298         MLX4_OPCODE_ATOMIC_CS           = 0x11,
 299         MLX4_OPCODE_ATOMIC_FA           = 0x12,
 300         MLX4_OPCODE_MASKED_ATOMIC_CS    = 0x14,
 301         MLX4_OPCODE_MASKED_ATOMIC_FA    = 0x15,
 302         MLX4_OPCODE_BIND_MW             = 0x18,
 303         MLX4_OPCODE_FMR                 = 0x19,
 304         MLX4_OPCODE_LOCAL_INVAL         = 0x1b,
 305         MLX4_OPCODE_CONFIG_CMD          = 0x1f,
 306
 307         MLX4_RECV_OPCODE_RDMA_WRITE_IMM = 0x00,
 308         MLX4_RECV_OPCODE_SEND           = 0x01,
 309         MLX4_RECV_OPCODE_SEND_IMM       = 0x02,
 310         MLX4_RECV_OPCODE_SEND_INVAL     = 0x03,
 311
 312         MLX4_CQE_OPCODE_ERROR           = 0x1e,
 313         MLX4_CQE_OPCODE_RESIZE          = 0x16,
 314 };
 315
 316 enum {
 317         MLX4_STAT_RATE_OFFSET   = 5
 318 };
 319
 320 enum mlx4_protocol {
 321         MLX4_PROT_IB_IPV6 = 0,
 322         MLX4_PROT_ETH,
 323         MLX4_PROT_IB_IPV4,
 324         MLX4_PROT_FCOE
 325 };
 326
 327 enum {
 328         MLX4_MTT_FLAG_PRESENT           = 1
 329 };
 330
 331 enum mlx4_qp_region {
 332         MLX4_QP_REGION_FW = 0,
 333         MLX4_QP_REGION_ETH_ADDR,
 334         MLX4_QP_REGION_FC_ADDR,
 335         MLX4_QP_REGION_FC_EXCH,
 336         MLX4_NUM_QP_REGION
 337 };
 338
 339 enum mlx4_port_type {
 340         MLX4_PORT_TYPE_NONE     = 0,
 341         MLX4_PORT_TYPE_IB       = 1,
 342         MLX4_PORT_TYPE_ETH      = 2,
 343         MLX4_PORT_TYPE_AUTO     = 3
 344 };
 345
 346 enum mlx4_special_vlan_idx {
 347         MLX4_NO_VLAN_IDX        = 0,
 348         MLX4_VLAN_MISS_IDX,
 349         MLX4_VLAN_REGULAR
 350 };
 351
 352 enum mlx4_steer_type {
 353         MLX4_MC_STEER = 0,
 354         MLX4_UC_STEER,
 355         MLX4_NUM_STEERS
 356 };
 357
 358 enum {
 359         MLX4_NUM_FEXCH          = 64 * 1024,
 360 };
 361
 362 enum {
 363         MLX4_MAX_FAST_REG_PAGES = 511,
 364 };
 365
 366 enum {
 367         MLX4_DEV_PMC_SUBTYPE_GUID_INFO   = 0x14,
 368         MLX4_DEV_PMC_SUBTYPE_PORT_INFO   = 0x15,
 369         MLX4_DEV_PMC_SUBTYPE_PKEY_TABLE  = 0x16,
 370 };
 371
 372 /* Port mgmt change event handling */
 373 enum {
 374         MLX4_EQ_PORT_INFO_MSTR_SM_LID_CHANGE_MASK       = 1 << 0,
 375         MLX4_EQ_PORT_INFO_GID_PFX_CHANGE_MASK           = 1 << 1,
 376         MLX4_EQ_PORT_INFO_LID_CHANGE_MASK               = 1 << 2,
 377         MLX4_EQ_PORT_INFO_CLIENT_REREG_MASK             = 1 << 3,
 378         MLX4_EQ_PORT_INFO_MSTR_SM_SL_CHANGE_MASK        = 1 << 4,
 379 };
 380
 381 #define MSTR_SM_CHANGE_MASK (MLX4_EQ_PORT_INFO_MSTR_SM_SL_CHANGE_MASK | \
 382                              MLX4_EQ_PORT_INFO_MSTR_SM_LID_CHANGE_MASK)
 383
 384 enum mlx4_module_id {
 385         MLX4_MODULE_ID_SFP              = 0x3,
 386         MLX4_MODULE_ID_QSFP             = 0xC,
 387         MLX4_MODULE_ID_QSFP_PLUS        = 0xD,
 388         MLX4_MODULE_ID_QSFP28           = 0x11,
 389 };
 390
 391 static inline u64 mlx4_fw_ver(u64 major, u64 minor, u64 subminor)
 392 {
 393         return (major << 32) | (minor << 16) | subminor;
 394 }
 395
 396 struct mlx4_phys_caps {
 397         u32                     gid_phys_table_len[MLX4_MAX_PORTS + 1];
 398         u32                     pkey_phys_table_len[MLX4_MAX_PORTS + 1];
 399         u32                     num_phys_eqs;
 400         u32                     base_sqpn;
 401         u32                     base_proxy_sqpn;
 402         u32                     base_tunnel_sqpn;
 403 };
 404
 405 struct mlx4_caps {
 406         u64                     fw_ver;
 407         u32                     function;
 408         int                     num_ports;
 409         int                     vl_cap[MLX4_MAX_PORTS + 1];
 410         int                     ib_mtu_cap[MLX4_MAX_PORTS + 1];
 411         __be32                  ib_port_def_cap[MLX4_MAX_PORTS + 1];
 412         u64                     def_mac[MLX4_MAX_PORTS + 1];
 413         int                     eth_mtu_cap[MLX4_MAX_PORTS + 1];
 414         int                     gid_table_len[MLX4_MAX_PORTS + 1];
 415         int                     pkey_table_len[MLX4_MAX_PORTS + 1];
 416         int                     trans_type[MLX4_MAX_PORTS + 1];
 417         int                     vendor_oui[MLX4_MAX_PORTS + 1];
 418         int                     wavelength[MLX4_MAX_PORTS + 1];
 419         u64                     trans_code[MLX4_MAX_PORTS + 1];
 420         int                     local_ca_ack_delay;
 421         int                     num_uars;
 422         u32                     uar_page_size;
 423         int                     bf_reg_size;
 424         int                     bf_regs_per_page;
 425         int                     max_sq_sg;
 426         int                     max_rq_sg;
 427         int                     num_qps;
 428         int                     max_wqes;
 429         int                     max_sq_desc_sz;
 430         int                     max_rq_desc_sz;
 431         int                     max_qp_init_rdma;
 432         int                     max_qp_dest_rdma;
 433         u32                     *qp0_qkey;
 434         u32                     *qp0_proxy;
 435         u32                     *qp1_proxy;
 436         u32                     *qp0_tunnel;
 437         u32                     *qp1_tunnel;
 438         int                     num_srqs;
 439         int                     max_srq_wqes;
 440         int                     max_srq_sge;
 441         int                     reserved_srqs;
 442         int                     num_cqs;
 443         int                     max_cqes;
 444         int                     reserved_cqs;
 445         int                     num_eqs;
 446         int                     reserved_eqs;
 447         int                     num_comp_vectors;
 448         int                     comp_pool;
 449         int                     num_mpts;
 450         int                     max_fmr_maps;
 451         int                     num_mtts;
 452         int                     fmr_reserved_mtts;
 453         int                     reserved_mtts;
 454         int                     reserved_mrws;
 455         int                     reserved_uars;
 456         int                     num_mgms;
 457         int                     num_amgms;
 458         int                     reserved_mcgs;
 459         int                     num_qp_per_mgm;
 460         int                     steering_mode;
 461         int                     fs_log_max_ucast_qp_range_size;
 462         int                     num_pds;
 463         int                     reserved_pds;
 464         int                     max_xrcds;
 465         int                     reserved_xrcds;
 466         int                     mtt_entry_sz;
 467         u32                     max_msg_sz;
 468         u32                     page_size_cap;
 469         u64                     flags;
 470         u64                     flags2;
 471         u32                     bmme_flags;
 472         u32                     reserved_lkey;
 473         u16                     stat_rate_support;
 474         u8                      port_width_cap[MLX4_MAX_PORTS + 1];
 475         int                     max_gso_sz;
 476         int                     max_rss_tbl_sz;
 477         int                     reserved_qps_cnt[MLX4_NUM_QP_REGION];
 478         int                     reserved_qps;
 479         int                     reserved_qps_base[MLX4_NUM_QP_REGION];
 480         int                     log_num_macs;
 481         int                     log_num_vlans;
 482         enum mlx4_port_type     port_type[MLX4_MAX_PORTS + 1];
 483         u8                      supported_type[MLX4_MAX_PORTS + 1];
 484         u8                      suggested_type[MLX4_MAX_PORTS + 1];
 485         u8                      default_sense[MLX4_MAX_PORTS + 1];
 486         u32                     port_mask[MLX4_MAX_PORTS + 1];
 487         enum mlx4_port_type     possible_type[MLX4_MAX_PORTS + 1];
 488         u32                     max_counters;
 489         u8                      port_ib_mtu[MLX4_MAX_PORTS + 1];
 490         u16                     sqp_demux;
 491         u32                     eqe_size;
 492         u32                     cqe_size;
 493         u8                      eqe_factor;
 494         u32                     userspace_caps; /* userspace must be aware of these */
 495         u32                     function_caps;  /* VFs must be aware of these */
 496         u16                     hca_core_clock;
 497         u64                     phys_port_id[MLX4_MAX_PORTS + 1];
 498         int                     tunnel_offload_mode;
 499 };
 500
 501 struct mlx4_buf_list {
 502         void                   *buf;
 503         dma_addr_t              map;
 504 };
 505
 506 struct mlx4_buf {
 507         struct mlx4_buf_list    direct;
 508         struct mlx4_buf_list   *page_list;
 509         int                     nbufs;
 510         int                     npages;
 511         int                     page_shift;
 512 };
 513
 514 struct mlx4_mtt {
 515         u32                     offset;
 516         int                     order;
 517         int                     page_shift;
 518 };
 519
 520 enum {
 521         MLX4_DB_PER_PAGE = PAGE_SIZE / 4
 522 };
 523
 524 struct mlx4_db_pgdir {
 525         struct list_head        list;
 526         DECLARE_BITMAP(order0, MLX4_DB_PER_PAGE);
 527         DECLARE_BITMAP(order1, MLX4_DB_PER_PAGE / 2);
 528         unsigned long          *bits[2];
 529         __be32                 *db_page;
 530         dma_addr_t              db_dma;
 531 };
 532
 533 struct mlx4_ib_user_db_page;
 534
 535 struct mlx4_db {
 536         __be32                  *db;
 537         union {
 538                 struct mlx4_db_pgdir            *pgdir;
 539                 struct mlx4_ib_user_db_page     *user_page;
 540         }                       u;
 541         dma_addr_t              dma;
 542         int                     index;
 543         int                     order;
 544 };
 545
 546 struct mlx4_hwq_resources {
 547         struct mlx4_db          db;
 548         struct mlx4_mtt         mtt;
 549         struct mlx4_buf         buf;
 550 };
 551
 552 struct mlx4_mr {
 553         struct mlx4_mtt         mtt;
 554         u64                     iova;
 555         u64                     size;
 556         u32                     key;
 557         u32                     pd;
 558         u32                     access;
 559         int                     enabled;
 560 };
 561
 562 enum mlx4_mw_type {
 563         MLX4_MW_TYPE_1 = 1,
 564         MLX4_MW_TYPE_2 = 2,
 565 };
 566
 567 struct mlx4_mw {
 568         u32                     key;
 569         u32                     pd;
 570         enum mlx4_mw_type       type;
 571         int                     enabled;
 572 };
 573
 574 struct mlx4_fmr {
 575         struct mlx4_mr          mr;
 576         struct mlx4_mpt_entry  *mpt;
 577         __be64                 *mtts;
 578         dma_addr_t              dma_handle;
 579         int                     max_pages;
 580         int                     max_maps;
 581         int                     maps;
 582         u8                      page_shift;
 583 };
 584
 585 struct mlx4_uar {
 586         unsigned long           pfn;
 587         int                     index;
 588         struct list_head        bf_list;
 589         unsigned                free_bf_bmap;
 590         void __iomem           *map;
 591         void __iomem           *bf_map;
 592 };
 593
 594 struct mlx4_bf {
 595         unsigned int            offset;
 596         int                     buf_size;
 597         struct mlx4_uar        *uar;
 598         void __iomem           *reg;
 599 };
 600
 601 struct mlx4_cq {
 602         void (*comp)            (struct mlx4_cq *);
 603         void (*event)           (struct mlx4_cq *, enum mlx4_event);
 604
 605         struct mlx4_uar        *uar;
 606
 607         u32                     cons_index;
 608
 609         u16                     irq;
 610         __be32                 *set_ci_db;
 611         __be32                 *arm_db;
 612         int                     arm_sn;
 613
 614         int                     cqn;
 615         unsigned                vector;
 616
 617         atomic_t                refcount;
 618         struct completion       free;
 619 };
 620
 621 struct mlx4_qp {
 622         void (*event)           (struct mlx4_qp *, enum mlx4_event);
 623
 624         int                     qpn;
 625
 626         atomic_t                refcount;
 627         struct completion       free;
 628 };
 629
 630 struct mlx4_srq {
 631         void (*event)           (struct mlx4_srq *, enum mlx4_event);
 632
 633         int                     srqn;
 634         int                     max;
 635         int                     max_gs;
 636         int                     wqe_shift;
 637
 638         atomic_t                refcount;
 639         struct completion       free;
 640 };
 641
 642 struct mlx4_av {
 643         __be32                  port_pd;
 644         u8                      reserved1;
 645         u8                      g_slid;
 646         __be16                  dlid;
 647         u8                      reserved2;
 648         u8                      gid_index;
 649         u8                      stat_rate;
 650         u8                      hop_limit;
 651         __be32                  sl_tclass_flowlabel;
 652         u8                      dgid[16];
 653 };
 654
 655 struct mlx4_eth_av {
 656         __be32          port_pd;
 657         u8              reserved1;
 658         u8              smac_idx;
 659         u16             reserved2;
 660         u8              reserved3;
 661         u8              gid_index;
 662         u8              stat_rate;
 663         u8              hop_limit;
 664         __be32          sl_tclass_flowlabel;
 665         u8              dgid[16];
 666         u8              s_mac[6];
 667         u8              reserved4[2];
 668         __be16          vlan;
 669         u8              mac[ETH_ALEN];
 670 };
 671
 672 union mlx4_ext_av {
 673         struct mlx4_av          ib;
 674         struct mlx4_eth_av      eth;
 675 };
 676
 677 struct mlx4_counter {
 678         u8      reserved1[3];
 679         u8      counter_mode;
 680         __be32  num_ifc;
 681         u32     reserved2[2];
 682         __be64  rx_frames;
 683         __be64  rx_bytes;
 684         __be64  tx_frames;
 685         __be64  tx_bytes;
 686 };
 687
 688 struct mlx4_quotas {
 689         int qp;
 690         int cq;
 691         int srq;
 692         int mpt;
 693         int mtt;
 694         int counter;
 695         int xrcd;
 696 };
 697
 698 struct mlx4_vf_dev {
 699         u8                      min_port;
 700         u8                      n_ports;
 701 };
 702
 703 struct mlx4_dev {
 704         struct pci_dev         *pdev;
 705         unsigned long           flags;
 706         unsigned long           num_slaves;
 707         struct mlx4_caps        caps;
 708         struct mlx4_phys_caps   phys_caps;
 709         struct mlx4_quotas      quotas;
 710         struct radix_tree_root  qp_table_tree;
 711         u8                      rev_id;
 712         char                    board_id[MLX4_BOARD_ID_LEN];
 713         int                     num_vfs;
 714         int                     numa_node;
 715         int                     oper_log_mgm_entry_size;
 716         u64                     regid_promisc_array[MLX4_MAX_PORTS + 1];
 717         u64                     regid_allmulti_array[MLX4_MAX_PORTS + 1];
 718         struct mlx4_vf_dev     *dev_vfs;
 719         int                     nvfs[MLX4_MAX_PORTS + 1];
 720 };
 721
 722 struct mlx4_eqe {
 723         u8                      reserved1;
 724         u8                      type;
 725         u8                      reserved2;
 726         u8                      subtype;
 727         union {
 728                 u32             raw[6];
 729                 struct {
 730                         __be32  cqn;
 731                 } __packed comp;
 732                 struct {
 733                         u16     reserved1;
 734                         __be16  token;
 735                         u32     reserved2;
 736                         u8      reserved3[3];
 737                         u8      status;
 738                         __be64  out_param;
 739                 } __packed cmd;
 740                 struct {
 741                         __be32  qpn;
 742                 } __packed qp;
 743                 struct {
 744                         __be32  srqn;
 745                 } __packed srq;
 746                 struct {
 747                         __be32  cqn;
 748                         u32     reserved1;
 749                         u8      reserved2[3];
 750                         u8      syndrome;
 751                 } __packed cq_err;
 752                 struct {
 753                         u32     reserved1[2];
 754                         __be32  port;
 755                 } __packed port_change;
 756                 struct {
 757                         #define COMM_CHANNEL_BIT_ARRAY_SIZE     4
 758                         u32 reserved;
 759                         u32 bit_vec[COMM_CHANNEL_BIT_ARRAY_SIZE];
 760                 } __packed comm_channel_arm;
 761                 struct {
 762                         u8      port;
 763                         u8      reserved[3];
 764                         __be64  mac;
 765                 } __packed mac_update;
 766                 struct {
 767                         __be32  slave_id;
 768                 } __packed flr_event;
 769                 struct {
 770                         __be16  current_temperature;
 771                         __be16  warning_threshold;
 772                 } __packed warming;
 773                 struct {
 774                         u8 reserved[3];
 775                         u8 port;
 776                         union {
 777                                 struct {
 778                                         __be16 mstr_sm_lid;
 779                                         __be16 port_lid;
 780                                         __be32 changed_attr;
 781                                         u8 reserved[3];
 782                                         u8 mstr_sm_sl;
 783                                         __be64 gid_prefix;
 784                                 } __packed port_info;
 785                                 struct {
 786                                         __be32 block_ptr;
 787                                         __be32 tbl_entries_mask;
 788                                 } __packed tbl_change_info;
 789                         } params;
 790                 } __packed port_mgmt_change;
 791         }                       event;
 792         u8                      slave_id;
 793         u8                      reserved3[2];
 794         u8                      owner;
 795 } __packed;
 796
 797 struct mlx4_init_port_param {
 798         int                     set_guid0;
 799         int                     set_node_guid;
 800         int                     set_si_guid;
 801         u16                     mtu;
 802         int                     port_width_cap;
 803         u16                     vl_cap;
 804         u16                     max_gid;
 805         u16                     max_pkey;
 806         u64                     guid0;
 807         u64                     node_guid;
 808         u64                     si_guid;
 809 };
 810
 811 #define MAD_IFC_DATA_SZ 192
 812 /* MAD IFC Mailbox */
 813 struct mlx4_mad_ifc {
 814         u8      base_version;
 815         u8      mgmt_class;
 816         u8      class_version;
 817         u8      method;
 818         __be16  status;
 819         __be16  class_specific;
 820         __be64  tid;
 821         __be16  attr_id;
 822         __be16  resv;
 823         __be32  attr_mod;
 824         __be64  mkey;
 825         __be16  dr_slid;
 826         __be16  dr_dlid;
 827         u8      reserved[28];
 828         u8      data[MAD_IFC_DATA_SZ];
 829 } __packed;
 830
 831 #define mlx4_foreach_port(port, dev, type)                              \
 832         for ((port) = 1; (port) <= (dev)->caps.num_ports; (port)++)     \
 833                 if ((type) == (dev)->caps.port_mask[(port)])
 834
 835 #define mlx4_foreach_non_ib_transport_port(port, dev)                     \
 836         for ((port) = 1; (port) <= (dev)->caps.num_ports; (port)++)       \
 837                 if (((dev)->caps.port_mask[port] != MLX4_PORT_TYPE_IB))
 838
 839 #define mlx4_foreach_ib_transport_port(port, dev)                         \
 840         for ((port) = 1; (port) <= (dev)->caps.num_ports; (port)++)       \
 841                 if (((dev)->caps.port_mask[port] == MLX4_PORT_TYPE_IB) || \
 842                         ((dev)->caps.flags & MLX4_DEV_CAP_FLAG_IBOE))
 843
 844 #define MLX4_INVALID_SLAVE_ID   0xFF
 845
 846 void handle_port_mgmt_change_event(struct work_struct *work);
 847
 848 static inline int mlx4_master_func_num(struct mlx4_dev *dev)
 849 {
 850         return dev->caps.function;
 851 }
 852
 853 static inline int mlx4_is_master(struct mlx4_dev *dev)
 854 {
 855         return dev->flags & MLX4_FLAG_MASTER;
 856 }
 857
 858 static inline int mlx4_num_reserved_sqps(struct mlx4_dev *dev)
 859 {
 860         return dev->phys_caps.base_sqpn + 8 +
 861                 16 * MLX4_MFUNC_MAX * !!mlx4_is_master(dev);
 862 }
 863
 864 static inline int mlx4_is_qp_reserved(struct mlx4_dev *dev, u32 qpn)
 865 {
 866         return (qpn < dev->phys_caps.base_sqpn + 8 +
 867                 16 * MLX4_MFUNC_MAX * !!mlx4_is_master(dev));
 868 }
 869
 870 static inline int mlx4_is_guest_proxy(struct mlx4_dev *dev, int slave, u32 qpn)
 871 {
 872         int guest_proxy_base = dev->phys_caps.base_proxy_sqpn + slave * 8;
 873
 874         if (qpn >= guest_proxy_base && qpn < guest_proxy_base + 8)
 875                 return 1;
 876
 877         return 0;
 878 }
 879
 880 static inline int mlx4_is_mfunc(struct mlx4_dev *dev)
 881 {
 882         return dev->flags & (MLX4_FLAG_SLAVE | MLX4_FLAG_MASTER);
 883 }
 884
 885 static inline int mlx4_is_slave(struct mlx4_dev *dev)
 886 {
 887         return dev->flags & MLX4_FLAG_SLAVE;
 888 }
 889
 890 int mlx4_buf_alloc(struct mlx4_dev *dev, int size, int max_direct,
 891                    struct mlx4_buf *buf, gfp_t gfp);
 892 void mlx4_buf_free(struct mlx4_dev *dev, int size, struct mlx4_buf *buf);
 893 static inline void *mlx4_buf_offset(struct mlx4_buf *buf, int offset)
 894 {
 895         if (BITS_PER_LONG == 64 || buf->nbufs == 1)
 896                 return buf->direct.buf + offset;
 897         else
 898                 return buf->page_list[offset >> PAGE_SHIFT].buf +
 899                         (offset & (PAGE_SIZE - 1));
 900 }
 901
 902 int mlx4_pd_alloc(struct mlx4_dev *dev, u32 *pdn);
 903 void mlx4_pd_free(struct mlx4_dev *dev, u32 pdn);
 904 int mlx4_xrcd_alloc(struct mlx4_dev *dev, u32 *xrcdn);
 905 void mlx4_xrcd_free(struct mlx4_dev *dev, u32 xrcdn);
 906
 907 int mlx4_uar_alloc(struct mlx4_dev *dev, struct mlx4_uar *uar);
 908 void mlx4_uar_free(struct mlx4_dev *dev, struct mlx4_uar *uar);
 909 int mlx4_bf_alloc(struct mlx4_dev *dev, struct mlx4_bf *bf, int node);
 910 void mlx4_bf_free(struct mlx4_dev *dev, struct mlx4_bf *bf);
 911
 912 int mlx4_mtt_init(struct mlx4_dev *dev, int npages, int page_shift,
 913                   struct mlx4_mtt *mtt);
 914 void mlx4_mtt_cleanup(struct mlx4_dev *dev, struct mlx4_mtt *mtt);
 915 u64 mlx4_mtt_addr(struct mlx4_dev *dev, struct mlx4_mtt *mtt);
 916
 917 int mlx4_mr_alloc(struct mlx4_dev *dev, u32 pd, u64 iova, u64 size, u32 access,
 918                   int npages, int page_shift, struct mlx4_mr *mr);
 919 int mlx4_mr_free(struct mlx4_dev *dev, struct mlx4_mr *mr);
 920 int mlx4_mr_enable(struct mlx4_dev *dev, struct mlx4_mr *mr);
 921 int mlx4_mw_alloc(struct mlx4_dev *dev, u32 pd, enum mlx4_mw_type type,
 922                   struct mlx4_mw *mw);
 923 void mlx4_mw_free(struct mlx4_dev *dev, struct mlx4_mw *mw);
 924 int mlx4_mw_enable(struct mlx4_dev *dev, struct mlx4_mw *mw);
 925 int mlx4_write_mtt(struct mlx4_dev *dev, struct mlx4_mtt *mtt,
 926                    int start_index, int npages, u64 *page_list);
 927 int mlx4_buf_write_mtt(struct mlx4_dev *dev, struct mlx4_mtt *mtt,
 928                        struct mlx4_buf *buf, gfp_t gfp);
 929
 930 int mlx4_db_alloc(struct mlx4_dev *dev, struct mlx4_db *db, int order,
 931                   gfp_t gfp);
 932 void mlx4_db_free(struct mlx4_dev *dev, struct mlx4_db *db);
 933
 934 int mlx4_alloc_hwq_res(struct mlx4_dev *dev, struct mlx4_hwq_resources *wqres,
 935                        int size, int max_direct);
 936 void mlx4_free_hwq_res(struct mlx4_dev *mdev, struct mlx4_hwq_resources *wqres,
 937                        int size);
 938
 939 int mlx4_cq_alloc(struct mlx4_dev *dev, int nent, struct mlx4_mtt *mtt,
 940                   struct mlx4_uar *uar, u64 db_rec, struct mlx4_cq *cq,
 941                   unsigned vector, int collapsed, int timestamp_en);
 942 void mlx4_cq_free(struct mlx4_dev *dev, struct mlx4_cq *cq);
 943
 944 int mlx4_qp_reserve_range(struct mlx4_dev *dev, int cnt, int align, int *base);
 945 void mlx4_qp_release_range(struct mlx4_dev *dev, int base_qpn, int cnt);
 946
 947 int mlx4_qp_alloc(struct mlx4_dev *dev, int qpn, struct mlx4_qp *qp,
 948                   gfp_t gfp);
 949 void mlx4_qp_free(struct mlx4_dev *dev, struct mlx4_qp *qp);
 950
 951 int mlx4_srq_alloc(struct mlx4_dev *dev, u32 pdn, u32 cqn, u16 xrcdn,
 952                    struct mlx4_mtt *mtt, u64 db_rec, struct mlx4_srq *srq);
 953 void mlx4_srq_free(struct mlx4_dev *dev, struct mlx4_srq *srq);
 954 int mlx4_srq_arm(struct mlx4_dev *dev, struct mlx4_srq *srq, int limit_watermark);
 955 int mlx4_srq_query(struct mlx4_dev *dev, struct mlx4_srq *srq, int *limit_watermark);
 956
 957 int mlx4_INIT_PORT(struct mlx4_dev *dev, int port);
 958 int mlx4_CLOSE_PORT(struct mlx4_dev *dev, int port);
 959
 960 int mlx4_unicast_attach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
 961                         int block_mcast_loopback, enum mlx4_protocol prot);
 962 int mlx4_unicast_detach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
 963                         enum mlx4_protocol prot);
 964 int mlx4_multicast_attach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
 965                           u8 port, int block_mcast_loopback,
 966                           enum mlx4_protocol protocol, u64 *reg_id);
 967 int mlx4_multicast_detach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
 968                           enum mlx4_protocol protocol, u64 reg_id);
 969
 970 enum {
 971         MLX4_DOMAIN_UVERBS      = 0x1000,
 972         MLX4_DOMAIN_ETHTOOL     = 0x2000,
 973         MLX4_DOMAIN_RFS         = 0x3000,
 974         MLX4_DOMAIN_NIC    = 0x5000,
 975 };
 976
 977 enum mlx4_net_trans_rule_id {
 978         MLX4_NET_TRANS_RULE_ID_ETH = 0,
 979         MLX4_NET_TRANS_RULE_ID_IB,
 980         MLX4_NET_TRANS_RULE_ID_IPV6,
 981         MLX4_NET_TRANS_RULE_ID_IPV4,
 982         MLX4_NET_TRANS_RULE_ID_TCP,
 983         MLX4_NET_TRANS_RULE_ID_UDP,
 984         MLX4_NET_TRANS_RULE_ID_VXLAN,
 985         MLX4_NET_TRANS_RULE_NUM, /* should be last */
 986 };
 987
 988 extern const u16 __sw_id_hw[];
 989
 990 static inline int map_hw_to_sw_id(u16 header_id)
 991 {
 992
 993         int i;
 994         for (i = 0; i < MLX4_NET_TRANS_RULE_NUM; i++) {
 995                 if (header_id == __sw_id_hw[i])
 996                         return i;
 997         }
 998         return -EINVAL;
 999 }
1000
1001 enum mlx4_net_trans_promisc_mode {
1002         MLX4_FS_REGULAR = 1,
1003         MLX4_FS_ALL_DEFAULT,
1004         MLX4_FS_MC_DEFAULT,
1005         MLX4_FS_UC_SNIFFER,
1006         MLX4_FS_MC_SNIFFER,
1007         MLX4_FS_MODE_NUM, /* should be last */
1008 };
1009
1010 struct mlx4_spec_eth {
1011         u8      dst_mac[ETH_ALEN];
1012         u8      dst_mac_msk[ETH_ALEN];
1013         u8      src_mac[ETH_ALEN];
1014         u8      src_mac_msk[ETH_ALEN];
1015         u8      ether_type_enable;
1016         __be16  ether_type;
1017         __be16  vlan_id_msk;
1018         __be16  vlan_id;
1019 };
1020
1021 struct mlx4_spec_tcp_udp {
1022         __be16 dst_port;
1023         __be16 dst_port_msk;
1024         __be16 src_port;
1025         __be16 src_port_msk;
1026 };
1027
1028 struct mlx4_spec_ipv4 {
1029         __be32 dst_ip;
1030         __be32 dst_ip_msk;
1031         __be32 src_ip;
1032         __be32 src_ip_msk;
1033 };
1034
1035 struct mlx4_spec_ib {
1036         __be32  l3_qpn;
1037         __be32  qpn_msk;
1038         u8      dst_gid[16];
1039         u8      dst_gid_msk[16];
1040 };
1041
1042 struct mlx4_spec_vxlan {
1043         __be32 vni;
1044         __be32 vni_mask;
1045
1046 };
1047
1048 struct mlx4_spec_list {
1049         struct  list_head list;
1050         enum    mlx4_net_trans_rule_id id;
1051         union {
1052                 struct mlx4_spec_eth eth;
1053                 struct mlx4_spec_ib ib;
1054                 struct mlx4_spec_ipv4 ipv4;
1055                 struct mlx4_spec_tcp_udp tcp_udp;
1056                 struct mlx4_spec_vxlan vxlan;
1057         };
1058 };
1059
1060 enum mlx4_net_trans_hw_rule_queue {
1061         MLX4_NET_TRANS_Q_FIFO,
1062         MLX4_NET_TRANS_Q_LIFO,
1063 };
1064
1065 struct mlx4_net_trans_rule {
1066         struct  list_head list;
1067         enum    mlx4_net_trans_hw_rule_queue queue_mode;
1068         bool    exclusive;
1069         bool    allow_loopback;
1070         enum    mlx4_net_trans_promisc_mode promisc_mode;
1071         u8      port;
1072         u16     priority;
1073         u32     qpn;
1074 };
1075
1076 struct mlx4_net_trans_rule_hw_ctrl {
1077         __be16 prio;
1078         u8 type;
1079         u8 flags;
1080         u8 rsvd1;
1081         u8 funcid;
1082         u8 vep;
1083         u8 port;
1084         __be32 qpn;
1085         __be32 rsvd2;
1086 };
1087
1088 struct mlx4_net_trans_rule_hw_ib {
1089         u8 size;
1090         u8 rsvd1;
1091         __be16 id;
1092         u32 rsvd2;
1093         __be32 l3_qpn;
1094         __be32 qpn_mask;
1095         u8 dst_gid[16];
1096         u8 dst_gid_msk[16];
1097 } __packed;
1098
1099 struct mlx4_net_trans_rule_hw_eth {
1100         u8      size;
1101         u8      rsvd;
1102         __be16  id;
1103         u8      rsvd1[6];
1104         u8      dst_mac[6];
1105         u16     rsvd2;
1106         u8      dst_mac_msk[6];
1107         u16     rsvd3;
1108         u8      src_mac[6];
1109         u16     rsvd4;
1110         u8      src_mac_msk[6];
1111         u8      rsvd5;
1112         u8      ether_type_enable;
1113         __be16  ether_type;
1114         __be16  vlan_tag_msk;
1115         __be16  vlan_tag;
1116 } __packed;
1117
1118 struct mlx4_net_trans_rule_hw_tcp_udp {
1119         u8      size;
1120         u8      rsvd;
1121         __be16  id;
1122         __be16  rsvd1[3];
1123         __be16  dst_port;
1124         __be16  rsvd2;
1125         __be16  dst_port_msk;
1126         __be16  rsvd3;
1127         __be16  src_port;
1128         __be16  rsvd4;
1129         __be16  src_port_msk;
1130 } __packed;
1131
1132 struct mlx4_net_trans_rule_hw_ipv4 {
1133         u8      size;
1134         u8      rsvd;
1135         __be16  id;
1136         __be32  rsvd1;
1137         __be32  dst_ip;
1138         __be32  dst_ip_msk;
1139         __be32  src_ip;
1140         __be32  src_ip_msk;
1141 } __packed;
1142
1143 struct mlx4_net_trans_rule_hw_vxlan {
1144         u8      size;
1145         u8      rsvd;
1146         __be16  id;
1147         __be32  rsvd1;
1148         __be32  vni;
1149         __be32  vni_mask;
1150 } __packed;
1151
1152 struct _rule_hw {
1153         union {
1154                 struct {
1155                         u8 size;
1156                         u8 rsvd;
1157                         __be16 id;
1158                 };
1159                 struct mlx4_net_trans_rule_hw_eth eth;
1160                 struct mlx4_net_trans_rule_hw_ib ib;
1161                 struct mlx4_net_trans_rule_hw_ipv4 ipv4;
1162                 struct mlx4_net_trans_rule_hw_tcp_udp tcp_udp;
1163                 struct mlx4_net_trans_rule_hw_vxlan vxlan;
1164         };
1165 };
1166
1167 enum {
1168         VXLAN_STEER_BY_OUTER_MAC        = 1 << 0,
1169         VXLAN_STEER_BY_OUTER_VLAN       = 1 << 1,
1170         VXLAN_STEER_BY_VSID_VNI         = 1 << 2,
1171         VXLAN_STEER_BY_INNER_MAC        = 1 << 3,
1172         VXLAN_STEER_BY_INNER_VLAN       = 1 << 4,
1173 };
1174
1175
1176 int mlx4_flow_steer_promisc_add(struct mlx4_dev *dev, u8 port, u32 qpn,
1177                                 enum mlx4_net_trans_promisc_mode mode);
1178 int mlx4_flow_steer_promisc_remove(struct mlx4_dev *dev, u8 port,
1179                                    enum mlx4_net_trans_promisc_mode mode);
1180 int mlx4_multicast_promisc_add(struct mlx4_dev *dev, u32 qpn, u8 port);
1181 int mlx4_multicast_promisc_remove(struct mlx4_dev *dev, u32 qpn, u8 port);
1182 int mlx4_unicast_promisc_add(struct mlx4_dev *dev, u32 qpn, u8 port);
1183 int mlx4_unicast_promisc_remove(struct mlx4_dev *dev, u32 qpn, u8 port);
1184 int mlx4_SET_MCAST_FLTR(struct mlx4_dev *dev, u8 port, u64 mac, u64 clear, u8 mode);
1185
1186 int mlx4_register_mac(struct mlx4_dev *dev, u8 port, u64 mac);
1187 void mlx4_unregister_mac(struct mlx4_dev *dev, u8 port, u64 mac);
1188 int mlx4_get_base_qpn(struct mlx4_dev *dev, u8 port);
1189 int __mlx4_replace_mac(struct mlx4_dev *dev, u8 port, int qpn, u64 new_mac);
1190 void mlx4_set_stats_bitmap(struct mlx4_dev *dev, u64 *stats_bitmap);
1191 int mlx4_SET_PORT_general(struct mlx4_dev *dev, u8 port, int mtu,
1192                           u8 pptx, u8 pfctx, u8 pprx, u8 pfcrx);
1193 int mlx4_SET_PORT_qpn_calc(struct mlx4_dev *dev, u8 port, u32 base_qpn,
1194                            u8 promisc);
1195 int mlx4_SET_PORT_PRIO2TC(struct mlx4_dev *dev, u8 port, u8 *prio2tc);
1196 int mlx4_SET_PORT_SCHEDULER(struct mlx4_dev *dev, u8 port, u8 *tc_tx_bw,
1197                 u8 *pg, u16 *ratelimit);
1198 int mlx4_SET_PORT_VXLAN(struct mlx4_dev *dev, u8 port, u8 steering, int enable);
1199 int mlx4_find_cached_mac(struct mlx4_dev *dev, u8 port, u64 mac, int *idx);
1200 int mlx4_find_cached_vlan(struct mlx4_dev *dev, u8 port, u16 vid, int *idx);
1201 int mlx4_register_vlan(struct mlx4_dev *dev, u8 port, u16 vlan, int *index);
1202 void mlx4_unregister_vlan(struct mlx4_dev *dev, u8 port, u16 vlan);
1203
1204 int mlx4_map_phys_fmr(struct mlx4_dev *dev, struct mlx4_fmr *fmr, u64 *page_list,
1205                       int npages, u64 iova, u32 *lkey, u32 *rkey);
1206 int mlx4_fmr_alloc(struct mlx4_dev *dev, u32 pd, u32 access, int max_pages,
1207                    int max_maps, u8 page_shift, struct mlx4_fmr *fmr);
1208 int mlx4_fmr_enable(struct mlx4_dev *dev, struct mlx4_fmr *fmr);
1209 void mlx4_fmr_unmap(struct mlx4_dev *dev, struct mlx4_fmr *fmr,
1210                     u32 *lkey, u32 *rkey);
1211 int mlx4_fmr_free(struct mlx4_dev *dev, struct mlx4_fmr *fmr);
1212 int mlx4_SYNC_TPT(struct mlx4_dev *dev);
1213 int mlx4_test_interrupts(struct mlx4_dev *dev);
1214 int mlx4_assign_eq(struct mlx4_dev *dev, char *name, struct cpu_rmap *rmap,
1215                    int *vector);
1216 void mlx4_release_eq(struct mlx4_dev *dev, int vec);
1217
1218 int mlx4_eq_get_irq(struct mlx4_dev *dev, int vec);
1219
1220 int mlx4_get_phys_port_id(struct mlx4_dev *dev);
1221 int mlx4_wol_read(struct mlx4_dev *dev, u64 *config, int port);
1222 int mlx4_wol_write(struct mlx4_dev *dev, u64 config, int port);
1223
1224 int mlx4_counter_alloc(struct mlx4_dev *dev, u32 *idx);
1225 void mlx4_counter_free(struct mlx4_dev *dev, u32 idx);
1226
1227 int mlx4_flow_attach(struct mlx4_dev *dev,
1228                      struct mlx4_net_trans_rule *rule, u64 *reg_id);
1229 int mlx4_flow_detach(struct mlx4_dev *dev, u64 reg_id);
1230 int mlx4_map_sw_to_hw_steering_mode(struct mlx4_dev *dev,
1231                                     enum mlx4_net_trans_promisc_mode flow_type);
1232 int mlx4_map_sw_to_hw_steering_id(struct mlx4_dev *dev,
1233                                   enum mlx4_net_trans_rule_id id);
1234 int mlx4_hw_rule_sz(struct mlx4_dev *dev, enum mlx4_net_trans_rule_id id);
1235
1236 int mlx4_tunnel_steer_add(struct mlx4_dev *dev, unsigned char *addr,
1237                           int port, int qpn, u16 prio, u64 *reg_id);
1238
1239 void mlx4_sync_pkey_table(struct mlx4_dev *dev, int slave, int port,
1240                           int i, int val);
1241
1242 int mlx4_get_parav_qkey(struct mlx4_dev *dev, u32 qpn, u32 *qkey);
1243
1244 int mlx4_is_slave_active(struct mlx4_dev *dev, int slave);
1245 int mlx4_gen_pkey_eqe(struct mlx4_dev *dev, int slave, u8 port);
1246 int mlx4_gen_guid_change_eqe(struct mlx4_dev *dev, int slave, u8 port);
1247 int mlx4_gen_slaves_port_mgt_ev(struct mlx4_dev *dev, u8 port, int attr);
1248 int mlx4_gen_port_state_change_eqe(struct mlx4_dev *dev, int slave, u8 port, u8 port_subtype_change);
1249 enum slave_port_state mlx4_get_slave_port_state(struct mlx4_dev *dev, int slave, u8 port);
1250 int set_and_calc_slave_port_state(struct mlx4_dev *dev, int slave, u8 port, int event, enum slave_port_gen_event *gen_event);
1251
1252 void mlx4_put_slave_node_guid(struct mlx4_dev *dev, int slave, __be64 guid);
1253 __be64 mlx4_get_slave_node_guid(struct mlx4_dev *dev, int slave);
1254
1255 int mlx4_get_slave_from_roce_gid(struct mlx4_dev *dev, int port, u8 *gid,
1256                                  int *slave_id);
1257 int mlx4_get_roce_gid_from_slave(struct mlx4_dev *dev, int port, int slave_id,
1258                                  u8 *gid);
1259
1260 int mlx4_FLOW_STEERING_IB_UC_QP_RANGE(struct mlx4_dev *dev, u32 min_range_qpn,
1261                                       u32 max_range_qpn);
1262
1263 cycle_t mlx4_read_clock(struct mlx4_dev *dev);
1264
1265 struct mlx4_active_ports {
1266         DECLARE_BITMAP(ports, MLX4_MAX_PORTS);
1267 };
1268 /* Returns a bitmap of the physical ports which are assigned to slave */
1269 struct mlx4_active_ports mlx4_get_active_ports(struct mlx4_dev *dev, int slave);
1270
1271 /* Returns the physical port that represents the virtual port of the slave, */
1272 /* or a value < 0 in case of an error. If a slave has 2 ports, the identity */
1273 /* mapping is returned.                                                     */
1274 int mlx4_slave_convert_port(struct mlx4_dev *dev, int slave, int port);
1275
1276 struct mlx4_slaves_pport {
1277         DECLARE_BITMAP(slaves, MLX4_MFUNC_MAX);
1278 };
1279 /* Returns a bitmap of all slaves that are assigned to port. */
1280 struct mlx4_slaves_pport mlx4_phys_to_slaves_pport(struct mlx4_dev *dev,
1281                                                    int port);
1282
1283 /* Returns a bitmap of all slaves that are assigned exactly to all the */
1284 /* the ports that are set in crit_ports.                               */
1285 struct mlx4_slaves_pport mlx4_phys_to_slaves_pport_actv(
1286                 struct mlx4_dev *dev,
1287                 const struct mlx4_active_ports *crit_ports);
1288
1289 /* Returns the slave's virtual port that represents the physical port. */
1290 int mlx4_phys_to_slave_port(struct mlx4_dev *dev, int slave, int port);
1291
1292 int mlx4_get_base_gid_ix(struct mlx4_dev *dev, int slave, int port);
1293
1294 int mlx4_config_vxlan_port(struct mlx4_dev *dev, __be16 udp_port);
1295 int mlx4_vf_smi_enabled(struct mlx4_dev *dev, int slave, int port);
1296 int mlx4_vf_get_enable_smi_admin(struct mlx4_dev *dev, int slave, int port);
1297 int mlx4_vf_set_enable_smi_admin(struct mlx4_dev *dev, int slave, int port,
1298                                  int enable);
1299 int mlx4_mr_hw_get_mpt(struct mlx4_dev *dev, struct mlx4_mr *mmr,
1300                        struct mlx4_mpt_entry ***mpt_entry);
1301 int mlx4_mr_hw_write_mpt(struct mlx4_dev *dev, struct mlx4_mr *mmr,
1302                          struct mlx4_mpt_entry **mpt_entry);
1303 int mlx4_mr_hw_change_pd(struct mlx4_dev *dev, struct mlx4_mpt_entry *mpt_entry,
1304                          u32 pdn);
1305 int mlx4_mr_hw_change_access(struct mlx4_dev *dev,
1306                              struct mlx4_mpt_entry *mpt_entry,
1307                              u32 access);
1308 void mlx4_mr_hw_put_mpt(struct mlx4_dev *dev,
1309                         struct mlx4_mpt_entry **mpt_entry);
1310 void mlx4_mr_rereg_mem_cleanup(struct mlx4_dev *dev, struct mlx4_mr *mr);
1311 int mlx4_mr_rereg_mem_write(struct mlx4_dev *dev, struct mlx4_mr *mr,
1312                             u64 iova, u64 size, int npages,
1313                             int page_shift, struct mlx4_mpt_entry *mpt_entry);
1314
1315 int mlx4_get_module_info(struct mlx4_dev *dev, u8 port,
1316                          u16 offset, u16 size, u8 *data);
1317
1318 /* Returns true if running in low memory profile (kdump kernel) */
1319 static inline bool mlx4_low_memory_profile(void)
1320 {
1321         return is_kdump_kernel();
1322 }
1323
1324 /* ACCESS REG commands */
1325 enum mlx4_access_reg_method {
1326         MLX4_ACCESS_REG_QUERY = 0x1,
1327         MLX4_ACCESS_REG_WRITE = 0x2,
1328 };
1329
1330 /* ACCESS PTYS Reg command */
1331 enum mlx4_ptys_proto {
1332         MLX4_PTYS_IB = 1<<0,
1333         MLX4_PTYS_EN = 1<<2,
1334 };
1335
1336 struct mlx4_ptys_reg {
1337         u8 resrvd1;
1338         u8 local_port;
1339         u8 resrvd2;
1340         u8 proto_mask;
1341         __be32 resrvd3[2];
1342         __be32 eth_proto_cap;
1343         __be16 ib_width_cap;
1344         __be16 ib_speed_cap;
1345         __be32 resrvd4;
1346         __be32 eth_proto_admin;
1347         __be16 ib_width_admin;
1348         __be16 ib_speed_admin;
1349         __be32 resrvd5;
1350         __be32 eth_proto_oper;
1351         __be16 ib_width_oper;
1352         __be16 ib_speed_oper;
1353         __be32 resrvd6;
1354         __be32 eth_proto_lp_adv;
1355 } __packed;
1356
1357 int mlx4_ACCESS_PTYS_REG(struct mlx4_dev *dev,
1358                          enum mlx4_access_reg_method method,
1359                          struct mlx4_ptys_reg *ptys_reg);
1360
1361 #endif /* MLX4_DEVICE_H */