include/linux/mlx5/device.h

   1 /*
   2  * Copyright (c) 2013-2015, Mellanox Technologies. All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32
  33 #ifndef MLX5_DEVICE_H
  34 #define MLX5_DEVICE_H
  35
  36 #include <linux/types.h>
  37 #include <rdma/ib_verbs.h>
  38 #include <linux/mlx5/mlx5_ifc.h>
  39
  40 #if defined(__LITTLE_ENDIAN)
  41 #define MLX5_SET_HOST_ENDIANNESS        0
  42 #elif defined(__BIG_ENDIAN)
  43 #define MLX5_SET_HOST_ENDIANNESS        0x80
  44 #else
  45 #error Host endianness not defined
  46 #endif
  47
  48 /* helper macros */
  49 #define __mlx5_nullp(typ) ((struct mlx5_ifc_##typ##_bits *)0)
  50 #define __mlx5_bit_sz(typ, fld) sizeof(__mlx5_nullp(typ)->fld)
  51 #define __mlx5_bit_off(typ, fld) ((unsigned)(unsigned long)(&(__mlx5_nullp(typ)->fld)))
  52 #define __mlx5_dw_off(typ, fld) (__mlx5_bit_off(typ, fld) / 32)
  53 #define __mlx5_64_off(typ, fld) (__mlx5_bit_off(typ, fld) / 64)
  54 #define __mlx5_dw_bit_off(typ, fld) (32 - __mlx5_bit_sz(typ, fld) - (__mlx5_bit_off(typ, fld) & 0x1f))
  55 #define __mlx5_mask(typ, fld) ((u32)((1ull << __mlx5_bit_sz(typ, fld)) - 1))
  56 #define __mlx5_dw_mask(typ, fld) (__mlx5_mask(typ, fld) << __mlx5_dw_bit_off(typ, fld))
  57 #define __mlx5_st_sz_bits(typ) sizeof(struct mlx5_ifc_##typ##_bits)
  58
  59 #define MLX5_FLD_SZ_BYTES(typ, fld) (__mlx5_bit_sz(typ, fld) / 8)
  60 #define MLX5_ST_SZ_BYTES(typ) (sizeof(struct mlx5_ifc_##typ##_bits) / 8)
  61 #define MLX5_ST_SZ_DW(typ) (sizeof(struct mlx5_ifc_##typ##_bits) / 32)
  62 #define MLX5_ST_SZ_QW(typ) (sizeof(struct mlx5_ifc_##typ##_bits) / 64)
  63 #define MLX5_UN_SZ_BYTES(typ) (sizeof(union mlx5_ifc_##typ##_bits) / 8)
  64 #define MLX5_UN_SZ_DW(typ) (sizeof(union mlx5_ifc_##typ##_bits) / 32)
  65 #define MLX5_BYTE_OFF(typ, fld) (__mlx5_bit_off(typ, fld) / 8)
  66 #define MLX5_ADDR_OF(typ, p, fld) ((char *)(p) + MLX5_BYTE_OFF(typ, fld))
  67
  68 /* insert a value to a struct */
  69 #define MLX5_SET(typ, p, fld, v) do { \
  70         BUILD_BUG_ON(__mlx5_st_sz_bits(typ) % 32);             \
  71         *((__be32 *)(p) + __mlx5_dw_off(typ, fld)) = \
  72         cpu_to_be32((be32_to_cpu(*((__be32 *)(p) + __mlx5_dw_off(typ, fld))) & \
  73                      (~__mlx5_dw_mask(typ, fld))) | (((v) & __mlx5_mask(typ, fld)) \
  74                      << __mlx5_dw_bit_off(typ, fld))); \
  75 } while (0)
  76
  77 #define MLX5_SET_TO_ONES(typ, p, fld) do { \
  78         BUILD_BUG_ON(__mlx5_st_sz_bits(typ) % 32);             \
  79         *((__be32 *)(p) + __mlx5_dw_off(typ, fld)) = \
  80         cpu_to_be32((be32_to_cpu(*((__be32 *)(p) + __mlx5_dw_off(typ, fld))) & \
  81                      (~__mlx5_dw_mask(typ, fld))) | ((__mlx5_mask(typ, fld)) \
  82                      << __mlx5_dw_bit_off(typ, fld))); \
  83 } while (0)
  84
  85 #define MLX5_GET(typ, p, fld) ((be32_to_cpu(*((__be32 *)(p) +\
  86 __mlx5_dw_off(typ, fld))) >> __mlx5_dw_bit_off(typ, fld)) & \
  87 __mlx5_mask(typ, fld))
  88
  89 #define MLX5_GET_PR(typ, p, fld) ({ \
  90         u32 ___t = MLX5_GET(typ, p, fld); \
  91         pr_debug(#fld " = 0x%x\n", ___t); \
  92         ___t; \
  93 })
  94
  95 #define MLX5_SET64(typ, p, fld, v) do { \
  96         BUILD_BUG_ON(__mlx5_bit_sz(typ, fld) != 64); \
  97         BUILD_BUG_ON(__mlx5_bit_off(typ, fld) % 64); \
  98         *((__be64 *)(p) + __mlx5_64_off(typ, fld)) = cpu_to_be64(v); \
  99 } while (0)
 100
 101 #define MLX5_GET64(typ, p, fld) be64_to_cpu(*((__be64 *)(p) + __mlx5_64_off(typ, fld)))
 102
 103 #define MLX5_GET64_PR(typ, p, fld) ({ \
 104         u64 ___t = MLX5_GET64(typ, p, fld); \
 105         pr_debug(#fld " = 0x%llx\n", ___t); \
 106         ___t; \
 107 })
 108
 109 /* Big endian getters */
 110 #define MLX5_GET64_BE(typ, p, fld) (*((__be64 *)(p) +\
 111         __mlx5_64_off(typ, fld)))
 112
 113 #define MLX5_GET_BE(type_t, typ, p, fld) ({                               \
 114                 type_t tmp;                                               \
 115                 switch (sizeof(tmp)) {                                    \
 116                 case sizeof(u8):                                          \
 117                         tmp = (__force type_t)MLX5_GET(typ, p, fld);      \
 118                         break;                                            \
 119                 case sizeof(u16):                                         \
 120                         tmp = (__force type_t)cpu_to_be16(MLX5_GET(typ, p, fld)); \
 121                         break;                                            \
 122                 case sizeof(u32):                                         \
 123                         tmp = (__force type_t)cpu_to_be32(MLX5_GET(typ, p, fld)); \
 124                         break;                                            \
 125                 case sizeof(u64):                                         \
 126                         tmp = (__force type_t)MLX5_GET64_BE(typ, p, fld); \
 127                         break;                                            \
 128                         }                                                 \
 129                 tmp;                                                      \
 130                 })
 131
 132 enum mlx5_inline_modes {
 133         MLX5_INLINE_MODE_NONE,
 134         MLX5_INLINE_MODE_L2,
 135         MLX5_INLINE_MODE_IP,
 136         MLX5_INLINE_MODE_TCP_UDP,
 137 };
 138
 139 enum {
 140         MLX5_MAX_COMMANDS               = 32,
 141         MLX5_CMD_DATA_BLOCK_SIZE        = 512,
 142         MLX5_PCI_CMD_XPORT              = 7,
 143         MLX5_MKEY_BSF_OCTO_SIZE         = 4,
 144         MLX5_MAX_PSVS                   = 4,
 145 };
 146
 147 enum {
 148         MLX5_EXTENDED_UD_AV             = 0x80000000,
 149 };
 150
 151 enum {
 152         MLX5_CQ_STATE_ARMED             = 9,
 153         MLX5_CQ_STATE_ALWAYS_ARMED      = 0xb,
 154         MLX5_CQ_STATE_FIRED             = 0xa,
 155 };
 156
 157 enum {
 158         MLX5_STAT_RATE_OFFSET   = 5,
 159 };
 160
 161 enum {
 162         MLX5_INLINE_SEG = 0x80000000,
 163 };
 164
 165 enum {
 166         MLX5_HW_START_PADDING = MLX5_INLINE_SEG,
 167 };
 168
 169 enum {
 170         MLX5_MIN_PKEY_TABLE_SIZE = 128,
 171         MLX5_MAX_LOG_PKEY_TABLE  = 5,
 172 };
 173
 174 enum {
 175         MLX5_MKEY_INBOX_PG_ACCESS = 1 << 31
 176 };
 177
 178 enum {
 179         MLX5_PFAULT_SUBTYPE_WQE = 0,
 180         MLX5_PFAULT_SUBTYPE_RDMA = 1,
 181 };
 182
 183 enum {
 184         MLX5_PERM_LOCAL_READ    = 1 << 2,
 185         MLX5_PERM_LOCAL_WRITE   = 1 << 3,
 186         MLX5_PERM_REMOTE_READ   = 1 << 4,
 187         MLX5_PERM_REMOTE_WRITE  = 1 << 5,
 188         MLX5_PERM_ATOMIC        = 1 << 6,
 189         MLX5_PERM_UMR_EN        = 1 << 7,
 190 };
 191
 192 enum {
 193         MLX5_PCIE_CTRL_SMALL_FENCE      = 1 << 0,
 194         MLX5_PCIE_CTRL_RELAXED_ORDERING = 1 << 2,
 195         MLX5_PCIE_CTRL_NO_SNOOP         = 1 << 3,
 196         MLX5_PCIE_CTRL_TLP_PROCE_EN     = 1 << 6,
 197         MLX5_PCIE_CTRL_TPH_MASK         = 3 << 4,
 198 };
 199
 200 enum {
 201         MLX5_EN_RD      = (u64)1,
 202         MLX5_EN_WR      = (u64)2
 203 };
 204
 205 enum {
 206         MLX5_BF_REGS_PER_PAGE           = 4,
 207         MLX5_MAX_UAR_PAGES              = 1 << 8,
 208         MLX5_NON_FP_BF_REGS_PER_PAGE    = 2,
 209         MLX5_MAX_UUARS  = MLX5_MAX_UAR_PAGES * MLX5_NON_FP_BF_REGS_PER_PAGE,
 210 };
 211
 212 enum {
 213         MLX5_MKEY_MASK_LEN              = 1ull << 0,
 214         MLX5_MKEY_MASK_PAGE_SIZE        = 1ull << 1,
 215         MLX5_MKEY_MASK_START_ADDR       = 1ull << 6,
 216         MLX5_MKEY_MASK_PD               = 1ull << 7,
 217         MLX5_MKEY_MASK_EN_RINVAL        = 1ull << 8,
 218         MLX5_MKEY_MASK_EN_SIGERR        = 1ull << 9,
 219         MLX5_MKEY_MASK_BSF_EN           = 1ull << 12,
 220         MLX5_MKEY_MASK_KEY              = 1ull << 13,
 221         MLX5_MKEY_MASK_QPN              = 1ull << 14,
 222         MLX5_MKEY_MASK_LR               = 1ull << 17,
 223         MLX5_MKEY_MASK_LW               = 1ull << 18,
 224         MLX5_MKEY_MASK_RR               = 1ull << 19,
 225         MLX5_MKEY_MASK_RW               = 1ull << 20,
 226         MLX5_MKEY_MASK_A                = 1ull << 21,
 227         MLX5_MKEY_MASK_SMALL_FENCE      = 1ull << 23,
 228         MLX5_MKEY_MASK_FREE             = 1ull << 29,
 229 };
 230
 231 enum {
 232         MLX5_UMR_TRANSLATION_OFFSET_EN  = (1 << 4),
 233
 234         MLX5_UMR_CHECK_NOT_FREE         = (1 << 5),
 235         MLX5_UMR_CHECK_FREE             = (2 << 5),
 236
 237         MLX5_UMR_INLINE                 = (1 << 7),
 238 };
 239
 240 #define MLX5_UMR_MTT_ALIGNMENT 0x40
 241 #define MLX5_UMR_MTT_MASK      (MLX5_UMR_MTT_ALIGNMENT - 1)
 242 #define MLX5_UMR_MTT_MIN_CHUNK_SIZE MLX5_UMR_MTT_ALIGNMENT
 243
 244 #define MLX5_USER_INDEX_LEN (MLX5_FLD_SZ_BYTES(qpc, user_index) * 8)
 245
 246 enum {
 247         MLX5_EVENT_QUEUE_TYPE_QP = 0,
 248         MLX5_EVENT_QUEUE_TYPE_RQ = 1,
 249         MLX5_EVENT_QUEUE_TYPE_SQ = 2,
 250 };
 251
 252 enum mlx5_event {
 253         MLX5_EVENT_TYPE_COMP               = 0x0,
 254
 255         MLX5_EVENT_TYPE_PATH_MIG           = 0x01,
 256         MLX5_EVENT_TYPE_COMM_EST           = 0x02,
 257         MLX5_EVENT_TYPE_SQ_DRAINED         = 0x03,
 258         MLX5_EVENT_TYPE_SRQ_LAST_WQE       = 0x13,
 259         MLX5_EVENT_TYPE_SRQ_RQ_LIMIT       = 0x14,
 260
 261         MLX5_EVENT_TYPE_CQ_ERROR           = 0x04,
 262         MLX5_EVENT_TYPE_WQ_CATAS_ERROR     = 0x05,
 263         MLX5_EVENT_TYPE_PATH_MIG_FAILED    = 0x07,
 264         MLX5_EVENT_TYPE_WQ_INVAL_REQ_ERROR = 0x10,
 265         MLX5_EVENT_TYPE_WQ_ACCESS_ERROR    = 0x11,
 266         MLX5_EVENT_TYPE_SRQ_CATAS_ERROR    = 0x12,
 267
 268         MLX5_EVENT_TYPE_INTERNAL_ERROR     = 0x08,
 269         MLX5_EVENT_TYPE_PORT_CHANGE        = 0x09,
 270         MLX5_EVENT_TYPE_GPIO_EVENT         = 0x15,
 271         MLX5_EVENT_TYPE_REMOTE_CONFIG      = 0x19,
 272
 273         MLX5_EVENT_TYPE_DB_BF_CONGESTION   = 0x1a,
 274         MLX5_EVENT_TYPE_STALL_EVENT        = 0x1b,
 275
 276         MLX5_EVENT_TYPE_CMD                = 0x0a,
 277         MLX5_EVENT_TYPE_PAGE_REQUEST       = 0xb,
 278
 279         MLX5_EVENT_TYPE_PAGE_FAULT         = 0xc,
 280         MLX5_EVENT_TYPE_NIC_VPORT_CHANGE   = 0xd,
 281 };
 282
 283 enum {
 284         MLX5_PORT_CHANGE_SUBTYPE_DOWN           = 1,
 285         MLX5_PORT_CHANGE_SUBTYPE_ACTIVE         = 4,
 286         MLX5_PORT_CHANGE_SUBTYPE_INITIALIZED    = 5,
 287         MLX5_PORT_CHANGE_SUBTYPE_LID            = 6,
 288         MLX5_PORT_CHANGE_SUBTYPE_PKEY           = 7,
 289         MLX5_PORT_CHANGE_SUBTYPE_GUID           = 8,
 290         MLX5_PORT_CHANGE_SUBTYPE_CLIENT_REREG   = 9,
 291 };
 292
 293 enum {
 294         MLX5_DEV_CAP_FLAG_XRC           = 1LL <<  3,
 295         MLX5_DEV_CAP_FLAG_BAD_PKEY_CNTR = 1LL <<  8,
 296         MLX5_DEV_CAP_FLAG_BAD_QKEY_CNTR = 1LL <<  9,
 297         MLX5_DEV_CAP_FLAG_APM           = 1LL << 17,
 298         MLX5_DEV_CAP_FLAG_ATOMIC        = 1LL << 18,
 299         MLX5_DEV_CAP_FLAG_BLOCK_MCAST   = 1LL << 23,
 300         MLX5_DEV_CAP_FLAG_ON_DMND_PG    = 1LL << 24,
 301         MLX5_DEV_CAP_FLAG_CQ_MODER      = 1LL << 29,
 302         MLX5_DEV_CAP_FLAG_RESIZE_CQ     = 1LL << 30,
 303         MLX5_DEV_CAP_FLAG_DCT           = 1LL << 37,
 304         MLX5_DEV_CAP_FLAG_SIG_HAND_OVER = 1LL << 40,
 305         MLX5_DEV_CAP_FLAG_CMDIF_CSUM    = 3LL << 46,
 306 };
 307
 308 enum {
 309         MLX5_ROCE_VERSION_1             = 0,
 310         MLX5_ROCE_VERSION_2             = 2,
 311 };
 312
 313 enum {
 314         MLX5_ROCE_VERSION_1_CAP         = 1 << MLX5_ROCE_VERSION_1,
 315         MLX5_ROCE_VERSION_2_CAP         = 1 << MLX5_ROCE_VERSION_2,
 316 };
 317
 318 enum {
 319         MLX5_ROCE_L3_TYPE_IPV4          = 0,
 320         MLX5_ROCE_L3_TYPE_IPV6          = 1,
 321 };
 322
 323 enum {
 324         MLX5_ROCE_L3_TYPE_IPV4_CAP      = 1 << 1,
 325         MLX5_ROCE_L3_TYPE_IPV6_CAP      = 1 << 2,
 326 };
 327
 328 enum {
 329         MLX5_OPCODE_NOP                 = 0x00,
 330         MLX5_OPCODE_SEND_INVAL          = 0x01,
 331         MLX5_OPCODE_RDMA_WRITE          = 0x08,
 332         MLX5_OPCODE_RDMA_WRITE_IMM      = 0x09,
 333         MLX5_OPCODE_SEND                = 0x0a,
 334         MLX5_OPCODE_SEND_IMM            = 0x0b,
 335         MLX5_OPCODE_LSO                 = 0x0e,
 336         MLX5_OPCODE_RDMA_READ           = 0x10,
 337         MLX5_OPCODE_ATOMIC_CS           = 0x11,
 338         MLX5_OPCODE_ATOMIC_FA           = 0x12,
 339         MLX5_OPCODE_ATOMIC_MASKED_CS    = 0x14,
 340         MLX5_OPCODE_ATOMIC_MASKED_FA    = 0x15,
 341         MLX5_OPCODE_BIND_MW             = 0x18,
 342         MLX5_OPCODE_CONFIG_CMD          = 0x1f,
 343
 344         MLX5_RECV_OPCODE_RDMA_WRITE_IMM = 0x00,
 345         MLX5_RECV_OPCODE_SEND           = 0x01,
 346         MLX5_RECV_OPCODE_SEND_IMM       = 0x02,
 347         MLX5_RECV_OPCODE_SEND_INVAL     = 0x03,
 348
 349         MLX5_CQE_OPCODE_ERROR           = 0x1e,
 350         MLX5_CQE_OPCODE_RESIZE          = 0x16,
 351
 352         MLX5_OPCODE_SET_PSV             = 0x20,
 353         MLX5_OPCODE_GET_PSV             = 0x21,
 354         MLX5_OPCODE_CHECK_PSV           = 0x22,
 355         MLX5_OPCODE_RGET_PSV            = 0x26,
 356         MLX5_OPCODE_RCHECK_PSV          = 0x27,
 357
 358         MLX5_OPCODE_UMR                 = 0x25,
 359
 360 };
 361
 362 enum {
 363         MLX5_SET_PORT_RESET_QKEY        = 0,
 364         MLX5_SET_PORT_GUID0             = 16,
 365         MLX5_SET_PORT_NODE_GUID         = 17,
 366         MLX5_SET_PORT_SYS_GUID          = 18,
 367         MLX5_SET_PORT_GID_TABLE         = 19,
 368         MLX5_SET_PORT_PKEY_TABLE        = 20,
 369 };
 370
 371 enum {
 372         MLX5_BW_NO_LIMIT   = 0,
 373         MLX5_100_MBPS_UNIT = 3,
 374         MLX5_GBPS_UNIT     = 4,
 375 };
 376
 377 enum {
 378         MLX5_MAX_PAGE_SHIFT             = 31
 379 };
 380
 381 enum {
 382         MLX5_ADAPTER_PAGE_SHIFT         = 12,
 383         MLX5_ADAPTER_PAGE_SIZE          = 1 << MLX5_ADAPTER_PAGE_SHIFT,
 384 };
 385
 386 enum {
 387         MLX5_CAP_OFF_CMDIF_CSUM         = 46,
 388 };
 389
 390 enum {
 391         /*
 392          * Max wqe size for rdma read is 512 bytes, so this
 393          * limits our max_sge_rd as the wqe needs to fit:
 394          * - ctrl segment (16 bytes)
 395          * - rdma segment (16 bytes)
 396          * - scatter elements (16 bytes each)
 397          */
 398         MLX5_MAX_SGE_RD = (512 - 16 - 16) / 16
 399 };
 400
 401 struct mlx5_inbox_hdr {
 402         __be16          opcode;
 403         u8              rsvd[4];
 404         __be16          opmod;
 405 };
 406
 407 struct mlx5_outbox_hdr {
 408         u8              status;
 409         u8              rsvd[3];
 410         __be32          syndrome;
 411 };
 412
 413 struct mlx5_cmd_query_adapter_mbox_in {
 414         struct mlx5_inbox_hdr   hdr;
 415         u8                      rsvd[8];
 416 };
 417
 418 struct mlx5_cmd_query_adapter_mbox_out {
 419         struct mlx5_outbox_hdr  hdr;
 420         u8                      rsvd0[24];
 421         u8                      intapin;
 422         u8                      rsvd1[13];
 423         __be16                  vsd_vendor_id;
 424         u8                      vsd[208];
 425         u8                      vsd_psid[16];
 426 };
 427
 428 enum mlx5_odp_transport_cap_bits {
 429         MLX5_ODP_SUPPORT_SEND    = 1 << 31,
 430         MLX5_ODP_SUPPORT_RECV    = 1 << 30,
 431         MLX5_ODP_SUPPORT_WRITE   = 1 << 29,
 432         MLX5_ODP_SUPPORT_READ    = 1 << 28,
 433 };
 434
 435 struct mlx5_odp_caps {
 436         char reserved[0x10];
 437         struct {
 438                 __be32                  rc_odp_caps;
 439                 __be32                  uc_odp_caps;
 440                 __be32                  ud_odp_caps;
 441         } per_transport_caps;
 442         char reserved2[0xe4];
 443 };
 444
 445 struct mlx5_cmd_layout {
 446         u8              type;
 447         u8              rsvd0[3];
 448         __be32          inlen;
 449         __be64          in_ptr;
 450         __be32          in[4];
 451         __be32          out[4];
 452         __be64          out_ptr;
 453         __be32          outlen;
 454         u8              token;
 455         u8              sig;
 456         u8              rsvd1;
 457         u8              status_own;
 458 };
 459
 460
 461 struct health_buffer {
 462         __be32          assert_var[5];
 463         __be32          rsvd0[3];
 464         __be32          assert_exit_ptr;
 465         __be32          assert_callra;
 466         __be32          rsvd1[2];
 467         __be32          fw_ver;
 468         __be32          hw_id;
 469         __be32          rsvd2;
 470         u8              irisc_index;
 471         u8              synd;
 472         __be16          ext_synd;
 473 };
 474
 475 struct mlx5_init_seg {
 476         __be32                  fw_rev;
 477         __be32                  cmdif_rev_fw_sub;
 478         __be32                  rsvd0[2];
 479         __be32                  cmdq_addr_h;
 480         __be32                  cmdq_addr_l_sz;
 481         __be32                  cmd_dbell;
 482         __be32                  rsvd1[120];
 483         __be32                  initializing;
 484         struct health_buffer    health;
 485         __be32                  rsvd2[880];
 486         __be32                  internal_timer_h;
 487         __be32                  internal_timer_l;
 488         __be32                  rsvd3[2];
 489         __be32                  health_counter;
 490         __be32                  rsvd4[1019];
 491         __be64                  ieee1588_clk;
 492         __be32                  ieee1588_clk_type;
 493         __be32                  clr_intx;
 494 };
 495
 496 struct mlx5_eqe_comp {
 497         __be32  reserved[6];
 498         __be32  cqn;
 499 };
 500
 501 struct mlx5_eqe_qp_srq {
 502         __be32  reserved1[5];
 503         u8      type;
 504         u8      reserved2[3];
 505         __be32  qp_srq_n;
 506 };
 507
 508 struct mlx5_eqe_cq_err {
 509         __be32  cqn;
 510         u8      reserved1[7];
 511         u8      syndrome;
 512 };
 513
 514 struct mlx5_eqe_port_state {
 515         u8      reserved0[8];
 516         u8      port;
 517 };
 518
 519 struct mlx5_eqe_gpio {
 520         __be32  reserved0[2];
 521         __be64  gpio_event;
 522 };
 523
 524 struct mlx5_eqe_congestion {
 525         u8      type;
 526         u8      rsvd0;
 527         u8      congestion_level;
 528 };
 529
 530 struct mlx5_eqe_stall_vl {
 531         u8      rsvd0[3];
 532         u8      port_vl;
 533 };
 534
 535 struct mlx5_eqe_cmd {
 536         __be32  vector;
 537         __be32  rsvd[6];
 538 };
 539
 540 struct mlx5_eqe_page_req {
 541         u8              rsvd0[2];
 542         __be16          func_id;
 543         __be32          num_pages;
 544         __be32          rsvd1[5];
 545 };
 546
 547 struct mlx5_eqe_page_fault {
 548         __be32 bytes_committed;
 549         union {
 550                 struct {
 551                         u16     reserved1;
 552                         __be16  wqe_index;
 553                         u16     reserved2;
 554                         __be16  packet_length;
 555                         u8      reserved3[12];
 556                 } __packed wqe;
 557                 struct {
 558                         __be32  r_key;
 559                         u16     reserved1;
 560                         __be16  packet_length;
 561                         __be32  rdma_op_len;
 562                         __be64  rdma_va;
 563                 } __packed rdma;
 564         } __packed;
 565         __be32 flags_qpn;
 566 } __packed;
 567
 568 struct mlx5_eqe_vport_change {
 569         u8              rsvd0[2];
 570         __be16          vport_num;
 571         __be32          rsvd1[6];
 572 } __packed;
 573
 574 union ev_data {
 575         __be32                          raw[7];
 576         struct mlx5_eqe_cmd             cmd;
 577         struct mlx5_eqe_comp            comp;
 578         struct mlx5_eqe_qp_srq          qp_srq;
 579         struct mlx5_eqe_cq_err          cq_err;
 580         struct mlx5_eqe_port_state      port;
 581         struct mlx5_eqe_gpio            gpio;
 582         struct mlx5_eqe_congestion      cong;
 583         struct mlx5_eqe_stall_vl        stall_vl;
 584         struct mlx5_eqe_page_req        req_pages;
 585         struct mlx5_eqe_page_fault      page_fault;
 586         struct mlx5_eqe_vport_change    vport_change;
 587 } __packed;
 588
 589 struct mlx5_eqe {
 590         u8              rsvd0;
 591         u8              type;
 592         u8              rsvd1;
 593         u8              sub_type;
 594         __be32          rsvd2[7];
 595         union ev_data   data;
 596         __be16          rsvd3;
 597         u8              signature;
 598         u8              owner;
 599 } __packed;
 600
 601 struct mlx5_cmd_prot_block {
 602         u8              data[MLX5_CMD_DATA_BLOCK_SIZE];
 603         u8              rsvd0[48];
 604         __be64          next;
 605         __be32          block_num;
 606         u8              rsvd1;
 607         u8              token;
 608         u8              ctrl_sig;
 609         u8              sig;
 610 };
 611
 612 enum {
 613         MLX5_CQE_SYND_FLUSHED_IN_ERROR = 5,
 614 };
 615
 616 struct mlx5_err_cqe {
 617         u8      rsvd0[32];
 618         __be32  srqn;
 619         u8      rsvd1[18];
 620         u8      vendor_err_synd;
 621         u8      syndrome;
 622         __be32  s_wqe_opcode_qpn;
 623         __be16  wqe_counter;
 624         u8      signature;
 625         u8      op_own;
 626 };
 627
 628 struct mlx5_cqe64 {
 629         u8              outer_l3_tunneled;
 630         u8              rsvd0;
 631         __be16          wqe_id;
 632         u8              lro_tcppsh_abort_dupack;
 633         u8              lro_min_ttl;
 634         __be16          lro_tcp_win;
 635         __be32          lro_ack_seq_num;
 636         __be32          rss_hash_result;
 637         u8              rss_hash_type;
 638         u8              ml_path;
 639         u8              rsvd20[2];
 640         __be16          check_sum;
 641         __be16          slid;
 642         __be32          flags_rqpn;
 643         u8              hds_ip_ext;
 644         u8              l4_l3_hdr_type;
 645         __be16          vlan_info;
 646         __be32          srqn; /* [31:24]: lro_num_seg, [23:0]: srqn */
 647         __be32          imm_inval_pkey;
 648         u8              rsvd40[4];
 649         __be32          byte_cnt;
 650         __be32          timestamp_h;
 651         __be32          timestamp_l;
 652         __be32          sop_drop_qpn;
 653         __be16          wqe_counter;
 654         u8              signature;
 655         u8              op_own;
 656 };
 657
 658 struct mlx5_mini_cqe8 {
 659         union {
 660                 __be32 rx_hash_result;
 661                 struct {
 662                         __be16 checksum;
 663                         __be16 rsvd;
 664                 };
 665                 struct {
 666                         __be16 wqe_counter;
 667                         u8  s_wqe_opcode;
 668                         u8  reserved;
 669                 } s_wqe_info;
 670         };
 671         __be32 byte_cnt;
 672 };
 673
 674 enum {
 675         MLX5_NO_INLINE_DATA,
 676         MLX5_INLINE_DATA32_SEG,
 677         MLX5_INLINE_DATA64_SEG,
 678         MLX5_COMPRESSED,
 679 };
 680
 681 enum {
 682         MLX5_CQE_FORMAT_CSUM = 0x1,
 683 };
 684
 685 #define MLX5_MINI_CQE_ARRAY_SIZE 8
 686
 687 static inline int mlx5_get_cqe_format(struct mlx5_cqe64 *cqe)
 688 {
 689         return (cqe->op_own >> 2) & 0x3;
 690 }
 691
 692 static inline int get_cqe_lro_tcppsh(struct mlx5_cqe64 *cqe)
 693 {
 694         return (cqe->lro_tcppsh_abort_dupack >> 6) & 1;
 695 }
 696
 697 static inline u8 get_cqe_l4_hdr_type(struct mlx5_cqe64 *cqe)
 698 {
 699         return (cqe->l4_l3_hdr_type >> 4) & 0x7;
 700 }
 701
 702 static inline u8 get_cqe_l3_hdr_type(struct mlx5_cqe64 *cqe)
 703 {
 704         return (cqe->l4_l3_hdr_type >> 2) & 0x3;
 705 }
 706
 707 static inline u8 cqe_is_tunneled(struct mlx5_cqe64 *cqe)
 708 {
 709         return cqe->outer_l3_tunneled & 0x1;
 710 }
 711
 712 static inline int cqe_has_vlan(struct mlx5_cqe64 *cqe)
 713 {
 714         return !!(cqe->l4_l3_hdr_type & 0x1);
 715 }
 716
 717 static inline u64 get_cqe_ts(struct mlx5_cqe64 *cqe)
 718 {
 719         u32 hi, lo;
 720
 721         hi = be32_to_cpu(cqe->timestamp_h);
 722         lo = be32_to_cpu(cqe->timestamp_l);
 723
 724         return (u64)lo | ((u64)hi << 32);
 725 }
 726
 727 struct mpwrq_cqe_bc {
 728         __be16  filler_consumed_strides;
 729         __be16  byte_cnt;
 730 };
 731
 732 static inline u16 mpwrq_get_cqe_byte_cnt(struct mlx5_cqe64 *cqe)
 733 {
 734         struct mpwrq_cqe_bc *bc = (struct mpwrq_cqe_bc *)&cqe->byte_cnt;
 735
 736         return be16_to_cpu(bc->byte_cnt);
 737 }
 738
 739 static inline u16 mpwrq_get_cqe_bc_consumed_strides(struct mpwrq_cqe_bc *bc)
 740 {
 741         return 0x7fff & be16_to_cpu(bc->filler_consumed_strides);
 742 }
 743
 744 static inline u16 mpwrq_get_cqe_consumed_strides(struct mlx5_cqe64 *cqe)
 745 {
 746         struct mpwrq_cqe_bc *bc = (struct mpwrq_cqe_bc *)&cqe->byte_cnt;
 747
 748         return mpwrq_get_cqe_bc_consumed_strides(bc);
 749 }
 750
 751 static inline bool mpwrq_is_filler_cqe(struct mlx5_cqe64 *cqe)
 752 {
 753         struct mpwrq_cqe_bc *bc = (struct mpwrq_cqe_bc *)&cqe->byte_cnt;
 754
 755         return 0x8000 & be16_to_cpu(bc->filler_consumed_strides);
 756 }
 757
 758 static inline u16 mpwrq_get_cqe_stride_index(struct mlx5_cqe64 *cqe)
 759 {
 760         return be16_to_cpu(cqe->wqe_counter);
 761 }
 762
 763 enum {
 764         CQE_L4_HDR_TYPE_NONE                    = 0x0,
 765         CQE_L4_HDR_TYPE_TCP_NO_ACK              = 0x1,
 766         CQE_L4_HDR_TYPE_UDP                     = 0x2,
 767         CQE_L4_HDR_TYPE_TCP_ACK_NO_DATA         = 0x3,
 768         CQE_L4_HDR_TYPE_TCP_ACK_AND_DATA        = 0x4,
 769 };
 770
 771 enum {
 772         CQE_RSS_HTYPE_IP        = 0x3 << 6,
 773         CQE_RSS_HTYPE_L4        = 0x3 << 2,
 774 };
 775
 776 enum {
 777         MLX5_CQE_ROCE_L3_HEADER_TYPE_GRH        = 0x0,
 778         MLX5_CQE_ROCE_L3_HEADER_TYPE_IPV6       = 0x1,
 779         MLX5_CQE_ROCE_L3_HEADER_TYPE_IPV4       = 0x2,
 780 };
 781
 782 enum {
 783         CQE_L2_OK       = 1 << 0,
 784         CQE_L3_OK       = 1 << 1,
 785         CQE_L4_OK       = 1 << 2,
 786 };
 787
 788 struct mlx5_sig_err_cqe {
 789         u8              rsvd0[16];
 790         __be32          expected_trans_sig;
 791         __be32          actual_trans_sig;
 792         __be32          expected_reftag;
 793         __be32          actual_reftag;
 794         __be16          syndrome;
 795         u8              rsvd22[2];
 796         __be32          mkey;
 797         __be64          err_offset;
 798         u8              rsvd30[8];
 799         __be32          qpn;
 800         u8              rsvd38[2];
 801         u8              signature;
 802         u8              op_own;
 803 };
 804
 805 struct mlx5_wqe_srq_next_seg {
 806         u8                      rsvd0[2];
 807         __be16                  next_wqe_index;
 808         u8                      signature;
 809         u8                      rsvd1[11];
 810 };
 811
 812 union mlx5_ext_cqe {
 813         struct ib_grh   grh;
 814         u8              inl[64];
 815 };
 816
 817 struct mlx5_cqe128 {
 818         union mlx5_ext_cqe      inl_grh;
 819         struct mlx5_cqe64       cqe64;
 820 };
 821
 822 struct mlx5_srq_ctx {
 823         u8                      state_log_sz;
 824         u8                      rsvd0[3];
 825         __be32                  flags_xrcd;
 826         __be32                  pgoff_cqn;
 827         u8                      rsvd1[4];
 828         u8                      log_pg_sz;
 829         u8                      rsvd2[7];
 830         __be32                  pd;
 831         __be16                  lwm;
 832         __be16                  wqe_cnt;
 833         u8                      rsvd3[8];
 834         __be64                  db_record;
 835 };
 836
 837 struct mlx5_create_srq_mbox_in {
 838         struct mlx5_inbox_hdr   hdr;
 839         __be32                  input_srqn;
 840         u8                      rsvd0[4];
 841         struct mlx5_srq_ctx     ctx;
 842         u8                      rsvd1[208];
 843         __be64                  pas[0];
 844 };
 845
 846 struct mlx5_create_srq_mbox_out {
 847         struct mlx5_outbox_hdr  hdr;
 848         __be32                  srqn;
 849         u8                      rsvd[4];
 850 };
 851
 852 struct mlx5_destroy_srq_mbox_in {
 853         struct mlx5_inbox_hdr   hdr;
 854         __be32                  srqn;
 855         u8                      rsvd[4];
 856 };
 857
 858 struct mlx5_destroy_srq_mbox_out {
 859         struct mlx5_outbox_hdr  hdr;
 860         u8                      rsvd[8];
 861 };
 862
 863 struct mlx5_query_srq_mbox_in {
 864         struct mlx5_inbox_hdr   hdr;
 865         __be32                  srqn;
 866         u8                      rsvd0[4];
 867 };
 868
 869 struct mlx5_query_srq_mbox_out {
 870         struct mlx5_outbox_hdr  hdr;
 871         u8                      rsvd0[8];
 872         struct mlx5_srq_ctx     ctx;
 873         u8                      rsvd1[32];
 874         __be64                  pas[0];
 875 };
 876
 877 struct mlx5_arm_srq_mbox_in {
 878         struct mlx5_inbox_hdr   hdr;
 879         __be32                  srqn;
 880         __be16                  rsvd;
 881         __be16                  lwm;
 882 };
 883
 884 struct mlx5_arm_srq_mbox_out {
 885         struct mlx5_outbox_hdr  hdr;
 886         u8                      rsvd[8];
 887 };
 888
 889 struct mlx5_enable_hca_mbox_in {
 890         struct mlx5_inbox_hdr   hdr;
 891         u8                      rsvd[8];
 892 };
 893
 894 struct mlx5_enable_hca_mbox_out {
 895         struct mlx5_outbox_hdr  hdr;
 896         u8                      rsvd[8];
 897 };
 898
 899 struct mlx5_disable_hca_mbox_in {
 900         struct mlx5_inbox_hdr   hdr;
 901         u8                      rsvd[8];
 902 };
 903
 904 struct mlx5_disable_hca_mbox_out {
 905         struct mlx5_outbox_hdr  hdr;
 906         u8                      rsvd[8];
 907 };
 908
 909 enum {
 910         MLX5_MKEY_STATUS_FREE = 1 << 6,
 911 };
 912
 913 enum {
 914         MLX5_MKEY_REMOTE_INVAL  = 1 << 24,
 915         MLX5_MKEY_FLAG_SYNC_UMR = 1 << 29,
 916         MLX5_MKEY_BSF_EN        = 1 << 30,
 917         MLX5_MKEY_LEN64         = 1 << 31,
 918 };
 919
 920 struct mlx5_mkey_seg {
 921         /* This is a two bit field occupying bits 31-30.
 922          * bit 31 is always 0,
 923          * bit 30 is zero for regular MRs and 1 (e.g free) for UMRs that do not have tanslation
 924          */
 925         u8              status;
 926         u8              pcie_control;
 927         u8              flags;
 928         u8              version;
 929         __be32          qpn_mkey7_0;
 930         u8              rsvd1[4];
 931         __be32          flags_pd;
 932         __be64          start_addr;
 933         __be64          len;
 934         __be32          bsfs_octo_size;
 935         u8              rsvd2[16];
 936         __be32          xlt_oct_size;
 937         u8              rsvd3[3];
 938         u8              log2_page_size;
 939         u8              rsvd4[4];
 940 };
 941
 942 #define MLX5_ATTR_EXTENDED_PORT_INFO    cpu_to_be16(0xff90)
 943
 944 enum {
 945         MLX_EXT_PORT_CAP_FLAG_EXTENDED_PORT_INFO        = 1 <<  0
 946 };
 947
 948 enum {
 949         VPORT_STATE_DOWN                = 0x0,
 950         VPORT_STATE_UP                  = 0x1,
 951 };
 952
 953 enum {
 954         MLX5_ESW_VPORT_ADMIN_STATE_DOWN  = 0x0,
 955         MLX5_ESW_VPORT_ADMIN_STATE_UP    = 0x1,
 956         MLX5_ESW_VPORT_ADMIN_STATE_AUTO  = 0x2,
 957 };
 958
 959 enum {
 960         MLX5_L3_PROT_TYPE_IPV4          = 0,
 961         MLX5_L3_PROT_TYPE_IPV6          = 1,
 962 };
 963
 964 enum {
 965         MLX5_L4_PROT_TYPE_TCP           = 0,
 966         MLX5_L4_PROT_TYPE_UDP           = 1,
 967 };
 968
 969 enum {
 970         MLX5_HASH_FIELD_SEL_SRC_IP      = 1 << 0,
 971         MLX5_HASH_FIELD_SEL_DST_IP      = 1 << 1,
 972         MLX5_HASH_FIELD_SEL_L4_SPORT    = 1 << 2,
 973         MLX5_HASH_FIELD_SEL_L4_DPORT    = 1 << 3,
 974         MLX5_HASH_FIELD_SEL_IPSEC_SPI   = 1 << 4,
 975 };
 976
 977 enum {
 978         MLX5_MATCH_OUTER_HEADERS        = 1 << 0,
 979         MLX5_MATCH_MISC_PARAMETERS      = 1 << 1,
 980         MLX5_MATCH_INNER_HEADERS        = 1 << 2,
 981
 982 };
 983
 984 enum {
 985         MLX5_FLOW_TABLE_TYPE_NIC_RCV    = 0,
 986         MLX5_FLOW_TABLE_TYPE_ESWITCH    = 4,
 987 };
 988
 989 enum {
 990         MLX5_FLOW_CONTEXT_DEST_TYPE_VPORT       = 0,
 991         MLX5_FLOW_CONTEXT_DEST_TYPE_FLOW_TABLE  = 1,
 992         MLX5_FLOW_CONTEXT_DEST_TYPE_TIR         = 2,
 993 };
 994
 995 enum mlx5_list_type {
 996         MLX5_NVPRT_LIST_TYPE_UC   = 0x0,
 997         MLX5_NVPRT_LIST_TYPE_MC   = 0x1,
 998         MLX5_NVPRT_LIST_TYPE_VLAN = 0x2,
 999 };
1000
1001 enum {
1002         MLX5_RQC_RQ_TYPE_MEMORY_RQ_INLINE = 0x0,
1003         MLX5_RQC_RQ_TYPE_MEMORY_RQ_RPM    = 0x1,
1004 };
1005
1006 enum mlx5_wol_mode {
1007         MLX5_WOL_DISABLE        = 0,
1008         MLX5_WOL_SECURED_MAGIC  = 1 << 1,
1009         MLX5_WOL_MAGIC          = 1 << 2,
1010         MLX5_WOL_ARP            = 1 << 3,
1011         MLX5_WOL_BROADCAST      = 1 << 4,
1012         MLX5_WOL_MULTICAST      = 1 << 5,
1013         MLX5_WOL_UNICAST        = 1 << 6,
1014         MLX5_WOL_PHY_ACTIVITY   = 1 << 7,
1015 };
1016
1017 /* MLX5 DEV CAPs */
1018
1019 /* TODO: EAT.ME */
1020 enum mlx5_cap_mode {
1021         HCA_CAP_OPMOD_GET_MAX   = 0,
1022         HCA_CAP_OPMOD_GET_CUR   = 1,
1023 };
1024
1025 enum mlx5_cap_type {
1026         MLX5_CAP_GENERAL = 0,
1027         MLX5_CAP_ETHERNET_OFFLOADS,
1028         MLX5_CAP_ODP,
1029         MLX5_CAP_ATOMIC,
1030         MLX5_CAP_ROCE,
1031         MLX5_CAP_IPOIB_OFFLOADS,
1032         MLX5_CAP_EOIB_OFFLOADS,
1033         MLX5_CAP_FLOW_TABLE,
1034         MLX5_CAP_ESWITCH_FLOW_TABLE,
1035         MLX5_CAP_ESWITCH,
1036         MLX5_CAP_RESERVED,
1037         MLX5_CAP_VECTOR_CALC,
1038         MLX5_CAP_QOS,
1039         /* NUM OF CAP Types */
1040         MLX5_CAP_NUM
1041 };
1042
1043 /* GET Dev Caps macros */
1044 #define MLX5_CAP_GEN(mdev, cap) \
1045         MLX5_GET(cmd_hca_cap, mdev->hca_caps_cur[MLX5_CAP_GENERAL], cap)
1046
1047 #define MLX5_CAP_GEN_MAX(mdev, cap) \
1048         MLX5_GET(cmd_hca_cap, mdev->hca_caps_max[MLX5_CAP_GENERAL], cap)
1049
1050 #define MLX5_CAP_ETH(mdev, cap) \
1051         MLX5_GET(per_protocol_networking_offload_caps,\
1052                  mdev->hca_caps_cur[MLX5_CAP_ETHERNET_OFFLOADS], cap)
1053
1054 #define MLX5_CAP_ETH_MAX(mdev, cap) \
1055         MLX5_GET(per_protocol_networking_offload_caps,\
1056                  mdev->hca_caps_max[MLX5_CAP_ETHERNET_OFFLOADS], cap)
1057
1058 #define MLX5_CAP_ROCE(mdev, cap) \
1059         MLX5_GET(roce_cap, mdev->hca_caps_cur[MLX5_CAP_ROCE], cap)
1060
1061 #define MLX5_CAP_ROCE_MAX(mdev, cap) \
1062         MLX5_GET(roce_cap, mdev->hca_caps_max[MLX5_CAP_ROCE], cap)
1063
1064 #define MLX5_CAP_ATOMIC(mdev, cap) \
1065         MLX5_GET(atomic_caps, mdev->hca_caps_cur[MLX5_CAP_ATOMIC], cap)
1066
1067 #define MLX5_CAP_ATOMIC_MAX(mdev, cap) \
1068         MLX5_GET(atomic_caps, mdev->hca_caps_max[MLX5_CAP_ATOMIC], cap)
1069
1070 #define MLX5_CAP_FLOWTABLE(mdev, cap) \
1071         MLX5_GET(flow_table_nic_cap, mdev->hca_caps_cur[MLX5_CAP_FLOW_TABLE], cap)
1072
1073 #define MLX5_CAP_FLOWTABLE_MAX(mdev, cap) \
1074         MLX5_GET(flow_table_nic_cap, mdev->hca_caps_max[MLX5_CAP_FLOW_TABLE], cap)
1075
1076 #define MLX5_CAP_FLOWTABLE_NIC_RX(mdev, cap) \
1077         MLX5_CAP_FLOWTABLE(mdev, flow_table_properties_nic_receive.cap)
1078
1079 #define MLX5_CAP_FLOWTABLE_NIC_RX_MAX(mdev, cap) \
1080         MLX5_CAP_FLOWTABLE_MAX(mdev, flow_table_properties_nic_receive.cap)
1081
1082 #define MLX5_CAP_ESW_FLOWTABLE(mdev, cap) \
1083         MLX5_GET(flow_table_eswitch_cap, \
1084                  mdev->hca_caps_cur[MLX5_CAP_ESWITCH_FLOW_TABLE], cap)
1085
1086 #define MLX5_CAP_ESW_FLOWTABLE_MAX(mdev, cap) \
1087         MLX5_GET(flow_table_eswitch_cap, \
1088                  mdev->hca_caps_max[MLX5_CAP_ESWITCH_FLOW_TABLE], cap)
1089
1090 #define MLX5_CAP_ESW_FLOWTABLE_FDB(mdev, cap) \
1091         MLX5_CAP_ESW_FLOWTABLE(mdev, flow_table_properties_nic_esw_fdb.cap)
1092
1093 #define MLX5_CAP_ESW_FLOWTABLE_FDB_MAX(mdev, cap) \
1094         MLX5_CAP_ESW_FLOWTABLE_MAX(mdev, flow_table_properties_nic_esw_fdb.cap)
1095
1096 #define MLX5_CAP_ESW_EGRESS_ACL(mdev, cap) \
1097         MLX5_CAP_ESW_FLOWTABLE(mdev, flow_table_properties_esw_acl_egress.cap)
1098
1099 #define MLX5_CAP_ESW_EGRESS_ACL_MAX(mdev, cap) \
1100         MLX5_CAP_ESW_FLOWTABLE_MAX(mdev, flow_table_properties_esw_acl_egress.cap)
1101
1102 #define MLX5_CAP_ESW_INGRESS_ACL(mdev, cap) \
1103         MLX5_CAP_ESW_FLOWTABLE(mdev, flow_table_properties_esw_acl_ingress.cap)
1104
1105 #define MLX5_CAP_ESW_INGRESS_ACL_MAX(mdev, cap) \
1106         MLX5_CAP_ESW_FLOWTABLE_MAX(mdev, flow_table_properties_esw_acl_ingress.cap)
1107
1108 #define MLX5_CAP_ESW(mdev, cap) \
1109         MLX5_GET(e_switch_cap, \
1110                  mdev->hca_caps_cur[MLX5_CAP_ESWITCH], cap)
1111
1112 #define MLX5_CAP_ESW_MAX(mdev, cap) \
1113         MLX5_GET(e_switch_cap, \
1114                  mdev->hca_caps_max[MLX5_CAP_ESWITCH], cap)
1115
1116 #define MLX5_CAP_ODP(mdev, cap)\
1117         MLX5_GET(odp_cap, mdev->hca_caps_cur[MLX5_CAP_ODP], cap)
1118
1119 #define MLX5_CAP_VECTOR_CALC(mdev, cap) \
1120         MLX5_GET(vector_calc_cap, \
1121                  mdev->hca_caps_cur[MLX5_CAP_VECTOR_CALC], cap)
1122
1123 #define MLX5_CAP_QOS(mdev, cap)\
1124         MLX5_GET(qos_cap, mdev->hca_caps_cur[MLX5_CAP_QOS], cap)
1125
1126 enum {
1127         MLX5_CMD_STAT_OK                        = 0x0,
1128         MLX5_CMD_STAT_INT_ERR                   = 0x1,
1129         MLX5_CMD_STAT_BAD_OP_ERR                = 0x2,
1130         MLX5_CMD_STAT_BAD_PARAM_ERR             = 0x3,
1131         MLX5_CMD_STAT_BAD_SYS_STATE_ERR         = 0x4,
1132         MLX5_CMD_STAT_BAD_RES_ERR               = 0x5,
1133         MLX5_CMD_STAT_RES_BUSY                  = 0x6,
1134         MLX5_CMD_STAT_LIM_ERR                   = 0x8,
1135         MLX5_CMD_STAT_BAD_RES_STATE_ERR         = 0x9,
1136         MLX5_CMD_STAT_IX_ERR                    = 0xa,
1137         MLX5_CMD_STAT_NO_RES_ERR                = 0xf,
1138         MLX5_CMD_STAT_BAD_INP_LEN_ERR           = 0x50,
1139         MLX5_CMD_STAT_BAD_OUTP_LEN_ERR          = 0x51,
1140         MLX5_CMD_STAT_BAD_QP_STATE_ERR          = 0x10,
1141         MLX5_CMD_STAT_BAD_PKT_ERR               = 0x30,
1142         MLX5_CMD_STAT_BAD_SIZE_OUTS_CQES_ERR    = 0x40,
1143 };
1144
1145 enum {
1146         MLX5_IEEE_802_3_COUNTERS_GROUP        = 0x0,
1147         MLX5_RFC_2863_COUNTERS_GROUP          = 0x1,
1148         MLX5_RFC_2819_COUNTERS_GROUP          = 0x2,
1149         MLX5_RFC_3635_COUNTERS_GROUP          = 0x3,
1150         MLX5_ETHERNET_EXTENDED_COUNTERS_GROUP = 0x5,
1151         MLX5_PER_PRIORITY_COUNTERS_GROUP      = 0x10,
1152         MLX5_PER_TRAFFIC_CLASS_COUNTERS_GROUP = 0x11,
1153         MLX5_PHYSICAL_LAYER_COUNTERS_GROUP    = 0x12,
1154         MLX5_INFINIBAND_PORT_COUNTERS_GROUP   = 0x20,
1155 };
1156
1157 static inline u16 mlx5_to_sw_pkey_sz(int pkey_sz)
1158 {
1159         if (pkey_sz > MLX5_MAX_LOG_PKEY_TABLE)
1160                 return 0;
1161         return MLX5_MIN_PKEY_TABLE_SIZE << pkey_sz;
1162 }
1163
1164 #define MLX5_BY_PASS_NUM_REGULAR_PRIOS 8
1165 #define MLX5_BY_PASS_NUM_DONT_TRAP_PRIOS 8
1166 #define MLX5_BY_PASS_NUM_MULTICAST_PRIOS 1
1167 #define MLX5_BY_PASS_NUM_PRIOS (MLX5_BY_PASS_NUM_REGULAR_PRIOS +\
1168                                 MLX5_BY_PASS_NUM_DONT_TRAP_PRIOS +\
1169                                 MLX5_BY_PASS_NUM_MULTICAST_PRIOS)
1170
1171 #endif /* MLX5_DEVICE_H */