include/linux/mlx5/driver.h

   1 /*
   2  * Copyright (c) 2013-2015, Mellanox Technologies. All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32
  33 #ifndef MLX5_DRIVER_H
  34 #define MLX5_DRIVER_H
  35
  36 #include <linux/kernel.h>
  37 #include <linux/completion.h>
  38 #include <linux/pci.h>
  39 #include <linux/spinlock_types.h>
  40 #include <linux/semaphore.h>
  41 #include <linux/slab.h>
  42 #include <linux/vmalloc.h>
  43 #include <linux/radix-tree.h>
  44
  45 #include <linux/mlx5/device.h>
  46 #include <linux/mlx5/doorbell.h>
  47
  48 enum {
  49         MLX5_BOARD_ID_LEN = 64,
  50         MLX5_MAX_NAME_LEN = 16,
  51 };
  52
  53 enum {
  54         /* one minute for the sake of bringup. Generally, commands must always
  55          * complete and we may need to increase this timeout value
  56          */
  57         MLX5_CMD_TIMEOUT_MSEC   = 7200 * 1000,
  58         MLX5_CMD_WQ_MAX_NAME    = 32,
  59 };
  60
  61 enum {
  62         CMD_OWNER_SW            = 0x0,
  63         CMD_OWNER_HW            = 0x1,
  64         CMD_STATUS_SUCCESS      = 0,
  65 };
  66
  67 enum mlx5_sqp_t {
  68         MLX5_SQP_SMI            = 0,
  69         MLX5_SQP_GSI            = 1,
  70         MLX5_SQP_IEEE_1588      = 2,
  71         MLX5_SQP_SNIFFER        = 3,
  72         MLX5_SQP_SYNC_UMR       = 4,
  73 };
  74
  75 enum {
  76         MLX5_MAX_PORTS  = 2,
  77 };
  78
  79 enum {
  80         MLX5_EQ_VEC_PAGES        = 0,
  81         MLX5_EQ_VEC_CMD          = 1,
  82         MLX5_EQ_VEC_ASYNC        = 2,
  83         MLX5_EQ_VEC_COMP_BASE,
  84 };
  85
  86 enum {
  87         MLX5_MAX_IRQ_NAME       = 32
  88 };
  89
  90 enum {
  91         MLX5_ATOMIC_MODE_IB_COMP        = 1 << 16,
  92         MLX5_ATOMIC_MODE_CX             = 2 << 16,
  93         MLX5_ATOMIC_MODE_8B             = 3 << 16,
  94         MLX5_ATOMIC_MODE_16B            = 4 << 16,
  95         MLX5_ATOMIC_MODE_32B            = 5 << 16,
  96         MLX5_ATOMIC_MODE_64B            = 6 << 16,
  97         MLX5_ATOMIC_MODE_128B           = 7 << 16,
  98         MLX5_ATOMIC_MODE_256B           = 8 << 16,
  99 };
 100
 101 enum {
 102         MLX5_REG_PCAP            = 0x5001,
 103         MLX5_REG_PMTU            = 0x5003,
 104         MLX5_REG_PTYS            = 0x5004,
 105         MLX5_REG_PAOS            = 0x5006,
 106         MLX5_REG_PMAOS           = 0x5012,
 107         MLX5_REG_PUDE            = 0x5009,
 108         MLX5_REG_PMPE            = 0x5010,
 109         MLX5_REG_PELC            = 0x500e,
 110         MLX5_REG_PMLP            = 0, /* TBD */
 111         MLX5_REG_NODE_DESC       = 0x6001,
 112         MLX5_REG_HOST_ENDIANNESS = 0x7004,
 113 };
 114
 115 enum mlx5_page_fault_resume_flags {
 116         MLX5_PAGE_FAULT_RESUME_REQUESTOR = 1 << 0,
 117         MLX5_PAGE_FAULT_RESUME_WRITE     = 1 << 1,
 118         MLX5_PAGE_FAULT_RESUME_RDMA      = 1 << 2,
 119         MLX5_PAGE_FAULT_RESUME_ERROR     = 1 << 7,
 120 };
 121
 122 enum dbg_rsc_type {
 123         MLX5_DBG_RSC_QP,
 124         MLX5_DBG_RSC_EQ,
 125         MLX5_DBG_RSC_CQ,
 126 };
 127
 128 struct mlx5_field_desc {
 129         struct dentry          *dent;
 130         int                     i;
 131 };
 132
 133 struct mlx5_rsc_debug {
 134         struct mlx5_core_dev   *dev;
 135         void                   *object;
 136         enum dbg_rsc_type       type;
 137         struct dentry          *root;
 138         struct mlx5_field_desc  fields[0];
 139 };
 140
 141 enum mlx5_dev_event {
 142         MLX5_DEV_EVENT_SYS_ERROR,
 143         MLX5_DEV_EVENT_PORT_UP,
 144         MLX5_DEV_EVENT_PORT_DOWN,
 145         MLX5_DEV_EVENT_PORT_INITIALIZED,
 146         MLX5_DEV_EVENT_LID_CHANGE,
 147         MLX5_DEV_EVENT_PKEY_CHANGE,
 148         MLX5_DEV_EVENT_GUID_CHANGE,
 149         MLX5_DEV_EVENT_CLIENT_REREG,
 150 };
 151
 152 struct mlx5_uuar_info {
 153         struct mlx5_uar        *uars;
 154         int                     num_uars;
 155         int                     num_low_latency_uuars;
 156         unsigned long          *bitmap;
 157         unsigned int           *count;
 158         struct mlx5_bf         *bfs;
 159
 160         /*
 161          * protect uuar allocation data structs
 162          */
 163         struct mutex            lock;
 164         u32                     ver;
 165 };
 166
 167 struct mlx5_bf {
 168         void __iomem           *reg;
 169         void __iomem           *regreg;
 170         int                     buf_size;
 171         struct mlx5_uar        *uar;
 172         unsigned long           offset;
 173         int                     need_lock;
 174         /* protect blue flame buffer selection when needed
 175          */
 176         spinlock_t              lock;
 177
 178         /* serialize 64 bit writes when done as two 32 bit accesses
 179          */
 180         spinlock_t              lock32;
 181         int                     uuarn;
 182 };
 183
 184 struct mlx5_cmd_first {
 185         __be32          data[4];
 186 };
 187
 188 struct mlx5_cmd_msg {
 189         struct list_head                list;
 190         struct cache_ent               *cache;
 191         u32                             len;
 192         struct mlx5_cmd_first           first;
 193         struct mlx5_cmd_mailbox        *next;
 194 };
 195
 196 struct mlx5_cmd_debug {
 197         struct dentry          *dbg_root;
 198         struct dentry          *dbg_in;
 199         struct dentry          *dbg_out;
 200         struct dentry          *dbg_outlen;
 201         struct dentry          *dbg_status;
 202         struct dentry          *dbg_run;
 203         void                   *in_msg;
 204         void                   *out_msg;
 205         u8                      status;
 206         u16                     inlen;
 207         u16                     outlen;
 208 };
 209
 210 struct cache_ent {
 211         /* protect block chain allocations
 212          */
 213         spinlock_t              lock;
 214         struct list_head        head;
 215 };
 216
 217 struct cmd_msg_cache {
 218         struct cache_ent        large;
 219         struct cache_ent        med;
 220
 221 };
 222
 223 struct mlx5_cmd_stats {
 224         u64             sum;
 225         u64             n;
 226         struct dentry  *root;
 227         struct dentry  *avg;
 228         struct dentry  *count;
 229         /* protect command average calculations */
 230         spinlock_t      lock;
 231 };
 232
 233 struct mlx5_cmd {
 234         void           *cmd_alloc_buf;
 235         dma_addr_t      alloc_dma;
 236         int             alloc_size;
 237         void           *cmd_buf;
 238         dma_addr_t      dma;
 239         u16             cmdif_rev;
 240         u8              log_sz;
 241         u8              log_stride;
 242         int             max_reg_cmds;
 243         int             events;
 244         u32 __iomem    *vector;
 245
 246         /* protect command queue allocations
 247          */
 248         spinlock_t      alloc_lock;
 249
 250         /* protect token allocations
 251          */
 252         spinlock_t      token_lock;
 253         u8              token;
 254         unsigned long   bitmask;
 255         char            wq_name[MLX5_CMD_WQ_MAX_NAME];
 256         struct workqueue_struct *wq;
 257         struct semaphore sem;
 258         struct semaphore pages_sem;
 259         int     mode;
 260         struct mlx5_cmd_work_ent *ent_arr[MLX5_MAX_COMMANDS];
 261         struct pci_pool *pool;
 262         struct mlx5_cmd_debug dbg;
 263         struct cmd_msg_cache cache;
 264         int checksum_disabled;
 265         struct mlx5_cmd_stats stats[MLX5_CMD_OP_MAX];
 266 };
 267
 268 struct mlx5_port_caps {
 269         int     gid_table_len;
 270         int     pkey_table_len;
 271 };
 272
 273 struct mlx5_general_caps {
 274         u8      log_max_eq;
 275         u8      log_max_cq;
 276         u8      log_max_qp;
 277         u8      log_max_mkey;
 278         u8      log_max_pd;
 279         u8      log_max_srq;
 280         u8      log_max_mrw_sz;
 281         u8      log_max_bsf_list_size;
 282         u8      log_max_klm_list_size;
 283         u32     max_cqes;
 284         int     max_wqes;
 285         u32     max_eqes;
 286         u32     max_indirection;
 287         int     max_sq_desc_sz;
 288         int     max_rq_desc_sz;
 289         int     max_dc_sq_desc_sz;
 290         u64     flags;
 291         u16     stat_rate_support;
 292         int     log_max_msg;
 293         int     num_ports;
 294         u8      log_max_ra_res_qp;
 295         u8      log_max_ra_req_qp;
 296         int     max_srq_wqes;
 297         int     bf_reg_size;
 298         int     bf_regs_per_page;
 299         struct mlx5_port_caps   port[MLX5_MAX_PORTS];
 300         u8                      ext_port_cap[MLX5_MAX_PORTS];
 301         int     max_vf;
 302         u32     reserved_lkey;
 303         u8      local_ca_ack_delay;
 304         u8      log_max_mcg;
 305         u32     max_qp_mcg;
 306         int     min_page_sz;
 307         int     pd_cap;
 308         u32     max_qp_counters;
 309         u32     pkey_table_size;
 310         u8      log_max_ra_req_dc;
 311         u8      log_max_ra_res_dc;
 312         u32     uar_sz;
 313         u8      min_log_pg_sz;
 314         u8      log_max_xrcd;
 315         u16     log_uar_page_sz;
 316 };
 317
 318 struct mlx5_caps {
 319         struct mlx5_general_caps gen;
 320 };
 321
 322 struct mlx5_cmd_mailbox {
 323         void           *buf;
 324         dma_addr_t      dma;
 325         struct mlx5_cmd_mailbox *next;
 326 };
 327
 328 struct mlx5_buf_list {
 329         void                   *buf;
 330         dma_addr_t              map;
 331 };
 332
 333 struct mlx5_buf {
 334         struct mlx5_buf_list    direct;
 335         int                     npages;
 336         int                     size;
 337         u8                      page_shift;
 338 };
 339
 340 struct mlx5_eq {
 341         struct mlx5_core_dev   *dev;
 342         __be32 __iomem         *doorbell;
 343         u32                     cons_index;
 344         struct mlx5_buf         buf;
 345         int                     size;
 346         u8                      irqn;
 347         u8                      eqn;
 348         int                     nent;
 349         u64                     mask;
 350         struct list_head        list;
 351         int                     index;
 352         struct mlx5_rsc_debug   *dbg;
 353 };
 354
 355 struct mlx5_core_psv {
 356         u32     psv_idx;
 357         struct psv_layout {
 358                 u32     pd;
 359                 u16     syndrome;
 360                 u16     reserved;
 361                 u16     bg;
 362                 u16     app_tag;
 363                 u32     ref_tag;
 364         } psv;
 365 };
 366
 367 struct mlx5_core_sig_ctx {
 368         struct mlx5_core_psv    psv_memory;
 369         struct mlx5_core_psv    psv_wire;
 370         struct ib_sig_err       err_item;
 371         bool                    sig_status_checked;
 372         bool                    sig_err_exists;
 373         u32                     sigerr_count;
 374 };
 375
 376 struct mlx5_core_mr {
 377         u64                     iova;
 378         u64                     size;
 379         u32                     key;
 380         u32                     pd;
 381 };
 382
 383 enum mlx5_res_type {
 384         MLX5_RES_QP,
 385 };
 386
 387 struct mlx5_core_rsc_common {
 388         enum mlx5_res_type      res;
 389         atomic_t                refcount;
 390         struct completion       free;
 391 };
 392
 393 struct mlx5_core_srq {
 394         u32             srqn;
 395         int             max;
 396         int             max_gs;
 397         int             max_avail_gather;
 398         int             wqe_shift;
 399         void (*event)   (struct mlx5_core_srq *, enum mlx5_event);
 400
 401         atomic_t                refcount;
 402         struct completion       free;
 403 };
 404
 405 struct mlx5_eq_table {
 406         void __iomem           *update_ci;
 407         void __iomem           *update_arm_ci;
 408         struct list_head        comp_eqs_list;
 409         struct mlx5_eq          pages_eq;
 410         struct mlx5_eq          async_eq;
 411         struct mlx5_eq          cmd_eq;
 412         int                     num_comp_vectors;
 413         /* protect EQs list
 414          */
 415         spinlock_t              lock;
 416 };
 417
 418 struct mlx5_uar {
 419         u32                     index;
 420         struct list_head        bf_list;
 421         unsigned                free_bf_bmap;
 422         void __iomem           *wc_map;
 423         void __iomem           *map;
 424 };
 425
 426
 427 struct mlx5_core_health {
 428         struct health_buffer __iomem   *health;
 429         __be32 __iomem                 *health_counter;
 430         struct timer_list               timer;
 431         struct list_head                list;
 432         u32                             prev;
 433         int                             miss_counter;
 434 };
 435
 436 struct mlx5_cq_table {
 437         /* protect radix tree
 438          */
 439         spinlock_t              lock;
 440         struct radix_tree_root  tree;
 441 };
 442
 443 struct mlx5_qp_table {
 444         /* protect radix tree
 445          */
 446         spinlock_t              lock;
 447         struct radix_tree_root  tree;
 448 };
 449
 450 struct mlx5_srq_table {
 451         /* protect radix tree
 452          */
 453         spinlock_t              lock;
 454         struct radix_tree_root  tree;
 455 };
 456
 457 struct mlx5_mr_table {
 458         /* protect radix tree
 459          */
 460         rwlock_t                lock;
 461         struct radix_tree_root  tree;
 462 };
 463
 464 struct mlx5_irq_info {
 465         cpumask_var_t mask;
 466         char name[MLX5_MAX_IRQ_NAME];
 467 };
 468
 469 struct mlx5_priv {
 470         char                    name[MLX5_MAX_NAME_LEN];
 471         struct mlx5_eq_table    eq_table;
 472         struct msix_entry       *msix_arr;
 473         struct mlx5_irq_info    *irq_info;
 474         struct mlx5_uuar_info   uuari;
 475         MLX5_DECLARE_DOORBELL_LOCK(cq_uar_lock);
 476
 477         /* pages stuff */
 478         struct workqueue_struct *pg_wq;
 479         struct rb_root          page_root;
 480         int                     fw_pages;
 481         atomic_t                reg_pages;
 482         struct list_head        free_list;
 483
 484         struct mlx5_core_health health;
 485
 486         struct mlx5_srq_table   srq_table;
 487
 488         /* start: qp staff */
 489         struct mlx5_qp_table    qp_table;
 490         struct dentry          *qp_debugfs;
 491         struct dentry          *eq_debugfs;
 492         struct dentry          *cq_debugfs;
 493         struct dentry          *cmdif_debugfs;
 494         /* end: qp staff */
 495
 496         /* start: cq staff */
 497         struct mlx5_cq_table    cq_table;
 498         /* end: cq staff */
 499
 500         /* start: mr staff */
 501         struct mlx5_mr_table    mr_table;
 502         /* end: mr staff */
 503
 504         /* start: alloc staff */
 505         struct mutex            pgdir_mutex;
 506         struct list_head        pgdir_list;
 507         /* end: alloc staff */
 508         struct dentry          *dbg_root;
 509
 510         /* protect mkey key part */
 511         spinlock_t              mkey_lock;
 512         u8                      mkey_key;
 513
 514         struct list_head        dev_list;
 515         struct list_head        ctx_list;
 516         spinlock_t              ctx_lock;
 517 };
 518
 519 struct mlx5_core_dev {
 520         struct pci_dev         *pdev;
 521         u8                      rev_id;
 522         char                    board_id[MLX5_BOARD_ID_LEN];
 523         struct mlx5_cmd         cmd;
 524         struct mlx5_caps        caps;
 525         phys_addr_t             iseg_base;
 526         struct mlx5_init_seg __iomem *iseg;
 527         void                    (*event) (struct mlx5_core_dev *dev,
 528                                           enum mlx5_dev_event event,
 529                                           unsigned long param);
 530         struct mlx5_priv        priv;
 531         struct mlx5_profile     *profile;
 532         atomic_t                num_qps;
 533 };
 534
 535 struct mlx5_db {
 536         __be32                  *db;
 537         union {
 538                 struct mlx5_db_pgdir            *pgdir;
 539                 struct mlx5_ib_user_db_page     *user_page;
 540         }                       u;
 541         dma_addr_t              dma;
 542         int                     index;
 543 };
 544
 545 enum {
 546         MLX5_DB_PER_PAGE = PAGE_SIZE / L1_CACHE_BYTES,
 547 };
 548
 549 enum {
 550         MLX5_COMP_EQ_SIZE = 1024,
 551 };
 552
 553 struct mlx5_db_pgdir {
 554         struct list_head        list;
 555         DECLARE_BITMAP(bitmap, MLX5_DB_PER_PAGE);
 556         __be32                 *db_page;
 557         dma_addr_t              db_dma;
 558 };
 559
 560 typedef void (*mlx5_cmd_cbk_t)(int status, void *context);
 561
 562 struct mlx5_cmd_work_ent {
 563         struct mlx5_cmd_msg    *in;
 564         struct mlx5_cmd_msg    *out;
 565         void                   *uout;
 566         int                     uout_size;
 567         mlx5_cmd_cbk_t          callback;
 568         void                   *context;
 569         int                     idx;
 570         struct completion       done;
 571         struct mlx5_cmd        *cmd;
 572         struct work_struct      work;
 573         struct mlx5_cmd_layout *lay;
 574         int                     ret;
 575         int                     page_queue;
 576         u8                      status;
 577         u8                      token;
 578         u64                     ts1;
 579         u64                     ts2;
 580         u16                     op;
 581 };
 582
 583 struct mlx5_pas {
 584         u64     pa;
 585         u8      log_sz;
 586 };
 587
 588 static inline void *mlx5_buf_offset(struct mlx5_buf *buf, int offset)
 589 {
 590                 return buf->direct.buf + offset;
 591 }
 592
 593 extern struct workqueue_struct *mlx5_core_wq;
 594
 595 #define STRUCT_FIELD(header, field) \
 596         .struct_offset_bytes = offsetof(struct ib_unpacked_ ## header, field),      \
 597         .struct_size_bytes   = sizeof((struct ib_unpacked_ ## header *)0)->field
 598
 599 struct ib_field {
 600         size_t struct_offset_bytes;
 601         size_t struct_size_bytes;
 602         int    offset_bits;
 603         int    size_bits;
 604 };
 605
 606 static inline struct mlx5_core_dev *pci2mlx5_core_dev(struct pci_dev *pdev)
 607 {
 608         return pci_get_drvdata(pdev);
 609 }
 610
 611 extern struct dentry *mlx5_debugfs_root;
 612
 613 static inline u16 fw_rev_maj(struct mlx5_core_dev *dev)
 614 {
 615         return ioread32be(&dev->iseg->fw_rev) & 0xffff;
 616 }
 617
 618 static inline u16 fw_rev_min(struct mlx5_core_dev *dev)
 619 {
 620         return ioread32be(&dev->iseg->fw_rev) >> 16;
 621 }
 622
 623 static inline u16 fw_rev_sub(struct mlx5_core_dev *dev)
 624 {
 625         return ioread32be(&dev->iseg->cmdif_rev_fw_sub) & 0xffff;
 626 }
 627
 628 static inline u16 cmdif_rev(struct mlx5_core_dev *dev)
 629 {
 630         return ioread32be(&dev->iseg->cmdif_rev_fw_sub) >> 16;
 631 }
 632
 633 static inline void *mlx5_vzalloc(unsigned long size)
 634 {
 635         void *rtn;
 636
 637         rtn = kzalloc(size, GFP_KERNEL | __GFP_NOWARN);
 638         if (!rtn)
 639                 rtn = vzalloc(size);
 640         return rtn;
 641 }
 642
 643 static inline u32 mlx5_base_mkey(const u32 key)
 644 {
 645         return key & 0xffffff00u;
 646 }
 647
 648 int mlx5_cmd_init(struct mlx5_core_dev *dev);
 649 void mlx5_cmd_cleanup(struct mlx5_core_dev *dev);
 650 void mlx5_cmd_use_events(struct mlx5_core_dev *dev);
 651 void mlx5_cmd_use_polling(struct mlx5_core_dev *dev);
 652 int mlx5_cmd_status_to_err(struct mlx5_outbox_hdr *hdr);
 653 int mlx5_cmd_status_to_err_v2(void *ptr);
 654 int mlx5_core_get_caps(struct mlx5_core_dev *dev, struct mlx5_caps *caps,
 655                        u16 opmod);
 656 int mlx5_cmd_exec(struct mlx5_core_dev *dev, void *in, int in_size, void *out,
 657                   int out_size);
 658 int mlx5_cmd_exec_cb(struct mlx5_core_dev *dev, void *in, int in_size,
 659                      void *out, int out_size, mlx5_cmd_cbk_t callback,
 660                      void *context);
 661 int mlx5_cmd_alloc_uar(struct mlx5_core_dev *dev, u32 *uarn);
 662 int mlx5_cmd_free_uar(struct mlx5_core_dev *dev, u32 uarn);
 663 int mlx5_alloc_uuars(struct mlx5_core_dev *dev, struct mlx5_uuar_info *uuari);
 664 int mlx5_free_uuars(struct mlx5_core_dev *dev, struct mlx5_uuar_info *uuari);
 665 int mlx5_alloc_map_uar(struct mlx5_core_dev *mdev, struct mlx5_uar *uar);
 666 void mlx5_unmap_free_uar(struct mlx5_core_dev *mdev, struct mlx5_uar *uar);
 667 void mlx5_health_cleanup(void);
 668 void  __init mlx5_health_init(void);
 669 void mlx5_start_health_poll(struct mlx5_core_dev *dev);
 670 void mlx5_stop_health_poll(struct mlx5_core_dev *dev);
 671 int mlx5_buf_alloc(struct mlx5_core_dev *dev, int size, struct mlx5_buf *buf);
 672 void mlx5_buf_free(struct mlx5_core_dev *dev, struct mlx5_buf *buf);
 673 struct mlx5_cmd_mailbox *mlx5_alloc_cmd_mailbox_chain(struct mlx5_core_dev *dev,
 674                                                       gfp_t flags, int npages);
 675 void mlx5_free_cmd_mailbox_chain(struct mlx5_core_dev *dev,
 676                                  struct mlx5_cmd_mailbox *head);
 677 int mlx5_core_create_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
 678                          struct mlx5_create_srq_mbox_in *in, int inlen);
 679 int mlx5_core_destroy_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq);
 680 int mlx5_core_query_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
 681                         struct mlx5_query_srq_mbox_out *out);
 682 int mlx5_core_arm_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
 683                       u16 lwm, int is_srq);
 684 void mlx5_init_mr_table(struct mlx5_core_dev *dev);
 685 void mlx5_cleanup_mr_table(struct mlx5_core_dev *dev);
 686 int mlx5_core_create_mkey(struct mlx5_core_dev *dev, struct mlx5_core_mr *mr,
 687                           struct mlx5_create_mkey_mbox_in *in, int inlen,
 688                           mlx5_cmd_cbk_t callback, void *context,
 689                           struct mlx5_create_mkey_mbox_out *out);
 690 int mlx5_core_destroy_mkey(struct mlx5_core_dev *dev, struct mlx5_core_mr *mr);
 691 int mlx5_core_query_mkey(struct mlx5_core_dev *dev, struct mlx5_core_mr *mr,
 692                          struct mlx5_query_mkey_mbox_out *out, int outlen);
 693 int mlx5_core_dump_fill_mkey(struct mlx5_core_dev *dev, struct mlx5_core_mr *mr,
 694                              u32 *mkey);
 695 int mlx5_core_alloc_pd(struct mlx5_core_dev *dev, u32 *pdn);
 696 int mlx5_core_dealloc_pd(struct mlx5_core_dev *dev, u32 pdn);
 697 int mlx5_core_mad_ifc(struct mlx5_core_dev *dev, void *inb, void *outb,
 698                       u16 opmod, u8 port);
 699 void mlx5_pagealloc_init(struct mlx5_core_dev *dev);
 700 void mlx5_pagealloc_cleanup(struct mlx5_core_dev *dev);
 701 int mlx5_pagealloc_start(struct mlx5_core_dev *dev);
 702 void mlx5_pagealloc_stop(struct mlx5_core_dev *dev);
 703 void mlx5_core_req_pages_handler(struct mlx5_core_dev *dev, u16 func_id,
 704                                  s32 npages);
 705 int mlx5_satisfy_startup_pages(struct mlx5_core_dev *dev, int boot);
 706 int mlx5_reclaim_startup_pages(struct mlx5_core_dev *dev);
 707 void mlx5_register_debugfs(void);
 708 void mlx5_unregister_debugfs(void);
 709 int mlx5_eq_init(struct mlx5_core_dev *dev);
 710 void mlx5_eq_cleanup(struct mlx5_core_dev *dev);
 711 void mlx5_fill_page_array(struct mlx5_buf *buf, __be64 *pas);
 712 void mlx5_cq_completion(struct mlx5_core_dev *dev, u32 cqn);
 713 void mlx5_rsc_event(struct mlx5_core_dev *dev, u32 rsn, int event_type);
 714 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
 715 void mlx5_eq_pagefault(struct mlx5_core_dev *dev, struct mlx5_eqe *eqe);
 716 #endif
 717 void mlx5_srq_event(struct mlx5_core_dev *dev, u32 srqn, int event_type);
 718 struct mlx5_core_srq *mlx5_core_get_srq(struct mlx5_core_dev *dev, u32 srqn);
 719 void mlx5_cmd_comp_handler(struct mlx5_core_dev *dev, unsigned long vector);
 720 void mlx5_cq_event(struct mlx5_core_dev *dev, u32 cqn, int event_type);
 721 int mlx5_create_map_eq(struct mlx5_core_dev *dev, struct mlx5_eq *eq, u8 vecidx,
 722                        int nent, u64 mask, const char *name, struct mlx5_uar *uar);
 723 int mlx5_destroy_unmap_eq(struct mlx5_core_dev *dev, struct mlx5_eq *eq);
 724 int mlx5_start_eqs(struct mlx5_core_dev *dev);
 725 int mlx5_stop_eqs(struct mlx5_core_dev *dev);
 726 int mlx5_vector2eqn(struct mlx5_core_dev *dev, int vector, int *eqn, int *irqn);
 727 int mlx5_core_attach_mcg(struct mlx5_core_dev *dev, union ib_gid *mgid, u32 qpn);
 728 int mlx5_core_detach_mcg(struct mlx5_core_dev *dev, union ib_gid *mgid, u32 qpn);
 729
 730 int mlx5_qp_debugfs_init(struct mlx5_core_dev *dev);
 731 void mlx5_qp_debugfs_cleanup(struct mlx5_core_dev *dev);
 732 int mlx5_core_access_reg(struct mlx5_core_dev *dev, void *data_in,
 733                          int size_in, void *data_out, int size_out,
 734                          u16 reg_num, int arg, int write);
 735 int mlx5_set_port_caps(struct mlx5_core_dev *dev, u8 port_num, u32 caps);
 736
 737 int mlx5_debug_eq_add(struct mlx5_core_dev *dev, struct mlx5_eq *eq);
 738 void mlx5_debug_eq_remove(struct mlx5_core_dev *dev, struct mlx5_eq *eq);
 739 int mlx5_core_eq_query(struct mlx5_core_dev *dev, struct mlx5_eq *eq,
 740                        struct mlx5_query_eq_mbox_out *out, int outlen);
 741 int mlx5_eq_debugfs_init(struct mlx5_core_dev *dev);
 742 void mlx5_eq_debugfs_cleanup(struct mlx5_core_dev *dev);
 743 int mlx5_cq_debugfs_init(struct mlx5_core_dev *dev);
 744 void mlx5_cq_debugfs_cleanup(struct mlx5_core_dev *dev);
 745 int mlx5_db_alloc(struct mlx5_core_dev *dev, struct mlx5_db *db);
 746 void mlx5_db_free(struct mlx5_core_dev *dev, struct mlx5_db *db);
 747
 748 const char *mlx5_command_str(int command);
 749 int mlx5_cmdif_debugfs_init(struct mlx5_core_dev *dev);
 750 void mlx5_cmdif_debugfs_cleanup(struct mlx5_core_dev *dev);
 751 int mlx5_core_create_psv(struct mlx5_core_dev *dev, u32 pdn,
 752                          int npsvs, u32 *sig_index);
 753 int mlx5_core_destroy_psv(struct mlx5_core_dev *dev, int psv_num);
 754 void mlx5_core_put_rsc(struct mlx5_core_rsc_common *common);
 755 int mlx5_query_odp_caps(struct mlx5_core_dev *dev,
 756                         struct mlx5_odp_caps *odp_caps);
 757
 758 static inline u32 mlx5_mkey_to_idx(u32 mkey)
 759 {
 760         return mkey >> 8;
 761 }
 762
 763 static inline u32 mlx5_idx_to_mkey(u32 mkey_idx)
 764 {
 765         return mkey_idx << 8;
 766 }
 767
 768 static inline u8 mlx5_mkey_variant(u32 mkey)
 769 {
 770         return mkey & 0xff;
 771 }
 772
 773 enum {
 774         MLX5_PROF_MASK_QP_SIZE          = (u64)1 << 0,
 775         MLX5_PROF_MASK_MR_CACHE         = (u64)1 << 1,
 776 };
 777
 778 enum {
 779         MAX_MR_CACHE_ENTRIES    = 16,
 780 };
 781
 782 enum {
 783         MLX5_INTERFACE_PROTOCOL_IB  = 0,
 784         MLX5_INTERFACE_PROTOCOL_ETH = 1,
 785 };
 786
 787 struct mlx5_interface {
 788         void *                  (*add)(struct mlx5_core_dev *dev);
 789         void                    (*remove)(struct mlx5_core_dev *dev, void *context);
 790         void                    (*event)(struct mlx5_core_dev *dev, void *context,
 791                                          enum mlx5_dev_event event, unsigned long param);
 792         void *                  (*get_dev)(void *context);
 793         int                     protocol;
 794         struct list_head        list;
 795 };
 796
 797 void *mlx5_get_protocol_dev(struct mlx5_core_dev *mdev, int protocol);
 798 int mlx5_register_interface(struct mlx5_interface *intf);
 799 void mlx5_unregister_interface(struct mlx5_interface *intf);
 800
 801 struct mlx5_profile {
 802         u64     mask;
 803         u8      log_max_qp;
 804         struct {
 805                 int     size;
 806                 int     limit;
 807         } mr_cache[MAX_MR_CACHE_ENTRIES];
 808 };
 809
 810 #endif /* MLX5_DRIVER_H */