include/linux/mlx5/driver.h

   1 /*
   2  * Copyright (c) 2013-2015, Mellanox Technologies. All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32
  33 #ifndef MLX5_DRIVER_H
  34 #define MLX5_DRIVER_H
  35
  36 #include <linux/kernel.h>
  37 #include <linux/completion.h>
  38 #include <linux/pci.h>
  39 #include <linux/spinlock_types.h>
  40 #include <linux/semaphore.h>
  41 #include <linux/slab.h>
  42 #include <linux/vmalloc.h>
  43 #include <linux/radix-tree.h>
  44
  45 #include <linux/mlx5/device.h>
  46 #include <linux/mlx5/doorbell.h>
  47
  48 enum {
  49         MLX5_BOARD_ID_LEN = 64,
  50         MLX5_MAX_NAME_LEN = 16,
  51 };
  52
  53 enum {
  54         /* one minute for the sake of bringup. Generally, commands must always
  55          * complete and we may need to increase this timeout value
  56          */
  57         MLX5_CMD_TIMEOUT_MSEC   = 60 * 1000,
  58         MLX5_CMD_WQ_MAX_NAME    = 32,
  59 };
  60
  61 enum {
  62         CMD_OWNER_SW            = 0x0,
  63         CMD_OWNER_HW            = 0x1,
  64         CMD_STATUS_SUCCESS      = 0,
  65 };
  66
  67 enum mlx5_sqp_t {
  68         MLX5_SQP_SMI            = 0,
  69         MLX5_SQP_GSI            = 1,
  70         MLX5_SQP_IEEE_1588      = 2,
  71         MLX5_SQP_SNIFFER        = 3,
  72         MLX5_SQP_SYNC_UMR       = 4,
  73 };
  74
  75 enum {
  76         MLX5_MAX_PORTS  = 2,
  77 };
  78
  79 enum {
  80         MLX5_EQ_VEC_PAGES        = 0,
  81         MLX5_EQ_VEC_CMD          = 1,
  82         MLX5_EQ_VEC_ASYNC        = 2,
  83         MLX5_EQ_VEC_COMP_BASE,
  84 };
  85
  86 enum {
  87         MLX5_MAX_IRQ_NAME       = 32
  88 };
  89
  90 enum {
  91         MLX5_ATOMIC_MODE_IB_COMP        = 1 << 16,
  92         MLX5_ATOMIC_MODE_CX             = 2 << 16,
  93         MLX5_ATOMIC_MODE_8B             = 3 << 16,
  94         MLX5_ATOMIC_MODE_16B            = 4 << 16,
  95         MLX5_ATOMIC_MODE_32B            = 5 << 16,
  96         MLX5_ATOMIC_MODE_64B            = 6 << 16,
  97         MLX5_ATOMIC_MODE_128B           = 7 << 16,
  98         MLX5_ATOMIC_MODE_256B           = 8 << 16,
  99 };
 100
 101 enum {
 102         MLX5_REG_QETCR           = 0x4005,
 103         MLX5_REG_QTCT            = 0x400a,
 104         MLX5_REG_PCAP            = 0x5001,
 105         MLX5_REG_PMTU            = 0x5003,
 106         MLX5_REG_PTYS            = 0x5004,
 107         MLX5_REG_PAOS            = 0x5006,
 108         MLX5_REG_PFCC            = 0x5007,
 109         MLX5_REG_PPCNT           = 0x5008,
 110         MLX5_REG_PMAOS           = 0x5012,
 111         MLX5_REG_PUDE            = 0x5009,
 112         MLX5_REG_PMPE            = 0x5010,
 113         MLX5_REG_PELC            = 0x500e,
 114         MLX5_REG_PVLC            = 0x500f,
 115         MLX5_REG_PCMR            = 0x5041,
 116         MLX5_REG_PMLP            = 0x5002,
 117         MLX5_REG_NODE_DESC       = 0x6001,
 118         MLX5_REG_HOST_ENDIANNESS = 0x7004,
 119         MLX5_REG_MCIA            = 0x9014,
 120         MLX5_REG_MLCR            = 0x902b,
 121 };
 122
 123 enum {
 124         MLX5_ATOMIC_OPS_CMP_SWAP        = 1 << 0,
 125         MLX5_ATOMIC_OPS_FETCH_ADD       = 1 << 1,
 126 };
 127
 128 enum mlx5_page_fault_resume_flags {
 129         MLX5_PAGE_FAULT_RESUME_REQUESTOR = 1 << 0,
 130         MLX5_PAGE_FAULT_RESUME_WRITE     = 1 << 1,
 131         MLX5_PAGE_FAULT_RESUME_RDMA      = 1 << 2,
 132         MLX5_PAGE_FAULT_RESUME_ERROR     = 1 << 7,
 133 };
 134
 135 enum dbg_rsc_type {
 136         MLX5_DBG_RSC_QP,
 137         MLX5_DBG_RSC_EQ,
 138         MLX5_DBG_RSC_CQ,
 139 };
 140
 141 struct mlx5_field_desc {
 142         struct dentry          *dent;
 143         int                     i;
 144 };
 145
 146 struct mlx5_rsc_debug {
 147         struct mlx5_core_dev   *dev;
 148         void                   *object;
 149         enum dbg_rsc_type       type;
 150         struct dentry          *root;
 151         struct mlx5_field_desc  fields[0];
 152 };
 153
 154 enum mlx5_dev_event {
 155         MLX5_DEV_EVENT_SYS_ERROR,
 156         MLX5_DEV_EVENT_PORT_UP,
 157         MLX5_DEV_EVENT_PORT_DOWN,
 158         MLX5_DEV_EVENT_PORT_INITIALIZED,
 159         MLX5_DEV_EVENT_LID_CHANGE,
 160         MLX5_DEV_EVENT_PKEY_CHANGE,
 161         MLX5_DEV_EVENT_GUID_CHANGE,
 162         MLX5_DEV_EVENT_CLIENT_REREG,
 163 };
 164
 165 enum mlx5_port_status {
 166         MLX5_PORT_UP        = 1,
 167         MLX5_PORT_DOWN      = 2,
 168 };
 169
 170 struct mlx5_uuar_info {
 171         struct mlx5_uar        *uars;
 172         int                     num_uars;
 173         int                     num_low_latency_uuars;
 174         unsigned long          *bitmap;
 175         unsigned int           *count;
 176         struct mlx5_bf         *bfs;
 177
 178         /*
 179          * protect uuar allocation data structs
 180          */
 181         struct mutex            lock;
 182         u32                     ver;
 183 };
 184
 185 struct mlx5_bf {
 186         void __iomem           *reg;
 187         void __iomem           *regreg;
 188         int                     buf_size;
 189         struct mlx5_uar        *uar;
 190         unsigned long           offset;
 191         int                     need_lock;
 192         /* protect blue flame buffer selection when needed
 193          */
 194         spinlock_t              lock;
 195
 196         /* serialize 64 bit writes when done as two 32 bit accesses
 197          */
 198         spinlock_t              lock32;
 199         int                     uuarn;
 200 };
 201
 202 struct mlx5_cmd_first {
 203         __be32          data[4];
 204 };
 205
 206 struct mlx5_cmd_msg {
 207         struct list_head                list;
 208         struct cache_ent               *cache;
 209         u32                             len;
 210         struct mlx5_cmd_first           first;
 211         struct mlx5_cmd_mailbox        *next;
 212 };
 213
 214 struct mlx5_cmd_debug {
 215         struct dentry          *dbg_root;
 216         struct dentry          *dbg_in;
 217         struct dentry          *dbg_out;
 218         struct dentry          *dbg_outlen;
 219         struct dentry          *dbg_status;
 220         struct dentry          *dbg_run;
 221         void                   *in_msg;
 222         void                   *out_msg;
 223         u8                      status;
 224         u16                     inlen;
 225         u16                     outlen;
 226 };
 227
 228 struct cache_ent {
 229         /* protect block chain allocations
 230          */
 231         spinlock_t              lock;
 232         struct list_head        head;
 233 };
 234
 235 struct cmd_msg_cache {
 236         struct cache_ent        large;
 237         struct cache_ent        med;
 238
 239 };
 240
 241 struct mlx5_cmd_stats {
 242         u64             sum;
 243         u64             n;
 244         struct dentry  *root;
 245         struct dentry  *avg;
 246         struct dentry  *count;
 247         /* protect command average calculations */
 248         spinlock_t      lock;
 249 };
 250
 251 struct mlx5_cmd {
 252         void           *cmd_alloc_buf;
 253         dma_addr_t      alloc_dma;
 254         int             alloc_size;
 255         void           *cmd_buf;
 256         dma_addr_t      dma;
 257         u16             cmdif_rev;
 258         u8              log_sz;
 259         u8              log_stride;
 260         int             max_reg_cmds;
 261         int             events;
 262         u32 __iomem    *vector;
 263
 264         /* protect command queue allocations
 265          */
 266         spinlock_t      alloc_lock;
 267
 268         /* protect token allocations
 269          */
 270         spinlock_t      token_lock;
 271         u8              token;
 272         unsigned long   bitmask;
 273         char            wq_name[MLX5_CMD_WQ_MAX_NAME];
 274         struct workqueue_struct *wq;
 275         struct semaphore sem;
 276         struct semaphore pages_sem;
 277         int     mode;
 278         struct mlx5_cmd_work_ent *ent_arr[MLX5_MAX_COMMANDS];
 279         struct pci_pool *pool;
 280         struct mlx5_cmd_debug dbg;
 281         struct cmd_msg_cache cache;
 282         int checksum_disabled;
 283         struct mlx5_cmd_stats stats[MLX5_CMD_OP_MAX];
 284 };
 285
 286 struct mlx5_port_caps {
 287         int     gid_table_len;
 288         int     pkey_table_len;
 289         u8      ext_port_cap;
 290 };
 291
 292 struct mlx5_cmd_mailbox {
 293         void           *buf;
 294         dma_addr_t      dma;
 295         struct mlx5_cmd_mailbox *next;
 296 };
 297
 298 struct mlx5_buf_list {
 299         void                   *buf;
 300         dma_addr_t              map;
 301 };
 302
 303 struct mlx5_buf {
 304         struct mlx5_buf_list    direct;
 305         int                     npages;
 306         int                     size;
 307         u8                      page_shift;
 308 };
 309
 310 struct mlx5_eq {
 311         struct mlx5_core_dev   *dev;
 312         __be32 __iomem         *doorbell;
 313         u32                     cons_index;
 314         struct mlx5_buf         buf;
 315         int                     size;
 316         unsigned int            irqn;
 317         u8                      eqn;
 318         int                     nent;
 319         u64                     mask;
 320         struct list_head        list;
 321         int                     index;
 322         struct mlx5_rsc_debug   *dbg;
 323 };
 324
 325 struct mlx5_core_psv {
 326         u32     psv_idx;
 327         struct psv_layout {
 328                 u32     pd;
 329                 u16     syndrome;
 330                 u16     reserved;
 331                 u16     bg;
 332                 u16     app_tag;
 333                 u32     ref_tag;
 334         } psv;
 335 };
 336
 337 struct mlx5_core_sig_ctx {
 338         struct mlx5_core_psv    psv_memory;
 339         struct mlx5_core_psv    psv_wire;
 340         struct ib_sig_err       err_item;
 341         bool                    sig_status_checked;
 342         bool                    sig_err_exists;
 343         u32                     sigerr_count;
 344 };
 345
 346 struct mlx5_core_mkey {
 347         u64                     iova;
 348         u64                     size;
 349         u32                     key;
 350         u32                     pd;
 351 };
 352
 353 enum mlx5_res_type {
 354         MLX5_RES_QP     = MLX5_EVENT_QUEUE_TYPE_QP,
 355         MLX5_RES_RQ     = MLX5_EVENT_QUEUE_TYPE_RQ,
 356         MLX5_RES_SQ     = MLX5_EVENT_QUEUE_TYPE_SQ,
 357         MLX5_RES_SRQ    = 3,
 358         MLX5_RES_XSRQ   = 4,
 359 };
 360
 361 struct mlx5_core_rsc_common {
 362         enum mlx5_res_type      res;
 363         atomic_t                refcount;
 364         struct completion       free;
 365 };
 366
 367 struct mlx5_core_srq {
 368         struct mlx5_core_rsc_common     common; /* must be first */
 369         u32             srqn;
 370         int             max;
 371         int             max_gs;
 372         int             max_avail_gather;
 373         int             wqe_shift;
 374         void (*event)   (struct mlx5_core_srq *, enum mlx5_event);
 375
 376         atomic_t                refcount;
 377         struct completion       free;
 378 };
 379
 380 struct mlx5_eq_table {
 381         void __iomem           *update_ci;
 382         void __iomem           *update_arm_ci;
 383         struct list_head        comp_eqs_list;
 384         struct mlx5_eq          pages_eq;
 385         struct mlx5_eq          async_eq;
 386         struct mlx5_eq          cmd_eq;
 387         int                     num_comp_vectors;
 388         /* protect EQs list
 389          */
 390         spinlock_t              lock;
 391 };
 392
 393 struct mlx5_uar {
 394         u32                     index;
 395         struct list_head        bf_list;
 396         unsigned                free_bf_bmap;
 397         void __iomem           *bf_map;
 398         void __iomem           *map;
 399 };
 400
 401
 402 struct mlx5_core_health {
 403         struct health_buffer __iomem   *health;
 404         __be32 __iomem                 *health_counter;
 405         struct timer_list               timer;
 406         u32                             prev;
 407         int                             miss_counter;
 408         bool                            sick;
 409         struct workqueue_struct        *wq;
 410         struct work_struct              work;
 411 };
 412
 413 struct mlx5_cq_table {
 414         /* protect radix tree
 415          */
 416         spinlock_t              lock;
 417         struct radix_tree_root  tree;
 418 };
 419
 420 struct mlx5_qp_table {
 421         /* protect radix tree
 422          */
 423         spinlock_t              lock;
 424         struct radix_tree_root  tree;
 425 };
 426
 427 struct mlx5_srq_table {
 428         /* protect radix tree
 429          */
 430         spinlock_t              lock;
 431         struct radix_tree_root  tree;
 432 };
 433
 434 struct mlx5_mkey_table {
 435         /* protect radix tree
 436          */
 437         rwlock_t                lock;
 438         struct radix_tree_root  tree;
 439 };
 440
 441 struct mlx5_vf_context {
 442         int     enabled;
 443 };
 444
 445 struct mlx5_core_sriov {
 446         struct mlx5_vf_context  *vfs_ctx;
 447         int                     num_vfs;
 448         int                     enabled_vfs;
 449 };
 450
 451 struct mlx5_irq_info {
 452         cpumask_var_t mask;
 453         char name[MLX5_MAX_IRQ_NAME];
 454 };
 455
 456 struct mlx5_eswitch;
 457
 458 struct mlx5_priv {
 459         char                    name[MLX5_MAX_NAME_LEN];
 460         struct mlx5_eq_table    eq_table;
 461         struct msix_entry       *msix_arr;
 462         struct mlx5_irq_info    *irq_info;
 463         struct mlx5_uuar_info   uuari;
 464         MLX5_DECLARE_DOORBELL_LOCK(cq_uar_lock);
 465
 466         /* pages stuff */
 467         struct workqueue_struct *pg_wq;
 468         struct rb_root          page_root;
 469         int                     fw_pages;
 470         atomic_t                reg_pages;
 471         struct list_head        free_list;
 472         int                     vfs_pages;
 473
 474         struct mlx5_core_health health;
 475
 476         struct mlx5_srq_table   srq_table;
 477
 478         /* start: qp staff */
 479         struct mlx5_qp_table    qp_table;
 480         struct dentry          *qp_debugfs;
 481         struct dentry          *eq_debugfs;
 482         struct dentry          *cq_debugfs;
 483         struct dentry          *cmdif_debugfs;
 484         /* end: qp staff */
 485
 486         /* start: cq staff */
 487         struct mlx5_cq_table    cq_table;
 488         /* end: cq staff */
 489
 490         /* start: mkey staff */
 491         struct mlx5_mkey_table  mkey_table;
 492         /* end: mkey staff */
 493
 494         /* start: alloc staff */
 495         /* protect buffer alocation according to numa node */
 496         struct mutex            alloc_mutex;
 497         int                     numa_node;
 498
 499         struct mutex            pgdir_mutex;
 500         struct list_head        pgdir_list;
 501         /* end: alloc staff */
 502         struct dentry          *dbg_root;
 503
 504         /* protect mkey key part */
 505         spinlock_t              mkey_lock;
 506         u8                      mkey_key;
 507
 508         struct list_head        dev_list;
 509         struct list_head        ctx_list;
 510         spinlock_t              ctx_lock;
 511
 512         struct mlx5_eswitch     *eswitch;
 513         struct mlx5_core_sriov  sriov;
 514         unsigned long           pci_dev_data;
 515         struct mlx5_flow_root_namespace *root_ns;
 516         struct mlx5_flow_root_namespace *fdb_root_ns;
 517 };
 518
 519 enum mlx5_device_state {
 520         MLX5_DEVICE_STATE_UP,
 521         MLX5_DEVICE_STATE_INTERNAL_ERROR,
 522 };
 523
 524 enum mlx5_interface_state {
 525         MLX5_INTERFACE_STATE_DOWN,
 526         MLX5_INTERFACE_STATE_UP,
 527 };
 528
 529 enum mlx5_pci_status {
 530         MLX5_PCI_STATUS_DISABLED,
 531         MLX5_PCI_STATUS_ENABLED,
 532 };
 533
 534 struct mlx5_core_dev {
 535         struct pci_dev         *pdev;
 536         /* sync pci state */
 537         struct mutex            pci_status_mutex;
 538         enum mlx5_pci_status    pci_status;
 539         u8                      rev_id;
 540         char                    board_id[MLX5_BOARD_ID_LEN];
 541         struct mlx5_cmd         cmd;
 542         struct mlx5_port_caps   port_caps[MLX5_MAX_PORTS];
 543         u32 hca_caps_cur[MLX5_CAP_NUM][MLX5_UN_SZ_DW(hca_cap_union)];
 544         u32 hca_caps_max[MLX5_CAP_NUM][MLX5_UN_SZ_DW(hca_cap_union)];
 545         phys_addr_t             iseg_base;
 546         struct mlx5_init_seg __iomem *iseg;
 547         enum mlx5_device_state  state;
 548         /* sync interface state */
 549         struct mutex            intf_state_mutex;
 550         enum mlx5_interface_state interface_state;
 551         void                    (*event) (struct mlx5_core_dev *dev,
 552                                           enum mlx5_dev_event event,
 553                                           unsigned long param);
 554         struct mlx5_priv        priv;
 555         struct mlx5_profile     *profile;
 556         atomic_t                num_qps;
 557         u32                     issi;
 558 };
 559
 560 struct mlx5_db {
 561         __be32                  *db;
 562         union {
 563                 struct mlx5_db_pgdir            *pgdir;
 564                 struct mlx5_ib_user_db_page     *user_page;
 565         }                       u;
 566         dma_addr_t              dma;
 567         int                     index;
 568 };
 569
 570 enum {
 571         MLX5_DB_PER_PAGE = PAGE_SIZE / L1_CACHE_BYTES,
 572 };
 573
 574 enum {
 575         MLX5_COMP_EQ_SIZE = 1024,
 576 };
 577
 578 enum {
 579         MLX5_PTYS_IB = 1 << 0,
 580         MLX5_PTYS_EN = 1 << 2,
 581 };
 582
 583 struct mlx5_db_pgdir {
 584         struct list_head        list;
 585         DECLARE_BITMAP(bitmap, MLX5_DB_PER_PAGE);
 586         __be32                 *db_page;
 587         dma_addr_t              db_dma;
 588 };
 589
 590 typedef void (*mlx5_cmd_cbk_t)(int status, void *context);
 591
 592 struct mlx5_cmd_work_ent {
 593         struct mlx5_cmd_msg    *in;
 594         struct mlx5_cmd_msg    *out;
 595         void                   *uout;
 596         int                     uout_size;
 597         mlx5_cmd_cbk_t          callback;
 598         void                   *context;
 599         int                     idx;
 600         struct completion       done;
 601         struct mlx5_cmd        *cmd;
 602         struct work_struct      work;
 603         struct mlx5_cmd_layout *lay;
 604         int                     ret;
 605         int                     page_queue;
 606         u8                      status;
 607         u8                      token;
 608         u64                     ts1;
 609         u64                     ts2;
 610         u16                     op;
 611 };
 612
 613 struct mlx5_pas {
 614         u64     pa;
 615         u8      log_sz;
 616 };
 617
 618 enum port_state_policy {
 619         MLX5_POLICY_DOWN        = 0,
 620         MLX5_POLICY_UP          = 1,
 621         MLX5_POLICY_FOLLOW      = 2,
 622         MLX5_POLICY_INVALID     = 0xffffffff
 623 };
 624
 625 enum phy_port_state {
 626         MLX5_AAA_111
 627 };
 628
 629 struct mlx5_hca_vport_context {
 630         u32                     field_select;
 631         bool                    sm_virt_aware;
 632         bool                    has_smi;
 633         bool                    has_raw;
 634         enum port_state_policy  policy;
 635         enum phy_port_state     phys_state;
 636         enum ib_port_state      vport_state;
 637         u8                      port_physical_state;
 638         u64                     sys_image_guid;
 639         u64                     port_guid;
 640         u64                     node_guid;
 641         u32                     cap_mask1;
 642         u32                     cap_mask1_perm;
 643         u32                     cap_mask2;
 644         u32                     cap_mask2_perm;
 645         u16                     lid;
 646         u8                      init_type_reply; /* bitmask: see ib spec 14.2.5.6 InitTypeReply */
 647         u8                      lmc;
 648         u8                      subnet_timeout;
 649         u16                     sm_lid;
 650         u8                      sm_sl;
 651         u16                     qkey_violation_counter;
 652         u16                     pkey_violation_counter;
 653         bool                    grh_required;
 654 };
 655
 656 static inline void *mlx5_buf_offset(struct mlx5_buf *buf, int offset)
 657 {
 658                 return buf->direct.buf + offset;
 659 }
 660
 661 extern struct workqueue_struct *mlx5_core_wq;
 662
 663 #define STRUCT_FIELD(header, field) \
 664         .struct_offset_bytes = offsetof(struct ib_unpacked_ ## header, field),      \
 665         .struct_size_bytes   = sizeof((struct ib_unpacked_ ## header *)0)->field
 666
 667 static inline struct mlx5_core_dev *pci2mlx5_core_dev(struct pci_dev *pdev)
 668 {
 669         return pci_get_drvdata(pdev);
 670 }
 671
 672 extern struct dentry *mlx5_debugfs_root;
 673
 674 static inline u16 fw_rev_maj(struct mlx5_core_dev *dev)
 675 {
 676         return ioread32be(&dev->iseg->fw_rev) & 0xffff;
 677 }
 678
 679 static inline u16 fw_rev_min(struct mlx5_core_dev *dev)
 680 {
 681         return ioread32be(&dev->iseg->fw_rev) >> 16;
 682 }
 683
 684 static inline u16 fw_rev_sub(struct mlx5_core_dev *dev)
 685 {
 686         return ioread32be(&dev->iseg->cmdif_rev_fw_sub) & 0xffff;
 687 }
 688
 689 static inline u16 cmdif_rev(struct mlx5_core_dev *dev)
 690 {
 691         return ioread32be(&dev->iseg->cmdif_rev_fw_sub) >> 16;
 692 }
 693
 694 static inline void *mlx5_vzalloc(unsigned long size)
 695 {
 696         void *rtn;
 697
 698         rtn = kzalloc(size, GFP_KERNEL | __GFP_NOWARN);
 699         if (!rtn)
 700                 rtn = vzalloc(size);
 701         return rtn;
 702 }
 703
 704 static inline u32 mlx5_base_mkey(const u32 key)
 705 {
 706         return key & 0xffffff00u;
 707 }
 708
 709 int mlx5_cmd_init(struct mlx5_core_dev *dev);
 710 void mlx5_cmd_cleanup(struct mlx5_core_dev *dev);
 711 void mlx5_cmd_use_events(struct mlx5_core_dev *dev);
 712 void mlx5_cmd_use_polling(struct mlx5_core_dev *dev);
 713 int mlx5_cmd_status_to_err(struct mlx5_outbox_hdr *hdr);
 714 int mlx5_cmd_status_to_err_v2(void *ptr);
 715 int mlx5_core_get_caps(struct mlx5_core_dev *dev, enum mlx5_cap_type cap_type);
 716 int mlx5_cmd_exec(struct mlx5_core_dev *dev, void *in, int in_size, void *out,
 717                   int out_size);
 718 int mlx5_cmd_exec_cb(struct mlx5_core_dev *dev, void *in, int in_size,
 719                      void *out, int out_size, mlx5_cmd_cbk_t callback,
 720                      void *context);
 721 int mlx5_cmd_alloc_uar(struct mlx5_core_dev *dev, u32 *uarn);
 722 int mlx5_cmd_free_uar(struct mlx5_core_dev *dev, u32 uarn);
 723 int mlx5_alloc_uuars(struct mlx5_core_dev *dev, struct mlx5_uuar_info *uuari);
 724 int mlx5_free_uuars(struct mlx5_core_dev *dev, struct mlx5_uuar_info *uuari);
 725 int mlx5_alloc_map_uar(struct mlx5_core_dev *mdev, struct mlx5_uar *uar,
 726                        bool map_wc);
 727 void mlx5_unmap_free_uar(struct mlx5_core_dev *mdev, struct mlx5_uar *uar);
 728 void mlx5_health_cleanup(struct mlx5_core_dev *dev);
 729 int mlx5_health_init(struct mlx5_core_dev *dev);
 730 void mlx5_start_health_poll(struct mlx5_core_dev *dev);
 731 void mlx5_stop_health_poll(struct mlx5_core_dev *dev);
 732 int mlx5_buf_alloc_node(struct mlx5_core_dev *dev, int size,
 733                         struct mlx5_buf *buf, int node);
 734 int mlx5_buf_alloc(struct mlx5_core_dev *dev, int size, struct mlx5_buf *buf);
 735 void mlx5_buf_free(struct mlx5_core_dev *dev, struct mlx5_buf *buf);
 736 struct mlx5_cmd_mailbox *mlx5_alloc_cmd_mailbox_chain(struct mlx5_core_dev *dev,
 737                                                       gfp_t flags, int npages);
 738 void mlx5_free_cmd_mailbox_chain(struct mlx5_core_dev *dev,
 739                                  struct mlx5_cmd_mailbox *head);
 740 int mlx5_core_create_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
 741                          struct mlx5_create_srq_mbox_in *in, int inlen,
 742                          int is_xrc);
 743 int mlx5_core_destroy_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq);
 744 int mlx5_core_query_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
 745                         struct mlx5_query_srq_mbox_out *out);
 746 int mlx5_core_arm_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
 747                       u16 lwm, int is_srq);
 748 void mlx5_init_mkey_table(struct mlx5_core_dev *dev);
 749 void mlx5_cleanup_mkey_table(struct mlx5_core_dev *dev);
 750 int mlx5_core_create_mkey(struct mlx5_core_dev *dev,
 751                           struct mlx5_core_mkey *mkey,
 752                           struct mlx5_create_mkey_mbox_in *in, int inlen,
 753                           mlx5_cmd_cbk_t callback, void *context,
 754                           struct mlx5_create_mkey_mbox_out *out);
 755 int mlx5_core_destroy_mkey(struct mlx5_core_dev *dev,
 756                            struct mlx5_core_mkey *mkey);
 757 int mlx5_core_query_mkey(struct mlx5_core_dev *dev, struct mlx5_core_mkey *mkey,
 758                          struct mlx5_query_mkey_mbox_out *out, int outlen);
 759 int mlx5_core_dump_fill_mkey(struct mlx5_core_dev *dev, struct mlx5_core_mkey *_mkey,
 760                              u32 *mkey);
 761 int mlx5_core_alloc_pd(struct mlx5_core_dev *dev, u32 *pdn);
 762 int mlx5_core_dealloc_pd(struct mlx5_core_dev *dev, u32 pdn);
 763 int mlx5_core_mad_ifc(struct mlx5_core_dev *dev, const void *inb, void *outb,
 764                       u16 opmod, u8 port);
 765 void mlx5_pagealloc_init(struct mlx5_core_dev *dev);
 766 void mlx5_pagealloc_cleanup(struct mlx5_core_dev *dev);
 767 int mlx5_pagealloc_start(struct mlx5_core_dev *dev);
 768 void mlx5_pagealloc_stop(struct mlx5_core_dev *dev);
 769 int mlx5_sriov_init(struct mlx5_core_dev *dev);
 770 int mlx5_sriov_cleanup(struct mlx5_core_dev *dev);
 771 void mlx5_core_req_pages_handler(struct mlx5_core_dev *dev, u16 func_id,
 772                                  s32 npages);
 773 int mlx5_satisfy_startup_pages(struct mlx5_core_dev *dev, int boot);
 774 int mlx5_reclaim_startup_pages(struct mlx5_core_dev *dev);
 775 void mlx5_register_debugfs(void);
 776 void mlx5_unregister_debugfs(void);
 777 int mlx5_eq_init(struct mlx5_core_dev *dev);
 778 void mlx5_eq_cleanup(struct mlx5_core_dev *dev);
 779 void mlx5_fill_page_array(struct mlx5_buf *buf, __be64 *pas);
 780 void mlx5_cq_completion(struct mlx5_core_dev *dev, u32 cqn);
 781 void mlx5_rsc_event(struct mlx5_core_dev *dev, u32 rsn, int event_type);
 782 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
 783 void mlx5_eq_pagefault(struct mlx5_core_dev *dev, struct mlx5_eqe *eqe);
 784 #endif
 785 void mlx5_srq_event(struct mlx5_core_dev *dev, u32 srqn, int event_type);
 786 struct mlx5_core_srq *mlx5_core_get_srq(struct mlx5_core_dev *dev, u32 srqn);
 787 void mlx5_cmd_comp_handler(struct mlx5_core_dev *dev, u64 vec);
 788 void mlx5_cq_event(struct mlx5_core_dev *dev, u32 cqn, int event_type);
 789 int mlx5_create_map_eq(struct mlx5_core_dev *dev, struct mlx5_eq *eq, u8 vecidx,
 790                        int nent, u64 mask, const char *name, struct mlx5_uar *uar);
 791 int mlx5_destroy_unmap_eq(struct mlx5_core_dev *dev, struct mlx5_eq *eq);
 792 int mlx5_start_eqs(struct mlx5_core_dev *dev);
 793 int mlx5_stop_eqs(struct mlx5_core_dev *dev);
 794 int mlx5_vector2eqn(struct mlx5_core_dev *dev, int vector, int *eqn,
 795                     unsigned int *irqn);
 796 int mlx5_core_attach_mcg(struct mlx5_core_dev *dev, union ib_gid *mgid, u32 qpn);
 797 int mlx5_core_detach_mcg(struct mlx5_core_dev *dev, union ib_gid *mgid, u32 qpn);
 798
 799 int mlx5_qp_debugfs_init(struct mlx5_core_dev *dev);
 800 void mlx5_qp_debugfs_cleanup(struct mlx5_core_dev *dev);
 801 int mlx5_core_access_reg(struct mlx5_core_dev *dev, void *data_in,
 802                          int size_in, void *data_out, int size_out,
 803                          u16 reg_num, int arg, int write);
 804
 805 int mlx5_debug_eq_add(struct mlx5_core_dev *dev, struct mlx5_eq *eq);
 806 void mlx5_debug_eq_remove(struct mlx5_core_dev *dev, struct mlx5_eq *eq);
 807 int mlx5_core_eq_query(struct mlx5_core_dev *dev, struct mlx5_eq *eq,
 808                        struct mlx5_query_eq_mbox_out *out, int outlen);
 809 int mlx5_eq_debugfs_init(struct mlx5_core_dev *dev);
 810 void mlx5_eq_debugfs_cleanup(struct mlx5_core_dev *dev);
 811 int mlx5_cq_debugfs_init(struct mlx5_core_dev *dev);
 812 void mlx5_cq_debugfs_cleanup(struct mlx5_core_dev *dev);
 813 int mlx5_db_alloc(struct mlx5_core_dev *dev, struct mlx5_db *db);
 814 int mlx5_db_alloc_node(struct mlx5_core_dev *dev, struct mlx5_db *db,
 815                        int node);
 816 void mlx5_db_free(struct mlx5_core_dev *dev, struct mlx5_db *db);
 817
 818 const char *mlx5_command_str(int command);
 819 int mlx5_cmdif_debugfs_init(struct mlx5_core_dev *dev);
 820 void mlx5_cmdif_debugfs_cleanup(struct mlx5_core_dev *dev);
 821 int mlx5_core_create_psv(struct mlx5_core_dev *dev, u32 pdn,
 822                          int npsvs, u32 *sig_index);
 823 int mlx5_core_destroy_psv(struct mlx5_core_dev *dev, int psv_num);
 824 void mlx5_core_put_rsc(struct mlx5_core_rsc_common *common);
 825 int mlx5_query_odp_caps(struct mlx5_core_dev *dev,
 826                         struct mlx5_odp_caps *odp_caps);
 827 int mlx5_core_query_ib_ppcnt(struct mlx5_core_dev *dev,
 828                              u8 port_num, void *out, size_t sz);
 829
 830 static inline int fw_initializing(struct mlx5_core_dev *dev)
 831 {
 832         return ioread32be(&dev->iseg->initializing) >> 31;
 833 }
 834
 835 static inline u32 mlx5_mkey_to_idx(u32 mkey)
 836 {
 837         return mkey >> 8;
 838 }
 839
 840 static inline u32 mlx5_idx_to_mkey(u32 mkey_idx)
 841 {
 842         return mkey_idx << 8;
 843 }
 844
 845 static inline u8 mlx5_mkey_variant(u32 mkey)
 846 {
 847         return mkey & 0xff;
 848 }
 849
 850 enum {
 851         MLX5_PROF_MASK_QP_SIZE          = (u64)1 << 0,
 852         MLX5_PROF_MASK_MR_CACHE         = (u64)1 << 1,
 853 };
 854
 855 enum {
 856         MAX_MR_CACHE_ENTRIES    = 16,
 857 };
 858
 859 enum {
 860         MLX5_INTERFACE_PROTOCOL_IB  = 0,
 861         MLX5_INTERFACE_PROTOCOL_ETH = 1,
 862 };
 863
 864 struct mlx5_interface {
 865         void *                  (*add)(struct mlx5_core_dev *dev);
 866         void                    (*remove)(struct mlx5_core_dev *dev, void *context);
 867         void                    (*event)(struct mlx5_core_dev *dev, void *context,
 868                                          enum mlx5_dev_event event, unsigned long param);
 869         void *                  (*get_dev)(void *context);
 870         int                     protocol;
 871         struct list_head        list;
 872 };
 873
 874 void *mlx5_get_protocol_dev(struct mlx5_core_dev *mdev, int protocol);
 875 int mlx5_register_interface(struct mlx5_interface *intf);
 876 void mlx5_unregister_interface(struct mlx5_interface *intf);
 877 int mlx5_core_query_vendor_id(struct mlx5_core_dev *mdev, u32 *vendor_id);
 878
 879 struct mlx5_profile {
 880         u64     mask;
 881         u8      log_max_qp;
 882         struct {
 883                 int     size;
 884                 int     limit;
 885         } mr_cache[MAX_MR_CACHE_ENTRIES];
 886 };
 887
 888 enum {
 889         MLX5_PCI_DEV_IS_VF              = 1 << 0,
 890 };
 891
 892 static inline int mlx5_core_is_pf(struct mlx5_core_dev *dev)
 893 {
 894         return !(dev->priv.pci_dev_data & MLX5_PCI_DEV_IS_VF);
 895 }
 896
 897 static inline int mlx5_get_gid_table_len(u16 param)
 898 {
 899         if (param > 4) {
 900                 pr_warn("gid table length is zero\n");
 901                 return 0;
 902         }
 903
 904         return 8 * (1 << param);
 905 }
 906
 907 enum {
 908         MLX5_TRIGGERED_CMD_COMP = (u64)1 << 32,
 909 };
 910
 911 #endif /* MLX5_DRIVER_H */